CN110785840A - 电容器及其制作方法 - Google Patents

电容器及其制作方法 Download PDF

Info

Publication number
CN110785840A
CN110785840A CN201980001973.8A CN201980001973A CN110785840A CN 110785840 A CN110785840 A CN 110785840A CN 201980001973 A CN201980001973 A CN 201980001973A CN 110785840 A CN110785840 A CN 110785840A
Authority
CN
China
Prior art keywords
layer
conductive
external electrode
trenches
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980001973.8A
Other languages
English (en)
Inventor
陆斌
沈健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Goodix Technology Co Ltd
Original Assignee
Shenzhen Huiding Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Huiding Technology Co Ltd filed Critical Shenzhen Huiding Technology Co Ltd
Publication of CN110785840A publication Critical patent/CN110785840A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请实施例提供一种电容器及其制作方法，电容器包括：非半导体衬底；第一半导体层，设置于非半导体衬底的上方，第一半导体层形成有至少一个第一沟槽阵列；至少一个第一叠层结构，设置于第一半导体层上方且填满至少一个第一沟槽阵列，第一叠层结构包括N层导电层和M层电介质层，N层导电层和M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；至少一个第一外接电极电连接至N层导电层中的所有奇数层导电层；至少一个第二外接电极电连接至N层导电层中的所有偶数层导电层。

Description

电容器及其制作方法
技术领域
本申请涉及电容器领域，并且更具体地，涉及电容器及其制作方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。随着现代电子系统不断向多功能、高集成、低功耗、微型化发展，与传统的多层陶瓷电容(Multi-layer Ceramic Capacitors，MLCC)相比，基于硅晶圆制备的沟槽式硅电容器可以减小电容器的体积、增大容值密度。然而，由于硅晶圆价格昂贵，基于硅晶圆制备的沟槽式硅电容器的成本较高，如何制备低成本、小体积、高容量的电容器，成为一个亟待解决的技术问题。
发明内容
本申请实施例提供一种电容器及其制作方法，能够基于非半导体衬底制备沟槽式硅电容器，从而能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
第一方面，提供了一种电容器，包括：
非半导体衬底；
第一半导体层，设置于所述非半导体衬底的上方，所述第一半导体层形成有至少一个第一沟槽阵列；
至少一个第一叠层结构，设置于所述第一半导体层上方且填满所述至少一个第一沟槽阵列，所述第一叠层结构包括N层导电层和M层电介质层，所述N层导电层和所述M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；
至少一个第一外接电极，所述第一外接电极电连接至所述N层导电层中的所有奇数层导电层；
至少一个第二外接电极，所述第二外接电极电连接至所述N层导电层中的所有偶数层导电层。
在本申请实施例中，第一半导体层设置于非半导体衬底上，至少一个第一叠层结构设置于第一半导体层上方且填满至少一个第一沟槽阵列，从而可以制备沟槽式硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
进一步地，基于非半导体衬底制备硅电容器，可以兼容现阶段成熟、低成本的大尺寸板级加工工艺，可以降低硅电容器的单位加工成本。
在一些可能的实现方式中，所述第一半导体层与所述非半导体衬底之间设置有层间绝缘层和/或层间导电层。
需要说明的是，在第一半导体层与非半导体衬底之间设置层间绝缘层和/或层间导电层，可以用于加强第一沟槽阵列中的沟槽底部的导电层之间的电连接，也可以用于作为一刻蚀停止层来加强第一沟槽阵列中的沟槽的刻蚀精准度，还可以用于加强非半导体衬底与第一半导体层之间的结合力，还可以起到保护第一半导体层中的第一叠层结构的作用。当然，层间绝缘层和/或层间导电层还可以起到一些其他的作用，例如，在第一半导体层与非半导体衬底的热膨胀系数不同的情况下，层间绝缘层和/或层间导电层可以作为缓冲层。又例如，层间绝缘层和/或层间导电层可以实现第一半导体层与非半导体衬底之间的应力匹配。
在一些可能的实现方式中，所述层间绝缘层设置于所述层间导电层的上方，所述第一沟槽阵列中的沟槽贯穿所述第一半导体层和所述层间绝缘层，所述层间导电层连通所述第一沟槽阵列中的不同沟槽底部的导电层。
在一些可能的实现方式中，所述第一半导体层与所述非半导体衬底之间设置有释放层。
需要说明的是，所述释放层可以释放所述非半导体衬底。也就是说，在本申请实施例中，所述非半导体衬底最后还可以释放掉，即所述电容器最后还可以不包括所述非半导体衬底。
在一些可能的实现方式中，所述非半导体衬底包括以下中的至少一种：
玻璃、石英、陶瓷、含玻纤和树脂的基板、以及类载板。
需要说明的是，本申请实施例使用玻璃或基板等非半导体材料作为衬底，可用于后续集成高性能电感，制作集成无源器件(integrated passive device，IPD)或集成IPD的转接板(interposer)，用于第五代移动通信技术(5-Generation，5G)等高频应用。
在一些可能的实现方式中，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第二外接电极。
在一些可能的实现方式中，所述电容器还包括：第一电极层，设置于所述至少一个第一叠层结构的上方，所述第一电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
在一些可能的实现方式中，所述电容器还包括：第一互联结构，所述第一互联结构包括第一层间介质层、至少一个第一导电通孔结构和至少一个第二导电通孔结构，其中，所述第一层间介质层覆盖所述至少一个第一叠层结构，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一层间介质层，所述第一外接电极通过所述第一导电通孔结构电连接至所述N层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第二导电通孔结构电连接至所述N层导电层中的所有偶数层导电层。
在一些可能的实现方式中，所述电容器还包括：
第一刻蚀停止层，设置于所述第一互联结构与所述第一叠层结构之间，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一刻蚀停止层。
在一些可能的实现方式中，所述电容器还包括：
第二层间介质层，覆盖所述至少一个第一叠层结构；
第二半导体层，设置于所述第二层间介质层的上方，所述第二半导体层形成有至少一个第二沟槽阵列；
至少一个第二叠层结构，设置于所述第二半导体层上方且填满所述至少一个第二沟槽阵列，所述第二叠层结构包括P层导电层和Q层电介质层，所述P层导电层和所述Q层电介质层形成导电层与电介质层彼此相邻的结构，P、Q为正整数；
其中，所述第一外接电极电连接至所述P层导电层中的所有奇数层导电层，所述第二外接电极电连接至所述P层导电层中的所有偶数层导电层；或者，所述第一外接电极电连接至所述P层导电层中的所有偶数层导电层，所述第二外接电极电连接至所述P层导电层中的所有奇数层导电层。
在一些可能的实现方式中，所述至少一个第一沟槽阵列的数量与所述至少一个第二沟槽阵列的数量相同。
在一些可能的实现方式中，所述第一沟槽阵列中的沟槽的数量与所述第二沟槽阵列中的沟槽的数量相同，和/或，所述第一沟槽阵列中的沟槽的尺寸与所述第二沟槽阵列中的沟槽的尺寸相同。
在一些可能的实现方式中，所述至少一个第一沟槽阵列与所述至少一个第二沟槽阵列在竖直方向上完全重叠。
也就是说，所述至少一个第一沟槽阵列与所述至少一个第二沟槽阵列可以采用相同的刻蚀工艺制备，简化刻蚀工艺。
在一些可能的实现方式中，N＝P，M＝Q。
在一些可能的实现方式中，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，所述P层导电层和所述N层导电层中的部分导电层之间电连接。
在一些可能的实现方式中，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第二外接电极。
在一些可能的实现方式中，所述电容器还包括：第二电极层，设置于所述至少一个第二叠层结构的上方，所述第二电极层包括相互分离的至少一个第三导电区域和至少一个第四导电区域，所述第三导电区域形成所述第一外接电极，所述第四导电区域形成所述第二外接电极。
在一些可能的实现方式中，所述电容器还包括：第二互联结构，所述第二互联结构包括第三层间介质层、至少一个第三导电通孔结构和至少一个第四导电通孔结构，所述第三层间介质层覆盖所述至少一个第二叠层结构和所述第二层间介质层，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第三层间介质层；
其中，所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有偶数层导电层；或者，
所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有偶数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有奇数层导电层。
在一些可能的实现方式中，所述电容器还包括：
第二刻蚀停止层，设置于所述第二互联结构与所述第二叠层结构之间，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第二刻蚀停止层。
在一些可能的实现方式中，
所述第一叠层结构包括第一导电层、第一电介质层和第二导电层，所述第一导电层设置在所述第一半导体层上方和所述第一沟槽阵列内，所述第二导电层设置在所述第一半导体层上方且填满所述第一沟槽阵列，所述第一电介质层设置于所述第一导电层与所述第二导电层之间，以将所述第一导电层与所述第二导电层隔离；以及所述第二叠层结构包括第三导电层、第二电介质层和第四导电层，所述第三导电层设置在所述第二半导体层上方和所述第二沟槽阵列内，所述第四导电层设置在所述第二半导体层上方且填满所述第二沟槽阵列，所述第二电介质层设置于所述第三导电层与所述第四导电层之间，以将所述第三导电层与所述第四导电层隔离；
其中，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，以露出所述第二导电层，所述第二导电层与所述第三导电层电连接，所述第一外接电极电连接至所述第一导电层和所述第四导电层，所述第二外接电极电连接至所述第二导电层和所述第三导电层。
在一些可能的实现方式中，所述第二半导体层还形成有至少一个沟槽，以及所述第二半导体层包括设置于所述至少一个沟槽内的导电结构，所述至少一个沟槽自所述第二半导体层的上表面向下贯穿所述第二半导体层和所述第二层间介质层，以露出所述第一导电层，所述第一外接电极通过所述导电结构电连接至所述第一导电层。
在一些可能的实现方式中，所述至少一个沟槽的尺寸小于所述至少一个第二沟槽阵列中的沟槽的尺寸。
在一些可能的实现方式中，所述至少一个沟槽的尺寸小于或者等于2D，其中，D为所述第三导电层的厚度。
在一些可能的实现方式中，所述导电层包括以下中的至少一层：
重掺杂多晶硅层，碳层，铝层，铜层，钨层，钛层，钽层，铂层，镍层，钌层，铱层，铑层，氮化钽层，氮化钛层。
在一些可能的实现方式中，所述电介质层包括以下中的至少一层：
硅的氧化物层，硅的氮化物层，硅的氮氧化物层，金属的氧化物层，金属的氮化物层，金属的氮氧化物层。
第二方面，提供了一种电容器的制作方法，包括：
在非半导体衬底上方制备第一半导体层，所述第一半导体层形成有至少一个第一沟槽阵列；
制备至少一个第一叠层结构，所述第一叠层结构设置于所述第一半导体层上方且填满所述至少一个第一沟槽阵列，所述第一叠层结构包括N层导电层和M层电介质层，所述N层导电层和所述M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；
制备至少一个第一外接电极和至少一个第二外接电极，其中，所述第一外接电极电连接至所述n层导电层中的所有奇数层导电层，所述第二外接电极电连接至所述n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，所述第一半导体层与所述非半导体衬底之间设置有层间绝缘层和/或层间导电层。
在一些可能的实现方式中，所述层间绝缘层设置于所述层间导电层的上方，所述第一沟槽阵列中的沟槽贯穿所述第一半导体层和所述层间绝缘层，所述层间导电层连通所述第一沟槽阵列中的不同沟槽底部的导电层。
在一些可能的实现方式中，所述第一半导体层与所述非半导体衬底之间设置有释放层。
在一些可能的实现方式中，所述非半导体衬底包括以下中的至少一种：
玻璃、石英、陶瓷、含玻纤和树脂的基板、以及类载板。
在一些可能的实现方式中，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第二外接电极。
在一些可能的实现方式中，所述制备至少一个第一外接电极和至少一个第二外接电极，包括：
在所述至少一个第一叠层结构上方制备第一电极层，所述第一电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
在一些可能的实现方式中，所述方法还包括：
制备第一互联结构，所述第一互联结构包括第一层间介质层、至少一个第一导电通孔结构和至少一个第二导电通孔结构，其中，所述第一层间介质层覆盖所述至少一个第一叠层结构，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一层间介质层，所述第一外接电极通过所述第一导电通孔结构电连接至所述N层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第二导电通孔结构电连接至所述N层导电层中的所有偶数层导电层。
在一些可能的实现方式中，所述方法还包括：
制备第一刻蚀停止层，所述第一刻蚀停止层设置于所述第一互联结构与所述第一叠层结构之间，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一刻蚀停止层。
在一些可能的实现方式中，所述方法还包括：
制备第二层间介质层，所述第二层间介质层覆盖所述至少一个第一叠层结构；
制备第二半导体层，所述第二半导体层设置于所述第二层间介质层的上方，所述第二半导体层形成有至少一个第二沟槽阵列；
制备至少一个第二叠层结构，所述第二叠层结构设置于所述第二半导体层上方且填满所述至少一个第二沟槽阵列内，所述第二叠层结构包括P层导电层和Q层电介质层，所述P层导电层和所述Q层电介质层形成导电层与电介质层彼此相邻的结构，P、Q为正整数；
其中，所述第一外接电极电连接至所述P层导电层中的所有奇数层导电层，所述第二外接电极电连接至所述P层导电层中的所有偶数层导电层；或者，所述第一外接电极电连接至所述P层导电层中的所有偶数层导电层，所述第二外接电极电连接至所述P层导电层中的所有奇数层导电层。
在一些可能的实现方式中，所述至少一个第一沟槽阵列的数量与所述至少一个第二沟槽阵列的数量相同。
在一些可能的实现方式中，所述第一沟槽阵列中的沟槽的数量与所述第二沟槽阵列中的沟槽的数量相同，和/或，所述第一沟槽阵列中的沟槽的尺寸与所述第二沟槽阵列中的沟槽的尺寸相同。
在一些可能的实现方式中，所述至少一个第一沟槽阵列与所述至少一个第二沟槽阵列在竖直方向上完全重叠。
在一些可能的实现方式中，N＝P，M＝Q。
在一些可能的实现方式中，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，所述P层导电层和所述N层导电层中的部分导电层之间电连接。
在一些可能的实现方式中，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第二外接电极。
在一些可能的实现方式中，所述制备至少一个第一外接电极和至少一个第二外接电极，包括：
在所述至少一个第二叠层结构的上方制备第二电极层，所述第二电极层包括相互分离的至少一个第三导电区域和至少一个第四导电区域，所述第三导电区域形成所述第一外接电极，所述第四导电区域形成所述第二外接电极。
在一些可能的实现方式中，所述方法还包括：
制备第二互联结构，所述第二互联结构包括第三层间介质层、至少一个第三导电通孔结构和至少一个第四导电通孔结构，所述第三层间介质层覆盖所述至少一个第二叠层结构和所述第二层间介质层，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第三层间介质层；
其中，所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有偶数层导电层；或者，
所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有偶数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有奇数层导电层。
在一些可能的实现方式中，所述方法还包括：
制备第二刻蚀停止层，所述第二刻蚀停止层设置于所述第二互联结构与所述第二叠层结构之间，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第二刻蚀停止层。
在一些可能的实现方式中，
所述第一叠层结构包括第一导电层、第一电介质层和第二导电层，所述第一导电层设置在所述第一半导体层上方和所述第一沟槽阵列内，所述第二导电层设置在所述第一半导体层上方且填满所述第一沟槽阵列，所述第一电介质层设置于所述第一导电层与所述第二导电层之间，以将所述第一导电层与所述第二导电层隔离；以及所述第二叠层结构包括第三导电层、第二电介质层和第四导电层，所述第三导电层设置在所述第二半导体层上方和所述第二沟槽阵列内，所述第四导电层设置在所述第二半导体层上方且填满所述第二沟槽阵列，所述第二电介质层设置于所述第三导电层与所述第四导电层之间，以将所述第三导电层与所述第四导电层隔离；
其中，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，以露出所述第二导电层，所述第二导电层与所述第三导电层电连接，所述第一外接电极电连接至所述第一导电层和所述第四导电层，所述第二外接电极电连接至所述第二导电层和所述第三导电层。
在一些可能的实现方式中，所述第二半导体层还形成有至少一个沟槽，以及所述第二半导体层包括设置于所述至少一个沟槽内的导电结构，所述至少一个沟槽自所述第二半导体层的上表面向下贯穿所述第二半导体层和所述第二层间介质层，以露出所述第一导电层，所述第一外接电极通过所述导电结构电连接至所述第一导电层。
在一些可能的实现方式中，所述至少一个沟槽的尺寸小于所述至少一个第二沟槽阵列中的沟槽的尺寸。
在一些可能的实现方式中，所述至少一个沟槽的尺寸小于或者等于2D，其中，D为所述第三导电层的厚度。
因此，在本申请实施例中，第一半导体层设置于非半导体衬底上，至少一个第一叠层结构设置于第一半导体层上方且填满至少一个第一沟槽阵列，从而可以制备沟槽式硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
进一步地，基于非半导体衬底制备硅电容器，可以兼容现阶段成熟、低成本的大尺寸板级加工工艺，可以降低硅电容器的单位加工成本。
附图说明
图1是根据本申请实施例的一种电容器的示意性结构图。
图2是本申请提供的一种沟槽阵列与叠层结构的示意图。
图3是本申请提供的另一种沟槽阵列与叠层结构的示意图。
图4是根据本申请实施例的又一种电容器的示意性结构图。
图5是根据本申请实施例的又一种电容器的示意性结构图。
图6是根据本申请实施例的再一种电容器的示意性结构图。
图7是根据本申请实施例的再一种电容器的示意性结构图。
图8是根据本申请实施例的再一种电容器的示意性结构图。
图9是根据本申请实施例的一种电容器的制作方法的示意性流程图。
图10是根据本申请实施例的又一种半导体衬底的示意性结构图。
图11a至图11h是本申请实施例的一种电容器的制作方法的示意图。
图12a至图12n是本申请实施例的一种电容器的制作方法的示意图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
应理解，本申请实施例的电容器在电路中可以起到旁路、滤波、去耦等作用。
本申请实施例所述的电容器可以是3D硅电容器，3D硅电容器是一种基于半导体晶圆加工技术的新型电容器。与传统的MLCC(多层陶瓷电容)相比，3D硅电容器具有小尺寸、高精度、高稳定性、长寿命等优点。其基本的加工流程需要先在晶圆或衬底上加工出高深宽比的深孔(Via)、沟槽(Trench)、柱状(Pillar)、墙状(Wall)等3D结构，接着在3D结构表面沉积绝缘薄膜和低电阻率导电材料依次制作电容的下电极、电介质层和上电极。
借助于先进的半导体加工工艺，制作超薄型、高可靠性的电容器已经成为可能。为了提高容值密度，现有硅电容一般采用多层堆叠的技术方案。通过在三维结构表面制作垂直堆叠的2-3个电容器，再利用金属互联结构将多个电容并联。然而，由于硅晶圆价格昂贵，基于硅晶圆制备的沟槽式硅电容器的成本较高。
在此背景下，本申请提出了一种新型的电容器的结构和制作方法，基于非半导体衬底制备沟槽式硅电容器，从而能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
以下，结合图1至图8，详细介绍本申请实施例的电容器。
应理解，图1至图8中的电容器仅仅只是示例，第一半导体层中所形成的第一沟槽阵列的数量，以及第一沟槽阵列中的沟槽的数量并不局限于图1至图8中的电容器所示，可以根据实际需要确定。同理，电容器所包括的第一叠层结构的数量，以及第一叠层结构所包括的导电层的数量以及电介质层的数量仅仅只是示例，并不局限于图1至图8中的电容器所示，可以根据实际需要灵活设置。
需要说明的是，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1是本申请一个实施例的电容器100的一种可能的结构图。如图1所示，该电容器100包括非半导体衬底110、第一半导体层120、至少一个叠层结构130、至少一个第一外接电极140、至少一个第二外接电极150。
具体地，如图1所示，在该电容器100中，该第一半导体层120设置于该非半导体衬底110的上方，该第一半导体层120形成有至少一个第一沟槽阵列10；该第一叠层结构130设置于该第一半导体层120上方且填满该至少一个第一沟槽阵列10，该第一叠层结构130包括N层导电层和M层电介质层，该N层导电层和该M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；该第一外接电极140电连接至该N层导电层中的所有奇数层导电层；该第二外接电极150电连接至该N层导电层中的所有偶数层导电层。
即在本申请实施例中，该N层导电层中相邻两个导电层之间电隔离。以及M和N的具体数值可以根据实际需要灵活配置，只需满足该N层导电层中相邻两个导电层之间电隔离，例如，N＝M+1。
在本申请实施例中，第一半导体层设置于非半导体衬底上，至少一个第一叠层结构设置于第一半导体层上方且填满至少一个第一沟槽阵列，从而可以制备沟槽式硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。即采用导电层与电介质层交替堆叠的叠层结构，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。
进一步地，基于非半导体衬底制备硅电容器，可以兼容现阶段成熟、低成本的大尺寸板级加工工艺，例如可以加工尺寸几百厘米的方板，与基于直径20-30厘米的硅晶圆相比，具有较大的成本优势，也即可以降低硅电容器的单位加工成本。
需要说明的是，在该第一叠层结构130中，该M层电介质层的顺序可以是：在第一沟槽阵列10内，与该第一半导体层120的距离从小到大或者从大到小的顺序。同理，该N层导电层的顺序也可以是：在第一沟槽阵列10内，与该第一半导体层120的距离从小到大或者从大到小的顺序。为了便于描述，在本申请实施例中该M层电介质层和该N层导电层的顺序以在第一沟槽阵列10内与第一半导体层120的距离从小到大的顺序为例进行说明。
可选地，该第一沟槽阵列10可以包括一个沟槽，也可以包括多个沟槽，该多个沟槽可以呈阵列式分布，如图1所示，该第一沟槽阵列10包括2个呈阵列式分布的沟槽。
在本申请实施例中，该第一沟槽阵列10中的沟槽的深宽可以根据实际需要灵活设置。优选地，该第一沟槽阵列10中的沟槽具有高深宽比(High aspect ratio)。
需要说明的是，在本申请实施例中，该第一沟槽阵列10中的沟槽可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽，或者还可以是柱状(Pillar)或墙状(Wall)等3D结构。这里横截面可以理解为与非半导体衬底110表面平行的截面，而图1中则是沿着非半导体衬底110纵向的截面。
应理解，本申请实施例中外接电极也可以称之为焊盘或者外接焊盘。
需要说明的是，在本申请实施例中，一个沟槽阵列对应一个叠层结构。例如，如图2所示，第一沟槽阵列A中设置有第一叠层结构1，第一沟槽阵列B中设置有第一叠层结构2，第一叠层结构1与第一叠层结构2中相应的导电层相连接，以及第一叠层结构1与第一叠层结构2中相应的电介质层相连接。又例如，如图3所示，第一沟槽阵列C中设置有第一叠层结构3，第一沟槽阵列D中设置有第一叠层结构4，第一叠层结构3与第一叠层结构4中相应的导电层相连接，以及第一叠层结构3与第一叠层结构4中相应的电介质层相连接。
也就是说，不同的第一叠层结构中相应的导电层和/或电介质层之间可以隔离开的，也可以是连接在一起的。
可选地，在本申请实施例中，该非半导体衬底110包括但不限于以下中的至少一种：
玻璃、石英、陶瓷、含玻纤和树脂的基板、以及类载板。
也就是说，该非半导体衬底110可以包括玻璃、石英、陶瓷，含有玻纤和树脂的基板、类载板，或其它有机聚合物衬底，也可以是上述材料混合或者叠层制作的衬底。
可选地，该非半导体衬底110可以是圆形，也可以是方形。
需要说明的是，本申请实施例使用玻璃或基板等非半导体材料作为衬底，可用于后续集成高性能电感，制作IPD或集成IPD的转接板，用于5G等高频应用。
可选地，在本申请实施例中，该第一半导体层120可以是硅层，也可以是其他半导体层，该硅层例如可以是非晶硅层或者多晶硅层。进一步地，该第一半导体层120的表面可以包含外延层、氧化层、掺杂层、键合层中的一层或者多层。
可选地，可以使用低温或者高温化学气相淀积(Chemical Vapor Deposition，CVD)工艺在该非半导体衬底110的上表面生长非晶硅层或者多晶硅层。例如，在该非半导体衬底110的上表面生长厚度范围为1μm～15μm的硅层作为该第一半导体层120。优选地，在该非半导体衬底110的上表面生长2μm厚的硅层作为该第一半导体层120。
可选地，可以使用键合工艺在该非半导体衬底110的上表面键合该第一半导体层120。该第一半导体层120的厚度小于第一阈值，例如，该第一阈值为40μm。
需要注意的是，在本申请实施例中，该非半导体衬底110的厚度也可以根据实际需要灵活设置，例如，在该非半导体衬底110的厚度因太厚而不能满足需求时，可以对该非半导体衬底110进行减薄处理。
可选地，该第一外接电极140和该第二外接电极150的材料可以是金属，例如铜、铝等。该第一外接电极140和该第二外接电极150还可以包含低电阻率的Ti，TiN，Ta，TaN层作为黏附层和/或阻挡层；还可能包含位于外接电极表面的一些金属层，例如Ni、Pd(钯)、Au、Sn(锡)、Ag，用于后续打线或焊接工艺。
可选地，本申请实施例中，该导电层包括以下中的至少一层：
重掺杂多晶硅层，碳层，铝层，铜层，钨层，钛层，钽层，铂层，镍层，钌层，铱层，铑层，氮化钽层，氮化钛层。
也就是说，本申请实施例所述的导电层的材料可以是重掺杂多晶硅，碳，铝(Al)、钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、铂(Pt)、钌
(Ru)、铱(Ir)、铑(Rh)、镍(Ni)等金属，氮化钽(TaN)、氮化钛
(TiN)、氮化铝钛(TiAlN)、氮化硅钽(TaSiN)、氮化碳钽(TaCN)等低电阻率化合物，或者上述材料的组合、叠层结构。具体导电材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，本申请实施例所述的导电层还可以包括一些其他的导电材料，本申请实施例对此不作限定。
可选地，本申请实施例中，该电介质层包括以下中的至少一层：
硅的氧化物层，硅的氮化物层，硅的氮氧化物层，金属的氧化物层，金属的氮化物层和金属的氮氧化物层。
也就是说，本申请实施例所述的电介质层的材料可以是硅的氧化物，硅的氮化物，硅的氮氧化物，金属的氧化物，金属的氮化物，金属的氮氧化物。例如SiO2，SiN，SiON，或者高介电常数(high-k)材料，包括Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，SrTiO3，LaLuO3等。该叠层结构120中的电介质层可以是一层或包含多个叠层，可以是一种材料或多种材料的组合、混合。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，本申请实施例所述的电介质层还可以包括一些其他的绝缘材料，本申请实施例对此不作限定。
需要说明的是，该第一外接电极140电连接至该N层导电层中的所有奇数层导电层，以及该第二外接电极150电连接至该N层导电层中的所有偶数层导电层，从而可以充分发挥叠层结构增加电容器的容值密度的效果。
作为一个示例，假设该电容器100包括一个叠层结构，记为叠层结构1，以及包括2个第一外接电极和2个第二外接电极，2个第一外接电极分别记为第一外接电极A和第一外接电极B，2个第二外接电极分别记为第二外接电极C和第二外接电极D，以及该叠层结构1包括5层导电层和4层电介质层，5层导电层依次分别记为导电层1、导电层2、导电层3、导电层4和导电层5，4层电介质层依次分别记为电介质层1、电介质层2、电介质层3和电介质层4。
具体地，该第一外接电极A电连接该导电层1、该导电层3和该导电层5，该第一外接电极B也电连接该导电层1、该导电层3和该导电层5，该第二外接电极C电连接该导电层2和该导电层4，该第二外接电极D也电连接该导电层2和该导电层4，则针对该第一外接电极A与该第二外接电极C对应的电容器，该导电层1与该导电层2形成电容器1，容值记为C1，该导电层2与该导电层3形成电容器2，容值记为C2，该导电层3与该导电层4形成电容器3，容值记为C3，该导电层4与该导电层5形成电容器4，容值记为C4，电容器1、电容器2、电容器3和电容器4并联，其等效电容i的容值记为Ci，则Ci＝C1+C2+C3+C4；则针对该第一外接电极B与该第二外接电极D对应的电容器，该导电层1与该导电层2形成电容器1，容值记为C1，该导电层2与该导电层3形成电容器2，容值记为C2，该导电层3与该导电层4形成电容器3，容值记为C3，该导电层4与该导电层5形成电容器4，容值记为C4，电容器1、电容器2、电容器3和电容器4并联，其等效电容j的容值记为Cj，则Cj＝C1+C2+C3+C4。当然，针对该第一外接电极A与该第二外接电极D对应的电容器也可以形成类似的串并联结构，针对该第一外接电极B与该第二外接电极C对应的电容器也可以形成类似的串并联结构，在此不再赘述。
可选地，该至少一个第一叠层结构130中不同的第一叠层结构130共用同一个该第一外接电极140，和/或，该至少一个第一叠层结构130中不同的第一叠层结构130共用同一个该第二外接电极150。
也就是说，在本申请实施例中，一个第一外接电极140可以电连接至该至少一个第一叠层结构130中的部分或者全部第一叠层结构130，同理，一个第二外接电极150也可以电连接至该至少一个第一叠层结构130中的部分或者全部第一叠层结构130。
作为一个示例，假设该电容器100包括2个第一叠层结构、第一外接电极P、第二外接电极Q和第二外接电极Z，2个第一叠层结构分别记为第一叠层结构A和第一叠层结构B。若该第一外接电极P电连接该第一叠层结构A的所有奇数层导电层和该第一叠层结构B的所有奇数层导电层，该第二外接电极Q电连接该第一叠层结构A的所有偶数层导电层，该第二外接电极Z电连接该第一叠层结构B的所有偶数层导电层，则该第一外接电极P与该第二外接电极Q形成等效电容器1，容值记为C1，该第一外接电极P与该第二外接电极Z形成等效电容器2，容值记为C2。
可选地，在一个实施例中，N＝2，M＝1，即第一叠层结构130可以包括2层导电层，例如图1中示出的导电层1301和导电层1302，以及1层电介质层，例如图1中示出的电介质层1311。其中，该导电层1301设置于第一半导体层120的上表面和第一沟槽阵列10的内表面，该导电层1302设置于第一半导体层120的上方且填满第一沟槽阵列10，该电介质层1311设置于该导电层1301与该导电层1302之间。
需要说明的是，在如图1所示的电容器100中，两个第一叠层结构130中相应的导电层和电介质层之间相连接，也即两个第一叠层结构130共用同一个该第一外接电极140和该第二外接电极150。
可选地，在另一个实施例中，如图4所示，N＝3，M＝2，即第一叠层结构130可以包括3层导电层，分别记为导电层1301、导电层1302和导电层1303，以及2层电介质层，分别记为电介质层1311和电介质层1312。其中，该导电层1301设置于第一半导体层120的上表面和第一沟槽阵列10的内表面，该导电层1302设置于第一半导体层120的上方和第一沟槽阵列10内，该电介质层1311设置于该导电层1301与该导电层1302之间，该导电层1303设置于第一半导体层120的上方且填满第一沟槽阵列10，该电介质层1312设置于该导电层1302与该导电层1303之间。
需要说明的是，在如图4所示的电容器100中，两个第一叠层结构130分别填满两个第一沟槽阵列10，两个第一叠层结构130中仅该导电层1301之间相连接，两个第一叠层结构130之间共用同一个该第一外接电极140，以及两个第一叠层结构130分别设置有各自的第二外接电极150。
可选地，在一些实施例中，该第一外接电极140和/或该第二外接电极150通过第一互联结构160电连接至该N层导电层中的导电层。
具体地，如图1或图4所示，该第一互联结构160包括第一层间介质层161、至少一个第一导电通孔结构162和至少一个第二导电通孔结构163，其中，该第一层间介质层161覆盖该至少一个第一叠层结构130，该第一导电通孔结构162和该第二导电通孔结构163贯穿该第一层间介质层161，该第一外接电极140通过该第一导电通孔结构162电连接至该N层导电层中的所有奇数层导电层，以及该第二外接电极150通过该第二导电通孔结构163电连接至该N层导电层中的所有偶数层导电层。
需要说明的是，该第一层间介质层161也可以称之为金属间介质层(IMD)或者绝缘层。该第一导电通孔结构162和该第二导电通孔结构163也可以称之为导电通道。
例如，该第一层间介质层161可以是至少一个层绝缘层。
可选地，该第一层间介质层161覆盖该第一叠层结构130，即该第一层间介质层161可以填充该第一叠层结构130上表面形成的空腔或者空隙，以提升电容器的结构完整性和机械稳定性。
可选地，该第一层间介质层161的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括旋转涂布玻璃(Spin on glass，SOG)，未掺杂硅玻璃(Undoped Silicon Glass，USG)，硼硅玻璃(boro-silicate glass，BSG)，磷硅玻璃(phospho-silicate glass，PSG)，硼磷硅玻璃(boro-phospho-silicate glass，BPSG)，由四乙氧基硅烷(Tetraethyl Orthosilicate，TEOS)合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合或者叠层。
可选地，该第一导电通孔结构162和该第二导电通孔结构163的材料可以由低电阻率导电材料构成，例如重掺杂多晶硅，钨，Ti，TiN，Ta，TaN。
应理解，该第一导电通孔结构162和该第二导电通孔结构163的形状和数量可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在一些实施例中，在第一互联结构160与第一叠层结构130之间可以设置第一刻蚀停止层170，该第一互联结构160中的该第一导电通孔结构162和该第二导电通孔结构163贯穿该第一刻蚀停止层170。
应理解，该第一刻蚀停止层170相对于该第一层间介质层161更耐刻蚀，在刻蚀该第一导电通孔结构162和该第二导电通孔结构163时，可以将通孔的底部停留在不同深度的第一刻蚀停止层170上，再利用干法或者湿法工艺去除通孔底部露出的部分第一刻蚀停止层170，以使该第一导电通孔结构162和该第二导电通孔结构163贯穿该第一刻蚀停止层170。该第一刻蚀停止层170的设置可以确保该第一导电通孔结构162和该第二导电通孔结构163的刻蚀不会破坏第一叠层结构130中的导电层和/或电介质层。
可选地，该第一刻蚀停止层170可以是化学气相淀积(Chemical VaporDeposition，CVD)工艺沉积的氧化硅、氮化硅、USG、BSG、PSG、BPSG)；还可以是原子层沉积(Atomic layer deposition，ALD)沉积的氧化铝；或者是喷涂、旋涂的SOG、聚酰亚胺等；还可以是上述材料的组合。
可选地，在本申请实施例中，该第一叠层结构130中设置有台阶结构，该第一导电通孔结构162和该第二导电通孔结构163设置于该台阶结构上，以使该第一外接电极140通过该第一导电通孔结构162与该N层导电层中的所有奇数层导电层电连接，该第二外接电极150通过该第二导电通孔结构163与该N层导电层中的所有偶数层导电层电连接。
需要说明的是，台阶结构的设置，便于不同导电层之间的连接和/或隔离。
该台阶结构上设置的第一刻蚀停止层170可以加强该第一叠层结构130中相邻导电层之间的电绝缘性，同时，该台阶结构上的设置可以方便该第一互联结构160连接该第一叠层结构130中的导电层。
可选地，在一些实施例中，该至少一个第一外接电极140和该至少一个第二外接电极150设置于该至少一个第一叠层结构130的上方。可选地，该电容器100还包括：第一电极层，设置于该至少一个第一叠层结构130的上方，该第一电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，该第一导电区域形成该第一外接电极140，该第二导电区域形成该第二外接电极150，具体如图1或图4所示，该第一电极层设置于该第一互联结构160中的第一层间介质层161的上表面。也即，该至少一个第一外接电极140和该至少一个第二外接电极150可以通过一次刻蚀形成，减少了刻蚀步骤。
可选地，在一些实施例中，该第一半导体层120与该非半导体衬底110之间设置有层间绝缘层180和/或层间导电层190。
当然，该第一半导体层120与该非半导体衬底110之间还可以设置有键合层，以使该第一半导体层120可以通过键合工艺设置于该非半导体衬底110的上表面。
需要说明的是，在第一半导体层120与非半导体衬底110之间设置层间绝缘层180和/或层间导电层190，可以用于加强第一沟槽阵列10中的沟槽底部的导电层之间的电连接，也可以用于作为一刻蚀停止层来加强第一沟槽阵列10中的沟槽的刻蚀精准度，还可以用于加强非半导体衬底110与第一半导体层120之间的结合力，还可以起到保护第一半导体层120中的第一叠层结构130的作用。当然，层间绝缘层180和/或层间导电层190还可以起到一些其他的作用，例如，在第一半导体层120与非半导体衬底110的热膨胀系数不同的情况下，层间绝缘层180和/或层间导电层190可以作为缓冲层。又例如，层间绝缘层180和/或层间导电层190可以实现第一半导体层120与非半导体衬底110之间的应力匹配。
例如，该层间绝缘层180设置于该层间导电层190的上方，该第一沟槽阵列10中的沟槽贯穿该第一半导体层120和该层间绝缘层180，该层间导电层190连通该第一沟槽阵列10中的不同沟槽底部的导电层。
具体地，如图5所示，该层间导电层190设置于该非半导体衬底110的上表面，该层间绝缘层180设置于该层间导电层190的上表面，该第一沟槽阵列10中的沟槽贯穿该第一半导体层120和该层间绝缘层180，该层间导电层190连通该第一沟槽阵列10中的不同沟槽底部的导电层。
可选地，在一些实施例中，如图6所示，该第一半导体层120与该非半导体衬底110之间设置有释放层(release layer)200，以释放该非半导体衬底110。
也就是说，在本申请实施例中，该非半导体衬底110最后还可以释放掉，即该电容器100最后还可以不包括该非半导体衬底110，从而，可以减少电容器100的厚度。
可选地，在一个实施例中，该电容器100还包括：
第二层间介质层210，覆盖该至少一个第一叠层结构130；
第二半导体层220，设置于该第二层间介质层210的上方，该第二半导体层220形成有至少一个第二沟槽阵列20；
至少一个第二叠层结构230，设置于该第二半导体层220上方且填满该至少一个第二沟槽阵列20，该第二叠层结构230包括P层导电层和Q层电介质层，该P层导电层和该Q层电介质层形成导电层与电介质层彼此相邻的结构，P、Q为正整数；
其中，该第一外接电极140电连接至该P层导电层中的所有奇数层导电层，该第二外接电极150电连接至该P层导电层中的所有偶数层导电层；或者，该第一外接电极140电连接至该P层导电层中的所有偶数层导电层，该第二外接电极150电连接至该P层导电层中的所有奇数层导电层。
需要说明的是，在该第二叠层结构230中，该Q层电介质层的顺序可以是：在第二沟槽阵列20内，与该第二半导体层220的距离从小到大或者从大到小的顺序。同理，该P层导电层的顺序也可以是：在第二沟槽阵列10内，与该第二半导体层220的距离从小到大或者从大到小的顺序。为了便于描述，在本申请实施例中该Q层电介质层和该P层导电层的顺序以在第二沟槽阵列20内与第二半导体层220的距离从小到大的顺序为例进行说明。
在本申请实施例中，该第二沟槽阵列20中的沟槽的深宽可以根据实际需要灵活设置。优选地，该第二沟槽阵列20中的沟槽具有高深宽比。
需要说明的是，在本申请实施例中，该第二沟槽阵列20中的沟槽可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽，或者还可以是柱状或墙状等3D结构。
在本申请实施例中，该第二半导体层220的厚度可以根据实际需要灵活设置。例如，该第二半导体层220的厚度小于或者等于该第一半导体层120的厚度。
可选地，该至少一个第一沟槽阵列10的数量与该至少一个第二沟槽阵列20的数量相同。
可选地，该第一沟槽阵列10中的沟槽的数量与该第二沟槽阵列20中的沟槽的数量相同，和/或，该第一沟槽阵列10中的沟槽的尺寸与该第二沟槽阵列20中的沟槽的尺寸相同。
可选地，该至少一个第一沟槽阵列10与该至少一个第二沟槽阵列20在竖直方向上完全重叠。
也就是说，该至少一个第一沟槽阵列与该至少一个第二沟槽阵列可以采用相同的刻蚀工艺制备，简化刻蚀工艺。
例如，该至少一个第一沟槽阵列10与该至少一个第二沟槽阵列20在该非半导体衬底110上的投影位置和/或投影面积相同。
可选地，N＝P，M＝Q。也即该第一叠层结构130与该第二叠层结构230具有相同数量的导电层和电介质层。
可选地，该第二沟槽阵列20中的沟槽贯穿该第二半导体层220和该第二层间介质层210，该P层导电层和该N层导电层中的部分导电层之间电连接。从而，该第一外接电极140和/或该第二外接电极150可以通过电连接该P层导电层中的导电层实现与该N层导电层中的导电层电连接的目的。
可选地，该至少一个第二叠层结构230中的不同第二叠层结构230共用同一个该第一外接电极140，和/或，该至少一个第二叠层结构230中的不同第二叠层结构230共用同一个该第二外接电极150。
也就是说，在本申请实施例中，一个第一外接电极140可以电连接至该至少一个第二叠层结构230中的部分或者全部第二叠层结构230，同理，一个第二外接电极150也可以电连接至该至少一个第二叠层结构230中的部分或者全部第二叠层结构230。
可选地，作为一个示例，该第一叠层结构130包括第一导电层、第一电介质层和第二导电层，该第一导电层设置在该第一半导体层120上方和该第一沟槽阵列10内，该第二导电层设置在该第一半导体层120上方且填满该第一沟槽阵列10，该第一电介质层设置于该第一导电层与该第二导电层之间，以将该第一导电层与该第二导电层隔离；以及该第二叠层结构230包括第三导电层、第二电介质层和第四导电层，该第三导电层设置在该第二半导体层220上方和该第二沟槽阵列20内，该第四导电层设置在该第二半导体层220上方且填满该第二沟槽阵列20，该第二电介质层设置于该第三导电层与该第四导电层之间，以将该第三导电层与该第四导电层隔离；
其中，该第二沟槽阵列20中的沟槽贯穿该第二半导体层220和该第二层间介质层210，以露出该第二导电层，该第二导电层与该第三导电层电连接，该第一外接电极140电连接至该第一导电层和该第四导电层，该第二外接电极150电连接至该第二导电层和该第三导电层。
可选地，该第二半导体层220还形成有至少一个沟槽30，以及该第二半导体层220包括设置于该至少一个沟槽内的导电结构40，该至少一个沟槽30自该第二半导体层220的上表面向下贯穿该第二半导体层220和该第二层间介质层210，以露出该第一导电层，该第一外接电极140通过该导电结构40电连接至该第一导电层。
可选地，该至少一个沟槽30的尺寸小于该至少一个第二沟槽阵列20中的沟槽的尺寸。
可选地，该至少一个沟槽30的尺寸小于或者等于2D，其中，D为该第三导电层的厚度。例如，该导电结构40与该第三导电层具有相同的导电材料。
可选地，在一个实施例中，如图7所示，N＝P＝2，M＝Q＝1，即第一叠层结构130可以包括2层导电层，分别记为导电层1301和导电层1302，以及1层电介质层，记为电介质层1311。其中，该导电层1301设置于第一半导体层120的上表面和第一沟槽阵列10的内表面，该导电层1302设置于第一半导体层120的上方且填满第一沟槽阵列10，该电介质层1311设置于该导电层1301与该导电层1302之间。以及第二叠层结构230可以包括2层导电层，分别记为导电层2301和导电层2302，以及1层电介质层，记为电介质层2311。其中，该导电层2301设置于第二半导体层220的上表面和第二沟槽阵列20的内表面，该导电层2302设置于第二半导体层220的上方且填满第二沟槽阵列20，该电介质层2311设置于该导电层2301与该导电层2302之间。
如图7所示，该至少一个第一沟槽阵列10与该至少一个第二沟槽阵列20在竖直方向上完全重叠，该第二沟槽阵列20中的沟槽贯穿该第二半导体层220和该第二层间介质层210，以露出该导电层1302，该导电层1302与该导电层2301电连接，该第一外接电极140电连接至该导电层1301和该导电层2302，该第二外接电极150电连接至该导电层1302和该导电层2301。
如图7所示，该第二半导体层220还形成有至少一个沟槽30，以及该第二半导体层220包括设置于该至少一个沟槽内的导电结构40，该至少一个沟槽30自该第二半导体层220的上表面向下贯穿该第二半导体层220和该第二层间介质层210，以露出该导电层1301，该第一外接电极140通过该导电结构40电连接至该导电层1301。如图7所示，该导电结构40与该第二叠层结构中的导电层之间可以通过一些贯穿该第二半导体层220的沟槽电隔离。
如图7所示，该导电结构40与该导电层2301具有相同的导电材料，也即该导电结构40与该导电层2301可以基于同一步骤沉积而成。该至少一个沟槽30的尺寸小于或者等于2D，其中，D为该导电层2301的厚度。
需要说明的是，在如图7所示的电容器100中，两个第一叠层结构130中仅该导电层1301之间相连接，两个第一叠层结构130之间共用同一个该第一外接电极140，两个第一叠层结构130分别设置有各自的第二外接电极150；以及两个第二叠层结构230中仅该导电层2301之间相连接，两个第二叠层结构230之间共用同一个该第一外接电极140，以及两个第二叠层结构230分别设置有各自的第二外接电极150。
可选地，在一些实施例中，该第一外接电极140和/或该第二外接电极150通过第二互联结构240电连接至该N层导电层中的导电层和该P层导电层中的导电层。
具体地，该第二互联结构240包括第三层间介质层241、至少一个第三导电通孔结构242和至少一个第四导电通孔结构243，该第三层间介质层241覆盖该至少一个第二叠层结构230和该第二层间介质层210，该第三导电通孔结构242和该第四导电通孔结构243贯穿该第三层间介质层241；
其中，该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的所有奇数层导电层和该P层导电层中的所有奇数层导电层，以及该第二外接电极150通过该第四导电通孔结构243电连接至该N层导电层中的所有偶数层导电层和该P层导电层中的所有偶数层导电层；或者，
该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的所有奇数层导电层和该P层导电层中的所有偶数层导电层，以及该第二外接电极150通过该第四导电通孔结构243电连接至该N层导电层中的所有偶数层导电层和该P层导电层中的所有奇数层导电层。
例如，如图7所示，该第二互联结构240包括第三层间介质层241、至少一个第三导电通孔结构242和至少一个第四导电通孔结构243，该第三层间介质层241覆盖该至少一个第二叠层结构230和该第二层间介质层210，该第三导电通孔结构242和该第四导电通孔结构243贯穿该第三层间介质层241。其中，该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的导电层1301和该P层导电层中的导电层2302，以及该第二外接电极150通过该第四导电通孔结构243电连接至该N层导电层中的导电层1302和该P层导电层中的导电层2301。
需要说明的是，如图7所示，该第三导电通孔结构242可以与该导电结构40电连接，且该导电结构40与该导电层1301电连接，也即该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的导电层1301。如图7所示，该P层导电层中的导电层2301与该N层导电层中的导电层1302直接接触，也即该第二外接电极150通过该第四导电通孔结构243电连接至该P层导电层中的导电层2301，即可以实现电连接该N层导电层中的导电层1302。
例如，如图8所示，第三导电通孔结构242贯穿该第二半导体层220，并与该N层导电层中的导电层1301电连接，即该第一外接电极140通过第三导电通孔结构242电连接至该N层导电层中的导电层1301和该P层导电层中的导电层2302。
应理解，除了未设置导电结构40，以及第三导电通孔结构242的设置不同之外，图8与图7的其他设置相同，为了简洁，不再赘述。
需要说明的是，该第二互联结构240的相关描述可以参考上述第一互联结构160，为了简洁，不再赘述。
可选地，在一些实施例中，该第二互联结构240与该第二叠层结构230之间可以设置第二刻蚀停止层250，该第二互联结构240中的该第三导电通孔结构242和该第四导电通孔结构243贯穿该第二刻蚀停止层250。
需要注意的是，上述图7或图8中未示出该第二刻蚀停止层250，该第二刻蚀停止层250的具体设置方式可以参考图4或图5中的第一刻蚀停止层170的设置方式，为了简洁，不再赘述。
需要说明的是，该第二刻蚀停止层250的相关描述可以参考上述第一刻蚀停止层170，为了简洁，不再赘述。
可选地，在本申请实施例中，该第二叠层结构230中设置有台阶结构，该第三导电通孔结构242和该第四导电通孔结构243设置于该台阶结构上，以使该第一外接电极140通过该第三导电通孔结构242与该N层导电层中的导电层和该P层导电层中的导电层电连接，该第二外接电极150通过该第四导电通孔结构243与该N层导电层中的导电层和该P层导电层中的导电层电连接。
需要说明的是，台阶结构的设置，便于不同导电层之间的连接和/或隔离。
该台阶结构上设置的第二刻蚀停止层250可以加强该第二叠层结构230中相邻导电层之间的电绝缘性，同时，该台阶结构上的设置可以方便该第二互联结构240连接该第二叠层结构230中的导电层。
可选地，在一些实施例中，该至少一个第一外接电极140和该至少一个第二外接电极150设置于该至少一个第二叠层结构230的上方。可选地，该电容器100还包括：第二电极层，设置于该至少一个第二叠层结构230的上方，该第二电极层包括相互分离的至少一个第三导电区域和至少一个第四导电区域，该第三导电区域形成该第一外接电极140，该第四导电区域形成该第二外接电极150。具体如图7或图8所示，该第二电极层设置于该第二互联结构240中的第三层间介质层241的上表面。也即，该至少一个第一外接电极140和该至少一个第二外接电极150可以通过一次刻蚀形成，减少了刻蚀步骤。
需要说明的是，在该至少一个第一叠层结构130的上方设置该至少一个第二叠层结构230，可以进一步增加电容器的容值。
在本申请实施例中，第一半导体层设置于非半导体衬底上，至少一个第一叠层结构设置于第一半导体层上方和至少一个第一沟槽阵列内，从而可以制备沟槽式硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
进一步地，基于非半导体衬底制备硅电容器，可以兼容现阶段成熟、低成本的大尺寸板级加工工艺，可以降低硅电容器的单位加工成本。
以上描述了本申请实施例的电容器，下面描述本申请实施例的制备电容器的方法。本申请实施例的制备电容器的方法可以制备前述本申请实施例的电容器，下述实施例和前述实施例中的相关描述可以相互参考。
以下，结合图9，详细介绍本申请实施例的电容器的制作方法。
应理解，图9是本申请实施例的电容器的制作方法的示意性流程图，但这些步骤或操作仅是示例，本申请实施例还可以执行其他操作或者图9中的各个操作的变形。
图9示出了根据本申请实施例的电容器的制作方法300的示意性流程图。如图9所示，该电容器的制作方法300包括：
步骤310，在非半导体衬底上方制备第一半导体层，该第一半导体层形成有至少一个第一沟槽阵列；
步骤320，制备至少一个第一叠层结构，该第一叠层结构设置于该第一半导体层上方且填满该至少一个第一沟槽阵列内，该第一叠层结构包括N层导电层和M层电介质层，该N层导电层和该M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；
步骤330，制备至少一个第一外接电极和至少一个第二外接电极，其中，该第一外接电极电连接至该n层导电层中的所有奇数层导电层，该第二外接电极电连接至该n层导电层中的所有偶数层导电层。
具体地，上述步骤310-330可以用于制备如图1至图8所示的电容器。
应理解，步骤310-330中所述的各材料层的上表面是指该材料层与非半导体衬底上表面基本平行的表面，而各材料层的内表面是指位于沟槽内材料层的上表面，上表面和内表面可以视为一个整体。
可选地，该非半导体衬底110包括但不限于以下中的至少一种：
玻璃、石英、陶瓷、含玻纤和树脂的基板、以及类载板。
也就是说，该非半导体衬底110可以包括玻璃、石英、陶瓷，含有玻纤和树脂的基板、类载板，或其它有机聚合物衬底，也可以是上述材料混合或者叠层制作的衬底。
可选地，该第一半导体层120可以硅层，该硅层例如可以是非晶硅层或者多晶硅层。
可选地，该第一半导体层120与该非半导体衬底110之间设置有层间绝缘层180和/或层间导电层190。
可选地，该层间绝缘层180设置于该层间导电层190的上方，该第一沟槽阵列10中的沟槽贯穿该第一半导体层120和该层间绝缘层180，该层间导电层190连通该第一沟槽阵列10中的不同沟槽底部的导电层，从而可以基于上述步骤S310至S330制备如图5所示的电容器。
可选地，该第一半导体层120与该非半导体衬底110之间设置有释放层200，以释放该非半导体衬底110，从而在基于上述步骤S310至S330制备了如图6所示的电容器之后，可以释放该非半导体衬底110，以制备如图10所示的电容器。
可选地，该至少一个第一叠层结构130中不同的第一叠层结构130共用同一个该第一外接电极140，和/或，该至少一个第一叠层结构130中不同的第一叠层结构130共用同一个该第二外接电极150。
也就是说，一个第一外接电极140可以电连接至该至少一个第一叠层结构130中的部分或者全部第一叠层结构130，同理，一个第二外接电极150也可以电连接至该至少一个第一叠层结构130中的部分或者全部第一叠层结构130。
可选地，上述步骤330具体可以是：在该至少一个第一叠层结构130上方制备第一电极层，该第一电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，该第一导电区域形成该第一外接电极140，该第二导电区域形成该第二外接电极150。
可选地，该方法300还包括：
制备第一互联结构160，该第一互联结构160包括第一层间介质层161、至少一个第一导电通孔结构162和至少一个第二导电通孔结构163，其中，该第一层间介质层161覆盖该至少一个第一叠层结构130，该第一导电通孔结构162和该第二导电通孔结构163贯穿该第一层间介质层161，该第一外接电极140通过该第一导电通孔结构162电连接至该N层导电层中的所有奇数层导电层，以及该第二外接电极150通过该第二导电通孔结构163电连接至该N层导电层中的所有偶数层导电层。
可选地，该方法300还包括：
制备第一刻蚀停止层170，该第一刻蚀停止层170设置于该第一互联结构160与该第一叠层结构130之间，该第一互联结构160中的该第一导电通孔结构162和该第二导电通孔结构163贯穿该第一刻蚀停止层170。
应理解，该第一刻蚀停止层170相对于该第一层间介质层161更耐刻蚀，在刻蚀该第一导电通孔结构162和该第二导电通孔结构163时，可以将通孔的底部停留在不同深度的第一刻蚀停止层170上，再利用干法或者湿法工艺去除通孔底部露出的部分第一刻蚀停止层170，以使该第一导电通孔结构162和该第二导电通孔结构163贯穿该第一刻蚀停止层170。该第一刻蚀停止层170的设置可以确保该第一导电通孔结构162和该第二导电通孔结构163的刻蚀不会破坏第一叠层结构130中的导电层和/或电介质层。
可选地，在一个实施例中，N＝2，M＝1，即第一叠层结构130可以包括2层导电层，例如图1中示出的导电层1301和导电层1302，以及1层电介质层，例如图1中示出的电介质层1311。其中，该导电层1301设置于第一半导体层120的上表面和第一沟槽阵列10的内表面，该导电层1302设置于第一半导体层120的上方且填满第一沟槽阵列10，该电介质层1311设置于该导电层1301与该导电层1302之间。在这一实施例中，上述步骤S310至S330具体可以是如步骤1a至步骤1h(图11a-图11h)所示的制备流程，以制备如图1所示的电容器100。当然，也可以制备如图4、图5和图6所示的电容器100，其可以参考如步骤1a至步骤1h(图11a-图11h)所示的电容器制备流程，为了简洁，在此不再赘述。
步骤1a，选取熔融石英玻璃作为非半导体衬底110，如图11a所示；
步骤1b，在如图11a所示的非半导体衬底110的上表面沉积非晶硅，以形成第一半导体层120，如图11b所示；
步骤1c，利用光刻、纳米压印、激光直写等图形化技术在该第一半导体层120的上表面形成图案A的掩模层，再利用刻蚀工艺在该第一半导体层120上制备第一沟槽阵列10，该第一沟槽阵列10中的沟槽的深度小于该第一半导体层120的厚度，如图11c所示；
步骤1d，在该第一半导体层120的上表面和该第一沟槽阵列10中的沟槽的内表面(侧壁和底部)沉积导电层1301，如图11d所示；
步骤1e，在该导电层1301的上表面和该第一沟槽阵列10中的沟槽内沉积电介质层1311，该电介质层1311与该导电层1301共形，以及在该电介质层1311的上表面和该第一沟槽阵列10中的沟槽内沉积导电层1302，该导电层1302将该第一沟槽阵列中的沟槽填满，如图11e所示；
步骤1f，利用光刻工艺，对该电介质层1311和该导电层1302进行光刻处理，以在该导电层1301的上表面形成台阶结构，并得到第一叠层结构130，如图11f所示；
步骤1g，在该导电层1301和该导电层1302的上表面沉积绝缘材料，以形成第一层间介质层161，如图11g所示，利用刻蚀工艺和沉积工艺制备至少一个第一导电通孔结构162和至少一个第二导电通孔结构163，该第一导电通孔结构162贯穿该第一层间介质层161，并延伸至该导电层1301的上表面，该第二导电通孔结构163贯穿该第一层间介质层161，并延伸至该导电层1302的上表面，从而制备第一互联结构160，如图11h所示；
步骤1h，在该第一互联结构160的上方制备第一外接电极140和第二外接电极150，其中，该第一外接电极140通过第一导电通孔结构162电连接至该N层导电层中的所有奇数层导电层，该第二外接电极150通过第二导电通孔结构163电连接至该N层导电层中的所有偶数层导电层，如图1所示。
需要说明的是，该第一叠层结构130中的导电层1301也可以通过如下方式制备：
可以利用重掺杂硅的低电阻率特性，对整个第一半导体层120或第一沟槽阵列10中的沟槽的侧壁掺杂，形成低电阻率的导电区或导电层，从而制备该导电层1301。或者，直接在第一沟槽阵列10中的沟槽内壁沉积低电阻率导电层，例如CVD工艺沉积的重掺杂多晶硅；也可以是物理气相沉积(Physical Vapor Deposition，PVD)、CVD或原子层沉积(Atomiclayer deposition，ALD)工艺沉积的其它低电阻率导电材料，从而制备该导电层1301。
可选地，该方法300还包括：
制备第二层间介质层210，该第二层间介质层210覆盖该至少一个第一叠层结构130；
制备第二半导体层220，该第二半导体层220设置于该第二层间介质层210的上方，该第二半导体层220形成有至少一个第二沟槽阵列20；
制备至少一个第二叠层结构230，该第二叠层结构230设置于该第二半导体层220上方且填满该至少一个第二沟槽阵列20，该第二叠层结构230包括P层导电层和Q层电介质层，该P层导电层和该Q层电介质层形成导电层与电介质层彼此相邻的结构，P、Q为正整数；
其中，该第一外接电极140电连接至该P层导电层中的所有奇数层导电层，该第二外接电极150电连接至该P层导电层中的所有偶数层导电层；或者，该第一外接电极140电连接至该P层导电层中的所有偶数层导电层，该第二外接电极150电连接至该P层导电层中的所有奇数层导电层。
可选地，该至少一个第一沟槽阵列10的数量与该至少一个第二沟槽阵列20的数量相同。
可选地，该第一沟槽阵列10中的沟槽的数量与该第二沟槽阵列20中的沟槽的数量相同，和/或，该第一沟槽阵列10中的沟槽的尺寸与该第二沟槽阵列20中的沟槽的尺寸相同。
可选地，该至少一个第一沟槽阵列10与该至少一个第二沟槽阵列20在竖直方向上完全重叠。
可选地，N＝P，M＝Q。也即该第一叠层结构130与该第二叠层结构230具有相同数量的导电层和电介质层。
可选地，该第二沟槽阵列20中的沟槽贯穿该第二半导体层220和该第二层间介质层210，该P层导电层和该N层导电层中的部分导电层之间电连接。可选地，该至少一个第二叠层结构230中的不同第二叠层结构230共用同一个该第一外接电极140，和/或，该至少一个第二叠层结构230中的不同第二叠层结构230共用同一个该第二外接电极150。
可选地，上述步骤S330具体可以是：在该至少一个第二叠层结构230的上方制备第二电极层，该第二电极层包括相互分离的至少一个第三导电区域和至少一个第四导电区域，该第三导电区域形成该第一外接电极140，该第四导电区域形成该第二外接电极150。
可选地，该方法300还包括：
制备第二互联结构240，该第二互联结构240包括第三层间介质层241、至少一个第三导电通孔结构242和至少一个第四导电通孔结构243，该第三层间介质层241覆盖该至少一个第二叠层结构230和该第二层间介质层210，该第三导电通孔结构242和该第四导电通孔结构243贯穿该第三层间介质层241；
其中，该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的所有奇数层导电层和该P层导电层中的所有奇数层导电层，以及该第二外接电极150通过该第四导电通孔结构243电连接至该N层导电层中的所有偶数层导电层和该P层导电层中的所有偶数层导电层；或者，
该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的所有奇数层导电层和该P层导电层中的所有偶数层导电层，以及该第二外接电极150通过该第四导电通孔结构243电连接至该N层导电层中的所有偶数层导电层和该P层导电层中的所有奇数层导电层。
可选地，该方法300还包括：
制备第二刻蚀停止层250，该第二刻蚀停止层250设置于该第二互联结构240与该第二叠层结构230之间，该第三导电通孔结构242和该第四导电通孔结构243贯穿该第二刻蚀停止层250。
可选地，该第一叠层结构130包括第一导电层、第一电介质层和第二导电层，该第一导电层设置在该第一半导体层120上方和该第一沟槽阵列10内，该第二导电层设置在该第一半导体层120上方且填满该第一沟槽阵列10，该第一电介质层设置于该第一导电层与该第二导电层之间，以将该第一导电层与该第二导电层隔离；以及该第二叠层结构230包括第三导电层、第二电介质层和第四导电层，该第三导电层设置在该第二半导体层220上方和该第二沟槽阵列20内，该第四导电层设置在该第二半导体层220上方且填满该第二沟槽阵列20，该第二电介质层设置于该第三导电层与该第四导电层之间，以将该第三导电层与该第四导电层隔离；
其中，该第二沟槽阵列20中的沟槽贯穿该第二半导体层220和该第二层间介质层210，以露出该第二导电层，该第二导电层与该第三导电层电连接，该第一外接电极140电连接至该第一导电层和该第四导电层，该第二外接电极150电连接至该第二导电层和该第三导电层。
可选地，该第二半导体层220还形成有至少一个沟槽30，以及该第二半导体层220包括设置于该至少一个沟槽内的导电结构40，该至少一个沟槽30自该第二半导体层220的上表面向下贯穿该第二半导体层220和该第二层间介质层210，以露出该第一导电层，该第一外接电极140通过该导电结构40电连接至该第一导电层。
可选地，该至少一个沟槽30的尺寸小于该至少一个第二沟槽阵列20中的沟槽的尺寸。
可选地，该至少一个沟槽30的尺寸小于或者等于2D，其中，D为该第三导电层的厚度。例如，该导电结构40与该第三导电层具有相同的导电材料。
可选地，在一个实施例中，如图7所示，N＝P＝2，M＝Q＝1，即第一叠层结构130可以包括2层导电层，分别记为导电层1301和导电层1302，以及1层电介质层，记为电介质层1311。其中，该导电层1301设置于第一半导体层120的上表面和第一沟槽阵列10的内表面，该导电层1302设置于第一半导体层120的上方且填满第一沟槽阵列10，该电介质层1311设置于该导电层1301与该导电层1302之间。以及第二叠层结构230可以包括2层导电层，分别记为导电层2301和导电层2302，以及1层电介质层，记为电介质层2311。其中，该导电层2301设置于第二半导体层220的上表面和第二沟槽阵列20的内表面，该导电层2302设置于第二半导体层220的上方且填满第二沟槽阵列20，该电介质层2311设置于该导电层2301与该导电层2302之间。在这一实施例中，上述步骤S310至S330具体可以是如步骤2a至步骤2o(图12a-图12n)所示的制备流程，以制备如图7所示的电容器100。当然，也可以制备如图8所示的电容器100，其可以参考如步骤2a至步骤2o(图12a-图12n)所示的电容器制备流程，为了简洁，在此不再赘述。
步骤2a，选取熔融石英玻璃作为非半导体衬底110，如图12a所示；
步骤2b，在如图12a所示的非半导体衬底110的上表面沉积非晶硅，以形成第一半导体层120，如图12b所示；
步骤2c，利用光刻、纳米压印、激光直写等图形化技术在该第一半导体层120的上表面形成图案A的掩模层，再利用刻蚀工艺在该第一半导体层120上制备第一沟槽阵列10，该第一沟槽阵列10中的沟槽的深度小于该第一半导体层120的厚度，如图12c所示；
步骤2d，在该第一半导体层120的上表面和该第一沟槽阵列10中的沟槽的内表面(侧壁和底部)沉积导电层1301，如图12d所示；
步骤2e，在该导电层1301的上表面和该第一沟槽阵列10中的沟槽内沉积电介质层1311，该电介质层1311与该导电层1301共形，以及在该电介质层1311的上表面和该第一沟槽阵列10中的沟槽内沉积导电层1302，该导电层1302将该第一沟槽阵列中的沟槽填满，如图12e所示；
步骤2f，利用光刻工艺，对该电介质层1311和该导电层1302进行光刻处理，以在该导电层1301的上表面形成台阶结构，并得到第一叠层结构130，如图12f所示；
步骤2g，在该导电层1301和该导电层1302的上表面沉积第二层间介质层210，也即，该第二层间介质层210覆盖该至少一个第一叠层结构130，如图12g所示；
步骤2h，在该第二层间介质层210的上表面沉积非晶硅，以形成第二半导体层220，如图12h所示；
步骤2i，利用光刻、纳米压印、激光直写等图形化技术在该第二半导体层220的上表面形成图案B的掩模层，再利用刻蚀工艺在该第二半导体层220上制备第二沟槽阵列20和至少一个沟槽30，该第二沟槽阵列20中的沟槽自该第二半导体层220的上表面向下进入该第二半导体层220，并延伸至该第二层间介质层210的上表面，以及该至少一个沟槽30自该第二半导体层220的上表面向下进入该第二半导体层220，并延伸至该第二层间介质层210的上表面，如图12i所示；
步骤2j，去除该第二沟槽阵列20中的沟槽底部的该第二层间介质层210，以露出该导电层1302，以及去除该至少一个沟槽30底部的该第二层间介质层210，以露出该导电层1301，如图12j所示；
步骤2k，首先，在该第二半导体层220的上表面、该第二沟槽阵列20中的沟槽的内表面(侧壁和底部)和该至少一个沟槽30内沉积导电层2301；然后，在该导电层2301的上表面和该第二沟槽阵列20中的沟槽内沉积电介质层2311；最后，在该电介质层2311的上表面和该第二沟槽阵列20中的沟槽内沉积导电层2302，如图12k所示；
步骤2l，利用光刻工艺，对该电介质层2311和该导电层2302进行光刻处理，以在该导电层2301的上表面形成台阶结构，并得到第二叠层结构230和导电结构40，如图12l所示；
步骤2m，利用光刻结合干法刻蚀工艺，制作至少一个绝缘沟槽50，该绝缘沟槽50贯穿该第二半导体层220，以将该第二半导体层220分割为至少两个彼此电隔离的区域，如图12m所示；
步骤2n，首先，在该导电层2301的上表面、该导电层2302的上表面和该绝缘沟槽50内沉积第三层间介质层241，也即，该第三层间介质层241覆盖该至少一个第二叠层结构230和该第二层间介质层210；然后，利用刻蚀工艺和沉积工艺制备至少一个第三导电通孔结构242和至少一个第四导电通孔结构243，该第三导电通孔结构242贯穿该第三层间介质层241，并延伸至该导电层2302和该导电结构40的上表面，该第四导电通孔结构243贯穿该第三层间介质层241，并延伸至该导电层2301的上表面，从而制备第二互联结构240，如图12n所示；
步骤2o，在该第二互联结构240的上方制备第一外接电极140和第二外接电极150，其中，该第一外接电极140通过该第三导电通孔结构242电连接至该N层导电层中的导电层1301和该P层导电层中的导电层2302，以及该第二外接电极150通过该第四导电通孔结构243电连接至该N层导电层中的导电层1302和该P层导电层中的导电层2301，如图7所示。
需要说明的是，该第一叠层结构130中的导电层1301也可以通过如下方式制备：
可以利用重掺杂硅的低电阻率特性，对整个第一半导体层120或第一沟槽阵列10中的沟槽的侧壁掺杂，形成低电阻率的导电区或导电层，从而制备该导电层1301。或者，直接在第一沟槽阵列10中的沟槽内壁沉积低电阻率导电层，例如CVD工艺沉积的重掺杂多晶硅；也可以是PVD、CVD或ALD工艺沉积的其它低电阻率导电材料，从而制备该导电层1301。
因此，在本申请实施例中，第一半导体层设置于非半导体衬底上，至少一个第一叠层结构设置于第一半导体层上方和至少一个第一沟槽阵列内，从而可以制备沟槽式硅电容器，能够在制备小体积、高容值密度的电容器的同时降低电容器的成本。
进一步地，基于非半导体衬底制备硅电容器，可以兼容现阶段成熟、低成本的大尺寸板级加工工艺，可以降低硅电容器的单位加工成本。
下面结合两个具体地实施例对本申请的电容器的制作方法作进一步说明。为了便于理解，在实施例一中制作如图1所示的电容器。当然，利用该实施例一中的电容器的制作方法还可以制作如图4、图5和图6所示的电容器，只是在第一叠层结构、第一沟槽阵列、层间绝缘层、层间导电层或者释放层的设置等部分有所区别，为了简洁，在此不再赘述。在实施例二中制作如图7所示的电容器。当然，利用该实施例二中的电容器的制作方法还可以制作如图8所示的电容器，只是在导电结构、第二互联结构的设置等部分有所区别，为了简洁，在此不再赘述。
实施例一
步骤一：选取熔融石英玻璃作为非半导体衬底。
步骤二：利用等离子体增强化学的气相沉积法(Plasma Enhanced ChemicalVapor Deposition，PECVD)工艺，在非半导体衬底上沉积10微米的非晶硅层，作为第一半导体层。
步骤三：先利用光刻、纳米压印、激光直写等图形化技术在第一半导体层的上表面形成有图案的掩膜层，再利用深硅刻蚀工艺在第一半导体层上形成第一沟槽阵列。
步骤四：利用ALD工艺，在第一沟槽阵列中的沟槽侧壁沉积一层TiN作为第一导电层。如果非半导体衬底耐受高温，例如熔融石英，此步骤也可使用掺杂工艺，在第一沟槽阵列中的沟槽侧壁形成低电阻率导电层。
步骤五：利用ALD工艺，沉积一层Al2O3作为第一电介质层；接着，沉积一层TiN作为第二导电层。
步骤六：利用光刻工艺，对该第一电介质层和该第二导电层进行光刻处理，形成台阶。
步骤七：利用CVD工艺，沉积一层氮化硅和一层氧化硅作为第一层间介质层(ILD)。利用光刻工艺，打开若干导通孔，导通孔的孔底分别露出第一导电层或第二导电层。
步骤八：利用CVD工艺，在导通孔中沉积TiN，并填充W。利用化学机械研磨(CMP)工艺，去除表面多余的导电材料，形成一个个嵌入ILD的导电通道。
步骤九：利用PVD工艺，在第一层间介质层(ILD)表明沉积一层Ti/TiN和一层Al，并用光刻形成若干焊盘或电极。至少一个电极通过导电通道，电连接第一导电层；至少一个电极通过导电通道，电连接第二导电层。
实施例二
步骤一：选取熔融石英玻璃作为非半导体衬底。
步骤二：利用PECVD工艺，在非半导体衬底上沉积10微米的非晶硅层，作为第一半导体层。
步骤三：先利用光刻、纳米压印、激光直写等图形化技术在该第一半导体层的上表面形成有图案的掩膜层，再利用深硅刻蚀工艺在该第一半导体层上形成第一沟槽阵列。
步骤四：利用ALD工艺，在第一沟槽阵列中的沟槽侧壁沉积一层TiN作为第一导电层。如果非半导体衬底耐受高温，例如熔融石英，此步骤也可使用掺杂工艺，在第一沟槽阵列中的沟槽侧壁形成低电阻率导电层。
步骤五：利用ALD工艺，沉积一层Al2O3作为第一电介质层；接着，沉积一层TiN作为第二导电层。
步骤六：利用光刻工艺，对该第一电介质层和该第二导电层进行光刻处理，形成台阶。
步骤七：利用CVD工艺沉积一层氧化硅作为第二层间介质层，再在该第二层间介质层的上表面沉积一层非晶硅作为第二半导体层。
步骤八：先利用光刻、纳米压印、激光直写等图形化技术在该第二半导体层的上表面形成有图案的掩膜层，再利用深硅刻蚀工艺在该第二半导体层上形成第二沟槽阵列和至少一个沟槽。其中，该至少一个沟槽的宽度(或孔径)较小，其宽度或孔径小于等于第三导电层的厚度的2倍。该第二沟槽阵列中的沟槽和该至少一个沟槽的深度到达该第二层间介质层。
步骤九：利用干法或湿法工艺，去除槽底部的该第二层间介质层。该第二沟槽阵列中的沟槽底部露出第二导电层，该至少一个沟槽的底部露出第一导电层。
步骤十：利用ALD工艺，在该第二半导体层的上表面和该第二沟槽阵列内沉积TiN作为第三导电层，在该第二半导体层的上表面和该第二沟槽阵列内沉积Al2O3作为第二电介质层，在该第二半导体层的上表面和该第二沟槽阵列内沉积TiN作为第四导电层，以及在该至少一个沟槽内沉积TiN。其中，该第二电介质层位于该第三导电层与该第四导电层之间，以隔离该第三导电层与该第四导电层，该至少一个沟槽被TiN填满，形成一个导电通道连接第一导电层。
步骤十一：利用光刻工艺，对该第二电介质层和该第四导电层图进行光刻处理，以形成台阶。
步骤十二：利用光刻结合干法刻蚀工艺，制作至少一个绝缘沟槽，以将第二半导体层分割成至少两个彼此电隔离的区域。
步骤十三：利用CVD工艺，在绝缘沟槽内部填充第三层间介质层。
步骤十四：在该第三层间介质层内制作金属互联和电极，将第一沟槽阵列中所形成的电容器与第二沟槽阵列中所形成的电容器并联。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所申请的内容。

Claims (48)

1.一种电容器，其特征在于，包括：
非半导体衬底；
第一半导体层，设置于所述非半导体衬底的上方，所述第一半导体层形成有至少一个第一沟槽阵列；
至少一个第一叠层结构，设置于所述第一半导体层上方且填满所述至少一个第一沟槽阵列，所述第一叠层结构包括N层导电层和M层电介质层，所述N层导电层和所述M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；
至少一个第一外接电极，所述第一外接电极电连接至所述N层导电层中的所有奇数层导电层；
至少一个第二外接电极，所述第二外接电极电连接至所述N层导电层中的所有偶数层导电层。
2.根据权利要求1所述的电容器，其特征在于，所述第一半导体层与所述非半导体衬底之间设置有层间绝缘层和/或层间导电层。
3.根据权利要求2所述的电容器，其特征在于，所述层间绝缘层设置于所述层间导电层的上方，所述第一沟槽阵列中的沟槽贯穿所述第一半导体层和所述层间绝缘层，所述层间导电层连通所述第一沟槽阵列中的不同沟槽底部的导电层。
4.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一半导体层与所述非半导体衬底之间设置有释放层。
5.根据权利要求1至4中任一项所述的电容器，其特征在于，所述非半导体衬底包括以下中的至少一种：
玻璃、石英、陶瓷、含玻纤和树脂的基板、以及类载板。
6.根据权利要求1至5中任一项所述的电容器，其特征在于，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第二外接电极。
7.根据权利要求1至6中任一项所述的电容器，其特征在于，所述电容器还包括：第一电极层，设置于所述至少一个第一叠层结构的上方，所述第一电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
8.根据权利要求1至7中任一项所述的电容器，其特征在于，所述电容器还包括：第一互联结构，所述第一互联结构包括第一层间介质层、至少一个第一导电通孔结构和至少一个第二导电通孔结构，其中，所述第一层间介质层覆盖所述至少一个第一叠层结构，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一层间介质层，所述第一外接电极通过所述第一导电通孔结构电连接至所述N层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第二导电通孔结构电连接至所述N层导电层中的所有偶数层导电层。
9.根据权利要求8所述的电容器，其特征在于，所述电容器还包括：
第一刻蚀停止层，设置于所述第一互联结构与所述第一叠层结构之间，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一刻蚀停止层。
10.根据权利要求1至6中任一项所述的电容器，其特征在于，所述电容器还包括：
第二层间介质层，覆盖所述至少一个第一叠层结构；
第二半导体层，设置于所述第二层间介质层的上方，所述第二半导体层形成有至少一个第二沟槽阵列；
至少一个第二叠层结构，设置于所述第二半导体层上方且填满所述至少一个第二沟槽阵列，所述第二叠层结构包括P层导电层和Q层电介质层，所述P层导电层和所述Q层电介质层形成导电层与电介质层彼此相邻的结构，P、Q为正整数；
其中，所述第一外接电极电连接至所述P层导电层中的所有奇数层导电层，所述第二外接电极电连接至所述P层导电层中的所有偶数层导电层；或者，所述第一外接电极电连接至所述P层导电层中的所有偶数层导电层，所述第二外接电极电连接至所述P层导电层中的所有奇数层导电层。
11.根据权利要求10所述的电容器，其特征在于，所述至少一个第一沟槽阵列的数量与所述至少一个第二沟槽阵列的数量相同。
12.根据权利要求10或11所述的电容器，其特征在于，所述第一沟槽阵列中的沟槽的数量与所述第二沟槽阵列中的沟槽的数量相同，和/或，所述第一沟槽阵列中的沟槽的尺寸与所述第二沟槽阵列中的沟槽的尺寸相同。
13.根据权利要求10至12中任一项所述的电容器，其特征在于，所述至少一个第一沟槽阵列与所述至少一个第二沟槽阵列在竖直方向上完全重叠。
14.根据权利要求10至13中任一项所述的电容器，其特征在于，N＝P，M＝Q。
15.根据权利要求10至14中任一项所述的电容器，其特征在于，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，所述P层导电层和所述N层导电层中的部分导电层之间电连接。
16.根据权利要求10至15中任一项所述的电容器，其特征在于，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第二外接电极。
17.根据权利要求10至16中任一项所述的电容器，其特征在于，所述电容器还包括：第二电极层，设置于所述至少一个第二叠层结构的上方，所述第二电极层包括相互分离的至少一个第三导电区域和至少一个第四导电区域，所述第三导电区域形成所述第一外接电极，所述第四导电区域形成所述第二外接电极。
18.根据权利要求10至17中任一项所述的电容器，其特征在于，所述电容器还包括：第二互联结构，所述第二互联结构包括第三层间介质层、至少一个第三导电通孔结构和至少一个第四导电通孔结构，所述第三层间介质层覆盖所述至少一个第二叠层结构和所述第二层间介质层，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第三层间介质层；
其中，所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有偶数层导电层；或者，
所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有偶数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有奇数层导电层。
19.根据权利要求18所述的电容器，其特征在于，所述电容器还包括：
第二刻蚀停止层，设置于所述第二互联结构与所述第二叠层结构之间，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第二刻蚀停止层。
20.根据权利要求10至19中任一项所述的电容器，其特征在于，
所述第一叠层结构包括第一导电层、第一电介质层和第二导电层，所述第一导电层设置在所述第一半导体层上方和所述第一沟槽阵列内，所述第二导电层设置在所述第一半导体层上方且填满所述第一沟槽阵列，所述第一电介质层设置于所述第一导电层与所述第二导电层之间，以将所述第一导电层与所述第二导电层隔离；以及所述第二叠层结构包括第三导电层、第二电介质层和第四导电层，所述第三导电层设置在所述第二半导体层上方和所述第二沟槽阵列内，所述第四导电层设置在所述第二半导体层上方且填满所述第二沟槽阵列，所述第二电介质层设置于所述第三导电层与所述第四导电层之间，以将所述第三导电层与所述第四导电层隔离；
其中，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，以露出所述第二导电层，所述第二导电层与所述第三导电层电连接，所述第一外接电极电连接至所述第一导电层和所述第四导电层，所述第二外接电极电连接至所述第二导电层和所述第三导电层。
21.根据权利要求20所述的电容器，其特征在于，所述第二半导体层还形成有至少一个沟槽，以及所述第二半导体层包括设置于所述至少一个沟槽内的导电结构，所述至少一个沟槽自所述第二半导体层的上表面向下贯穿所述第二半导体层和所述第二层间介质层，以露出所述第一导电层，所述第一外接电极通过所述导电结构电连接至所述第一导电层。
22.根据权利要求21所述的电容器，其特征在于，所述至少一个沟槽的尺寸小于所述至少一个第二沟槽阵列中的沟槽的尺寸。
23.根据权利要求21或22所述的电容器，其特征在于，所述至少一个沟槽的尺寸小于或者等于2D，其中，D为所述第三导电层的厚度。
24.根据权利要求1至23中任一项所述的电容器，其特征在于，所述导电层包括以下中的至少一层：
重掺杂多晶硅层，碳层，铝层，铜层，钨层，钛层，钽层，铂层，镍层，钌层，铱层，铑层，氮化钽层，氮化钛层。
25.根据权利要求1至24中任一项所述的电容器，其特征在于，所述电介质层包括以下中的至少一层：
硅的氧化物层，硅的氮化物层，硅的氮氧化物层，金属的氧化物层，金属的氮化物层，金属的氮氧化物层。
26.一种电容器的制作方法，其特征在于，包括：
在非半导体衬底上方制备第一半导体层，所述第一半导体层形成有至少一个第一沟槽阵列；
制备至少一个第一叠层结构，所述第一叠层结构设置于所述第一半导体层上方且填满所述至少一个第一沟槽阵列，所述第一叠层结构包括N层导电层和M层电介质层，所述N层导电层和所述M层电介质层形成导电层与电介质层彼此相邻的结构，N、M为正整数；
制备至少一个第一外接电极和至少一个第二外接电极，其中，所述第一外接电极电连接至所述n层导电层中的所有奇数层导电层，所述第二外接电极电连接至所述n层导电层中的所有偶数层导电层。
27.根据权利要求26所述的方法，其特征在于，所述第一半导体层与所述非半导体衬底之间设置有层间绝缘层和/或层间导电层。
28.根据权利要求27所述的方法，其特征在于，所述层间绝缘层设置于所述层间导电层的上方，所述第一沟槽阵列中的沟槽贯穿所述第一半导体层和所述层间绝缘层，所述层间导电层连通所述第一沟槽阵列中的不同沟槽底部的导电层。
29.根据权利要求26至28中任一项所述的方法，其特征在于，所述第一半导体层与所述非半导体衬底之间设置有释放层。
30.根据权利要求26至29中任一项所述的方法，其特征在于，所述非半导体衬底包括以下中的至少一种：
玻璃、石英、陶瓷、含玻纤和树脂的基板、以及类载板。
31.根据权利要求26至30中任一项所述的方法，其特征在于，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第一叠层结构中不同的第一叠层结构共用同一个所述第二外接电极。
32.根据权利要求26至31中任一项所述的方法，其特征在于，所述制备至少一个第一外接电极和至少一个第二外接电极，包括：
在所述至少一个第一叠层结构上方制备第一电极层，所述第一电极层包括相互分离的至少一个第一导电区域和至少一个第二导电区域，所述第一导电区域形成所述第一外接电极，所述第二导电区域形成所述第二外接电极。
33.根据权利要求26至32中任一项所述的方法，其特征在于，所述方法还包括：
制备第一互联结构，所述第一互联结构包括第一层间介质层、至少一个第一导电通孔结构和至少一个第二导电通孔结构，其中，所述第一层间介质层覆盖所述至少一个第一叠层结构，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一层间介质层，所述第一外接电极通过所述第一导电通孔结构电连接至所述N层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第二导电通孔结构电连接至所述N层导电层中的所有偶数层导电层。
34.根据权利要求26至33中任一项所述的方法，其特征在于，所述方法还包括：
制备第一刻蚀停止层，所述第一刻蚀停止层设置于所述第一互联结构与所述第一叠层结构之间，所述第一导电通孔结构和所述第二导电通孔结构贯穿所述第一刻蚀停止层。
35.根据权利要求26至31中任一项所述的方法，其特征在于，所述方法还包括：
制备第二层间介质层，所述第二层间介质层覆盖所述至少一个第一叠层结构；
制备第二半导体层，所述第二半导体层设置于所述第二层间介质层的上方，所述第二半导体层形成有至少一个第二沟槽阵列；
制备至少一个第二叠层结构，所述第二叠层结构设置于所述第二半导体层上方且填满所述至少一个第二沟槽阵列，所述第二叠层结构包括P层导电层和Q层电介质层，所述P层导电层和所述Q层电介质层形成导电层与电介质层彼此相邻的结构，P、Q为正整数；
其中，所述第一外接电极电连接至所述P层导电层中的所有奇数层导电层，所述第二外接电极电连接至所述P层导电层中的所有偶数层导电层；或者，所述第一外接电极电连接至所述P层导电层中的所有偶数层导电层，所述第二外接电极电连接至所述P层导电层中的所有奇数层导电层。
36.根据权利要求35所述的方法，其特征在于，所述至少一个第一沟槽阵列的数量与所述至少一个第二沟槽阵列的数量相同。
37.根据权利要求35或36所述的方法，其特征在于，所述第一沟槽阵列中的沟槽的数量与所述第二沟槽阵列中的沟槽的数量相同，和/或，所述第一沟槽阵列中的沟槽的尺寸与所述第二沟槽阵列中的沟槽的尺寸相同。
38.根据权利要求35至37中任一项所述的方法，其特征在于，所述至少一个第一沟槽阵列与所述至少一个第二沟槽阵列在竖直方向上完全重叠。
39.根据权利要求35至38中任一项所述的方法，其特征在于，N＝P，M＝Q。
40.根据权利要求35至39中任一项所述的方法，其特征在于，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，所述P层导电层和所述N层导电层中的部分导电层之间电连接。
41.根据权利要求35至40中任一项所述的方法，其特征在于，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第一外接电极，和/或，所述至少一个第二叠层结构中的不同第二叠层结构共用同一个所述第二外接电极。
42.根据权利要求35至41中任一项所述的方法，其特征在于，所述制备至少一个第一外接电极和至少一个第二外接电极，包括：
在所述至少一个第二叠层结构的上方制备第二电极层，所述第二电极层包括相互分离的至少一个第三导电区域和至少一个第四导电区域，所述第三导电区域形成所述第一外接电极，所述第四导电区域形成所述第二外接电极。
43.根据权利要求35至42中任一项所述的方法，其特征在于，所述方法还包括：
制备第二互联结构，所述第二互联结构包括第三层间介质层、至少一个第三导电通孔结构和至少一个第四导电通孔结构，所述第三层间介质层覆盖所述至少一个第二叠层结构和所述第二层间介质层，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第三层间介质层；
其中，所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有奇数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有偶数层导电层；或者，
所述第一外接电极通过所述第三导电通孔结构电连接至所述N层导电层中的所有奇数层导电层和所述P层导电层中的所有偶数层导电层，以及所述第二外接电极通过所述第四导电通孔结构电连接至所述N层导电层中的所有偶数层导电层和所述P层导电层中的所有奇数层导电层。
44.根据权利要求35至43中任一项所述的方法，其特征在于，所述方法还包括：
制备第二刻蚀停止层，所述第二刻蚀停止层设置于所述第二互联结构与所述第二叠层结构之间，所述第三导电通孔结构和所述第四导电通孔结构贯穿所述第二刻蚀停止层。
45.根据权利要求35至44中任一项所述的方法，其特征在于，
所述第一叠层结构包括第一导电层、第一电介质层和第二导电层，所述第一导电层设置在所述第一半导体层上方和所述第一沟槽阵列内，所述第二导电层设置在所述第一半导体层上方且填满所述第一沟槽阵列，所述第一电介质层设置于所述第一导电层与所述第二导电层之间，以将所述第一导电层与所述第二导电层隔离；以及所述第二叠层结构包括第三导电层、第二电介质层和第四导电层，所述第三导电层设置在所述第二半导体层上方和所述第二沟槽阵列内，所述第四导电层设置在所述第二半导体层上方且填满所述第二沟槽阵列，所述第二电介质层设置于所述第三导电层与所述第四导电层之间，以将所述第三导电层与所述第四导电层隔离；
其中，所述第二沟槽阵列中的沟槽贯穿所述第二半导体层和所述第二层间介质层，以露出所述第二导电层，所述第二导电层与所述第三导电层电连接，所述第一外接电极电连接至所述第一导电层和所述第四导电层，所述第二外接电极电连接至所述第二导电层和所述第三导电层。
46.根据权利要求45所述的方法，其特征在于，所述第二半导体层还形成有至少一个沟槽，以及所述第二半导体层包括设置于所述至少一个沟槽内的导电结构，所述至少一个沟槽自所述第二半导体层的上表面向下贯穿所述第二半导体层和所述第二层间介质层，以露出所述第一导电层，所述第一外接电极通过所述导电结构电连接至所述第一导电层。
47.根据权利要求46所述的方法，其特征在于，所述至少一个沟槽的尺寸小于所述至少一个第二沟槽阵列中的沟槽的尺寸。
48.根据权利要求46或47所述的方法，其特征在于，所述至少一个沟槽的尺寸小于或者等于2D，其中，D为所述第三导电层的厚度。
CN201980001973.8A 2019-09-17 2019-09-17 电容器及其制作方法 Pending CN110785840A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/106266 WO2021051285A1 (zh) 2019-09-17 2019-09-17 电容器及其制作方法

Publications (1)

Publication Number Publication Date
CN110785840A true CN110785840A (zh) 2020-02-11

Family

ID=69394835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980001973.8A Pending CN110785840A (zh) 2019-09-17 2019-09-17 电容器及其制作方法

Country Status (2)

Country Link
CN (1) CN110785840A (zh)
WO (1) WO2021051285A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151537A (zh) * 2020-09-10 2020-12-29 复旦大学 一种高能量密度纳米电容三维集成结构及其制备方法
CN112151535A (zh) * 2020-08-17 2020-12-29 复旦大学 一种硅基纳米电容三维集成结构及其制备方法
CN112652620A (zh) * 2020-12-22 2021-04-13 复旦大学 三维集成结构及其制造方法
CN112670285A (zh) * 2020-12-22 2021-04-16 复旦大学 三维集成结构及其制备方法
CN112908991A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908992A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908993A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908990A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
WO2021196018A1 (zh) * 2020-03-31 2021-10-07 深圳市汇顶科技股份有限公司 电容器及其制作方法
WO2021196016A1 (zh) * 2020-03-31 2021-10-07 深圳市汇顶科技股份有限公司 电容器、电容结构、电容器的制作方法
CN115250112A (zh) * 2021-04-09 2022-10-28 圣邦微电子（北京）股份有限公司 器件模块及其制造方法和电感电容阵列

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566490B (zh) * 2022-04-15 2023-06-27 中国电子科技集团公司第十研究所 垂直布局msm电容结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100087042A1 (en) * 2008-10-06 2010-04-08 Samsung Electronics Co., Ltd. Methods of Fabricating Three-Dimensional Capacitor Structures Having Planar Metal-Insulator-Metal and Vertical Capacitors Therein
CN102683318A (zh) * 2012-05-25 2012-09-19 无锡纳能科技有限公司 硅电容器内部多层电极连接结构及连接方法
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构
CN108735719A (zh) * 2017-04-25 2018-11-02 三星电机株式会社 电容器及制造该电容器的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100087042A1 (en) * 2008-10-06 2010-04-08 Samsung Electronics Co., Ltd. Methods of Fabricating Three-Dimensional Capacitor Structures Having Planar Metal-Insulator-Metal and Vertical Capacitors Therein
CN102683318A (zh) * 2012-05-25 2012-09-19 无锡纳能科技有限公司 硅电容器内部多层电极连接结构及连接方法
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构
CN108735719A (zh) * 2017-04-25 2018-11-02 三星电机株式会社 电容器及制造该电容器的方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021196018A1 (zh) * 2020-03-31 2021-10-07 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN113748508B (zh) * 2020-03-31 2024-04-30 深圳市汇顶科技股份有限公司 电容器、电容结构、电容器的制作方法
CN113748508A (zh) * 2020-03-31 2021-12-03 深圳市汇顶科技股份有限公司 电容器、电容结构、电容器的制作方法
WO2021196016A1 (zh) * 2020-03-31 2021-10-07 深圳市汇顶科技股份有限公司 电容器、电容结构、电容器的制作方法
CN112151535A (zh) * 2020-08-17 2020-12-29 复旦大学 一种硅基纳米电容三维集成结构及其制备方法
CN112151537A (zh) * 2020-09-10 2020-12-29 复旦大学 一种高能量密度纳米电容三维集成结构及其制备方法
CN112670285A (zh) * 2020-12-22 2021-04-16 复旦大学 三维集成结构及其制备方法
CN112652620A (zh) * 2020-12-22 2021-04-13 复旦大学 三维集成结构及其制造方法
CN112908990A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908993A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908992A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908991A (zh) * 2021-01-26 2021-06-04 复旦大学 三维集成结构及其制造方法
CN112908990B (zh) * 2021-01-26 2022-08-05 复旦大学 三维集成结构及其制造方法
CN115250112A (zh) * 2021-04-09 2022-10-28 圣邦微电子（北京）股份有限公司 器件模块及其制造方法和电感电容阵列

Also Published As

Publication number Publication date
WO2021051285A1 (zh) 2021-03-25

Similar Documents

Publication Publication Date Title
CN110785840A (zh) 电容器及其制作方法
CN112602191B (zh) 电容器及其制作方法
US11615921B2 (en) Capacitor and manufacturing method therefor
CN112119476B (zh) 电容器及其制作方法
US11063113B2 (en) Capacitor and method for fabricating the same
US20210020737A1 (en) Capacitor and method for producing the same
US20210005381A1 (en) Capacitor and producing method therefor
CN113748527B (zh) 电容器及其制作方法
US11276750B2 (en) Capacitor and method for fabricating the same
US11362171B2 (en) Capacitor and manufacturing method therefor
WO2021138839A1 (zh) 电容器及其制作方法
CN112189257A (zh) 电容器及其制作方法
EP3754704B1 (en) Capacitor and manufacturing method thereof
CN113748508B (zh) 电容器、电容结构、电容器的制作方法
CN211929311U (zh) 电容器
CN211208251U (zh) 电容器
WO2021196018A1 (zh) 电容器及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination