CN1697124A

CN1697124A - 电容的制作方法

Info

Publication number: CN1697124A
Application number: CN 200410038002
Authority: CN
Inventors: 高境鸿; 陈立哲
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2004-05-12
Filing date: 2004-05-12
Publication date: 2005-11-16
Anticipated expiration: 2024-05-12
Also published as: CN100353487C

Abstract

本发明涉及一种电容的制作方法，其包含有：在第一介电层以及设置于其中的导电物的表面依序形成阻障层、第二介电层以及导电层，且阻障层与导电物直接接触，进行蚀刻工艺以去除部分的阻障层、第二介电层以及导电层以形成电容，以及进行接触工艺将电容的导电层利用第一接触插塞连接至第一端子。

Description

电容的制作方法

技术领域

本发明涉及一种电容(capacitor)的制作方法，尤其是指一种应用于铜工艺(Cu process)中的金属-绝缘物-金属电容(metal-insulator-metalcapacitor，MIMC)的制作方法。

背景技术

近年来，集成电路产业不断地蓬勃发展，从早期就当红的内存芯片与中央处理器芯片(CPU chip)，乃至于目前应行动通讯时代所产生的通讯芯片(communication chip)，无不朝向高功能化、低价位化以及小尺寸化发展。换句话说，业者纷纷投入庞大的人力与物力，以期在芯片的整合设计以及材料与工艺的研究发展上有所突破，进而达到上述的目标。早期在制作各种芯片时，所采用的金属内连线均为铝连线。然而，随着产品规格的要求不断提高，铜工艺技术已逐渐成为主流，这是因为铜的电阻低，与铝连线相较，可在比较小的面积上承载比较大的电流，因此比较容易实现降低RC延迟、提高金属布线可靠度，缩小布线面积、降低功率消耗等目的。尤其是在铜工艺的相关工艺以及设备逐渐趋向成熟之后，这样的趋势更加明显。

而在集成电路产品所使用的关键零组件当中，电容一直是非常重要的一种组件。在制作电容时，其材料的选择以及工艺的良窳，最后均将影响到电容组件的电容值(capacitance value)、可靠度、离散特性(dispersivebehavior)以及高频特性等，进而影响到芯片的整体表现。尤其是当电容被应用于通讯芯片时，高频的特性更是重要，因为通讯芯片事实上可被视为一高频整合芯片(radio frequency integrated chip，RF integratedchip)，通常是被应用于高频的范围，当电容组件的品质因素(qualityfactor)不够稳定时，必定会产生不预期的能量损耗(energy loss)以及噪声(noise)，使芯片的表现大打折扣。

请参考图1至图5，为现有技术在芯片10上制作电容38的方法示意图。如图1所示，传统方法在芯片10上制作电容的方法是先提供芯片10，且如前所述，芯片10中的金属内连线是利用铜工艺技术所制作，由于芯片10上的结构视完成后的芯片种类的不同而有所不同，因此，在本发明中并不作特别的说明。另外由于铜原子的穿透性很强，铜工艺为一污染性高的工艺，所以电容通常是被制作于最上层的铜导线12之上，而铜导线12是被制作于第一介电层14之内。事实上，铜导线12以及第一介电层14是经由一化学机械研磨(CMP)工艺所同时制作完成的。接着，进行第一沉积工艺以在芯片10的表面形成一隔离层16，隔离层16为氮化硅层，且覆盖住铜导线12，用以阻隔铜导线12中的铜原子向上扩散。然后，在隔离层16的表面形成第一导电层18，第一导电层18为氮化钽层(TaN layer)或是氮化钛层(TiN layer)，且经由一溅镀(sputtering)工艺所形成。随后，在第一导电层18表面上涂布一层光致抗蚀剂(光阻)层(未显示)之后，再利用第一光罩(mask)以及第一微影(photolithography)工艺，定义出图案化的光致抗蚀剂层，用来当作下极板(bottom electrode plate)图案24。

如图2所示，再进行第一蚀刻工艺，利用下极板图案24作为屏蔽，向下蚀刻第一导电层18直到隔离层16的表面，以形成电容(未显示)的下极板26。如图3所示，在去除下极板图案24之后，进行第二沉积工艺以在芯片10的表面形成第二介电层28，第二介电层28包含有氧化硅层或是氮化硅层，且覆盖住下极板26。接着在第二介电层28的表面形成第二导电层32，第二导电层32为氮化钽层或是氮化钛层，并经由另一溅镀工艺所形成。然后，在第二导电层32表面上涂布另一光致抗蚀剂层(未显示)之后，再利用第二光罩以及第二微影工艺，定义出图案化的光致抗蚀剂层，用来当作上极板(top electrode plate)图案34。

如图4所示，随后进行第二蚀刻工艺，利用上极板图案34作为屏蔽，向下蚀刻第二导电层32以及第二介电层28直到第一导电层18的表面，以形成电容36的上极板38以及电容介电层42，并完成电容36的制作。如图5所示，在去除上极板图案34之后，进行第三沉积工艺以在芯片10的表面形成第三介电层44，第三介电层44覆盖住电容36。接着，进行一接触工艺，在第三介电层44之中形成第一接触插塞46以及第二接触插塞48，以利用第一接触插塞46以及第二接触插塞48分别将电容36的上极板38以及下极板26连接至第一端子52以及第二端子54。事实上，第一端子52以及第二端子54为不同的铝焊垫(Al bonding pad)，用来电连接不同的电压。

然而，上述传统制作电容的方法，需要两道光罩来定义出上、下极板图案，换而言之，即需要进行两次的黄光以及蚀刻工艺，使得工艺十分冗长，并因而增加成本，有时甚至会因为步骤繁琐而造成产品优良率的下降，进而影响完成后的芯片的性能。另外，就电容本身的特性而言，当上、下极板的阻值较低时，其实对电容的特性也有帮助，所以，现有技术中仅利用氮化钽或是氮化钛来作为上、下极板的材料，并不是很好的选择。而就铜的金属内连线而言，其本身的阻值虽然足够低，但因为铜原子的扩散问题，又不太可能利用其结构体的一部分来作为极板。因此，如何能发展出一种新的制作金属-绝缘物-金属电容的方法，其不仅不需要进行两次黄光以及蚀刻工艺，又可以利用铜金属层来作为极板的一部分，制作出具有优良特性的电容，或是保留原来的两次黄光以及蚀刻工艺，却可以制作出具有其它优点，例如高电容值的电容，便成为十分重要的课题。

发明内容

本发明的主要目的在于提供一种电容的制作方法，尤其是指一种应用于铜工艺中的金属-绝缘物-金属电容的制作方法以解决上述问题。

为达上述目的，根据本发明最优选的实施例所提供的电容的制作方法，是在一半导体基底上制作至少一电容的方法，且该半导体基底的表面包含有至少一第一介电层以及设置于该第一介电层之中的至少一导电物，该方法包含有下列步骤：在所述半导体基底的表面依序形成一阻障层(barrier layer)、一第二介电层以及一导电层，且阻障层与导电物直接接触；进行一蚀刻工艺以去除部分的阻障层、第二介电层以及导电层，且图案化的阻障层、第二介电层以及导电层构成电容；以及进行一接触工艺以将上述电容的导电层利用一第一接触插塞连接至一第一端子。

根据本发明的具体实施方案，上述方法中，所述电容为金属-绝缘物-金属电容(metal-insulator-metal capacitor，MIMC)；所述导电物是利用铜工艺所形成，其被图案化的阻障层所覆盖，作为电容的下极板的一部分；且所述阻障层是用来防止导电物中的铜原子扩散，其包含有一钽层(Talayer)、一氮化钽层或是一氮化钛层；所述第二介电层包含有一氧化硅层、一氮化硅层或是一高介电常数(high k)材料层；所述导电层包含有一氮化钛层或是一氮化钽层；所述第一端子包含有一铝焊垫或是一铜导线；所述接触工艺可为单镶嵌工艺(single damascene process)或是一双镶嵌工艺(dual damascene process)。

在本发明的方法中，在进行蚀刻工艺之后，还可以另外包含有一沉积工艺以在所述半导体基底的表面依序形成一隔离层以及一第三介电层。

同时，本发明还提供了一种电容的制作方法，其是在一半导体基底上制作至少一电容的方法，且该半导体基底的表面包含有至少一第一介电层以及设置于该第一介电层之中的至少一导电物，该方法包含有下列步骤：在所述半导体基底的表面依序形成一阻障层、一第二介电层、一第一导电层、一第三介电层以及一第二导电层，且阻障层与导电物直接接触；进行一第一蚀刻工艺以去除部分的第二导电层以及第三介电层；进行一第二蚀刻工艺以去除部分的第一导电层、第二介电层以及阻障层，以使图案化的第一导电层、第三介电层以及第二导电层构成第一电容，且图案化的第一导电层、第二介电层以及阻障层构成第二电容；以及进行一接触工艺以分别将第一电容的第一导电层经由一第一接触插塞连接至一第一端子，以及第一电容的第二导电层以及导电物经由一第二接触插塞连接至一第二端子。

根据本发明的具体实施方案，所述第一电容以及第二电容为金属-绝缘物-金属电容；所述导电物是利用一铜工艺所形成，被图案化的阻障层所覆盖，为第二电容的下极板的一部分；所述阻障层是用来防止导电物中的铜原子扩散，可包含有一钽层、一氮化钽层或是一氮化钛层；所述第二介电层以及第三介电层包含有一氧化硅层、一氮化硅层或是一高介电常数材料层；所述第一导电层以及第二导电层包含有一氮化钛层或是一氮化钽层；所述图案化的第二导电层以及第三介电层暴露出部分图案化的第一导电层；所述第一端子以及第二端子包含有铝焊垫或是铜导线；所述接触工艺为单镶嵌工艺或是双镶嵌工艺。

在本发明的上述方法中，在进行蚀刻工艺之后，还可以另外包含一沉积工艺以在所述半导体基底的表面依序形成一隔离层以及一第四介电层。

总之，与传统制作电容的方法相比较，由于本发明的制作电容的方法，是利用铜导线以及阻障层来作为电容的下极板，因此，在满足暴露出部分的铜导线的前提下，铜导线可以顺利地被连接至端子，如此一来，只需要使用一道光罩便可以定义出电容图案，也就是说，只需要进行一次的黄光以及蚀刻工艺，便可以完成电容的制作。因此，不仅工艺被缩短，又可以利用铜导线来作为下极板的一部分，制作出特性更优良的电容。同时，成本因而降低，产品的优良率因而得以提升。另外，在保留原来两次黄光以及蚀刻工艺的情况下，更可以制作出具有高电容值的电容，并使电容的设计更有弹性。当应用本发明的方法在特定芯片上制作电容时，将可以提升芯片的性能。

附图说明

图1至图5为现有技术在芯片上制作电容的方法示意图。

图6至图9为本发明的第一实施例在芯片上制作电容的方法示意图。

图10至图15为本发明的第二实施例在芯片上制作电容的方法示意图。

图16为图13所示的电容的等效电路示意图。

图17为本发明的第三实施例在芯片上制作电容的方法示意图。

图18为本发明的第四实施例在芯片上制作电容的方法示意图。

图中符号说明：10、100、200、300、400芯片

12、102、202、302、334、336、402、444、446铜导线

14、104、204、304、404第一介电层

16、122、236、315、425隔离层 18、212、412第一导电层

24下极板图案 26下极板 28、108、208、308、408第二介电层

32、216、416第二导电层 34上极板图案

36、118、234、314、424电容 38上极板 42电容介电层

44、124、214、414第三介电层 46、126、242第一接触插塞

48、128、244第二接触插塞 52第一端子 54第二端子

106、206、306、406阻障层 112、312导电层 116电容图案

132、134、246、248铝焊垫 222第一图案 226第二图案

228、418第一电容 232、422第二电容 238第四介电层

316、322、426、432氧化硅层 318、324、428、434停止层

326、436沟槽 328、438接触洞 332、442双镶嵌结构

具体实施方式

请参考图6至图9，为本发明第一实施例中在芯片100上制作电容118的方法示意图。如图6所示，本发明在芯片100上制作电容的方法是先提供芯片100，且芯片100上已存在的金属内连线是利用铜工艺技术所制作，由于芯片100上的结构视芯片种类的不同而有所不同，因此，本发明并不作特别的说明，在图6至图9中只显示出最上层的至少一铜导线102，且铜导线102是被制作于第一介电层104之内。事实上，铜导线102以及第一介电层104是经由化学机械研磨工艺所同时制作完成的。接着，在芯片100的表面依序形成阻障层106、第二介电层108以及导电层112，且阻障层106是与铜导线102直接接触。

阻障层106可为氮化钽层、钽层或是氮化钛层，并经由溅镀工艺所形成，第二介电层108可包含有氧化硅层、氮化硅层或是高介电常数材料层，而导电层112可为氮化钽层或是氮化钛层，并经由另一溅镀工艺所形成。然后，在导电层112表面上涂布一层光致抗蚀剂层(未显示)之后，再利用光罩(未显示)以及微影工艺，定义出图案化的光致抗蚀剂层，用来当作电容图案116。

如图7所示，随后进行一蚀刻工艺以去除部分的阻障层106、第二介电层108以及导电层112，使铜导线102、图案化的阻障层106、第二介电层108以及导电层112构成一电容118。图案化的阻障层106与铜导线102构成电容118的下极板，图案化的第二介电层108为电容118的电容介电层，图案化的导电层112为电容118的上极板，且电容118为一金属-绝缘物-金属电容。值得注意的是，图案化的阻障层106、第二介电层108以及导电层112暴露出部分的铜导线102，以便于在后续的接触工艺时可以顺利地将铜导线102连接至端子(未显示)。同时，在本发明中制作于铜导线102之上的阻障层106，既是用来防止铜导线102中铜原子的扩散，又是用来作为下极板的一部分。值得一提的是，在本实施例中图案化的阻障层106几乎完全覆盖住铜导线102的情形，可使铜导线102与阻障层106的接触良好，并使电容的极板面积较大，为一优选的实施方式。

如图8所示，在去除电容图案116之后，随后进行一沉积工艺，以在芯片100的表面依序形成隔离层122以及第三介电层124，且隔离层122以及第三介电层124覆盖住电容118以及铜导线102。隔离层122通常为氮化硅层，用来防止铜导线102中的铜原子向上扩散。

如图9所示，接着进行一接触工艺，在第三介电层124以及隔离层122之中形成第一接触插塞126以及第二接触插塞128，以分别利用第一接触插塞126将电容118的导电层112连接至铝焊垫132，以及利用第二接触插塞128将铜导线102连接至另一铝焊垫134。事实上，铝焊垫132、134被用来当作端子，以便在正式运作时传递分别施加于其上的电压至电容118的上、下极板。同时，由于铜导线102为电容118下极板的一部分，也可以利用其本身的走线来直接电连接至相应的电压，以省略第二接触插塞128以及铝焊垫134的制作。另外，本实施例中的接触工艺可被视为一单镶嵌工艺，由于其实施方式为一传统技术，故在此不再赘述。

在本发明的第一实施例中，只使用一道光罩来定义出电容图案，换而言之，只需要进行一次的黄光以及蚀刻工艺，明显地缩短了整个制作流程。而在本发明的第二实施例中，是保留原来的两次黄光以及蚀刻工艺，以制作出具有高电容值的电容。请参考图10至图15，图10至图15为本发明第二实施例中在芯片200上制作电容234的方法示意图。如图10所示，本发明在芯片上制作电容的方法是先提供芯片200，且芯片200上已存在的金属内连线是利用铜工艺技术所制作，由于芯片200上的结构视芯片种类的不同而有所不同，因此，在此并不作特别的说明，在图10至图15中只显示出最上层的至少一铜导线202，且铜导线202是被制作于第一介电层204之内。事实上，铜导线202以及第一介电层204是经由化学机械研磨工艺所同时制作完成的。接着，在芯片200的表面依序形成阻障层206、第二介电层208、第一导电层212、第三介电层214以及第二导电层216，且阻障层206是与铜导线202直接接触。

阻障层206可为氮化钽层、钽层或是氮化钛层，并经由一溅镀工艺所形成，第二介电层208以及第三介电层214可包含有氧化硅层、氮化硅层或是高介电常数材料层，而第一导电层212以及第二导电层216为氮化钽层或是氮化钛层，并经由另一溅镀工艺所形成。然后，在第二导电层216表面上涂布一层光致抗蚀剂层(未显示)之后，再利用第一光罩(未显示)以及第一微影工艺，定义出图案化的光致抗蚀剂层，用来当作第一图案222。

如图11所示，然后进行第一蚀刻工艺，利用第一图案222作为屏蔽，向下蚀刻第二导电层216以及第三介电层214，直到第一导电层212的表面。如图12所示，在去除第一图案222之后，再在芯片200的表面上涂布一层光致抗蚀剂层(未显示)，随后利用第二光罩(未显示)以及第二微影工艺，定义出图案化的光致抗蚀剂层，用来当作第二图案226。如图13所示，接着进行第二蚀刻工艺，利用第二图案226作为屏蔽，向下蚀刻第一导电层212、第二介电层208以及阻障层206，直到铜导线202以及第一介电层204的表面。图案化的第一导电层212、第三介电层214以及第二导电层216构成第一电容228，且图案化的第一导电层212、第二介电层208以及阻障层206构成第二电容232，第一电容228以及第二电容232为并联(connected in parallel)的结构，并产生出一等效电容(equivalentcapacitor)234。

值得注意的是，借着对第一光罩(未显示)与第二光罩(未显示)做预先设计，在二次蚀刻工艺完成之后，图案化的第二导电层216以及图案化的第三介电层214暴露出部分图案化的第一导电层212，且图案化的第二导电层216、图案化的第三介电层214、图案化的第一导电层212、图案化的第二介电层208以及图案化的阻障层206暴露出部分的铜导线202，以便于后续的接触工艺时可以顺利地将铜导线202以及第一导电层212连接至端子(未显示)。另外，在本发明中制作于铜导线202之上的阻障层206，既是用来防止铜导线202中铜原子的扩散，又是用来作为第二电容232下极板的一部分。值得一提的是，在本实施例中图案化的阻障层206几乎完全覆盖住铜导线202的情形，可使铜导线202与图案化的阻障层206的接触良好，并使电容的极板面积较大，为一优选的实施方式。

如图14所示，在去除第二图案226之后，随后进行一沉积工艺，以在芯片200的表面依序形成隔离层236以及第四介电层238，且隔离层236以及第四介电层238覆盖住第一电容228、第二电容232以及铜导线202。隔离层236通常为氮化硅层，用来防止铜导线202中的铜原子向上扩散。如图15所示，再进行一接触工艺，在第四介电层238以及隔离层236之中形成第一接触插塞242以及第二接触插塞244，以分别利用第一接触插塞242将第一电容228的第一导电层212连接至铝焊垫246，以及利用第二接触插塞244将第一电容228的第二导电层216以及铜导线202连接至另一铝焊垫248。事实上，铝焊垫246、248被用来当作端子，以便在正式运作时传递分别施加于其上的电压至第一电容228以及第二电容232的上、下极板。另外，本实施例中的接触工艺可被视为一单镶嵌工艺。

请参考图16，为图13所示的电容234的等效电路示意图。如图13、15与16所示，图13所示的电容234为图13中第一电容228以及第二电容232并联的等效电容。图案化的第一导电层212为第一电容228以及第二电容232的上极板，图案化的第三介电层214为第一电容228的电容介电层，图案化的第二介电层208为第二电容232的电容介电层，图案化的第二导电层216为第一电容228的下极板，图案化的阻障层206与铜导线202构成第二电容232的下极板，且第一电容228以及第二电容232均为金属-绝缘物-金属电容。第一电容228以及第二电容232的上极板(第一导电层212)是经由第一接触插塞242电连接至铝焊垫246，且第一电容228的下极板(第二导电层216)是经由第二接触插塞244电连接至第二电容232的下极板(由图案化的阻障层206与铜导线202所构成)，因此电容234的电容值(C)是等于第一电容228的电容值(C₁)与第二电容232的电容值(C₂)之和(sum)。当本实施例中的第一电容228与第二电容232均使用相同材料时，电容234的电容值最多可达单一电容的电容值的两倍，但事实上，借着调整第一电容228与第二电容232所使用的材料，电容234的电容值可以被进一步提高。

此外，如前所述，由于铜原子的穿透性很强，铜工艺为污染性高的工艺，所以现有技术中电容通常被制作于最上层的铜导线之上。然而，由于本发明是利用铜导线以及阻障层来作为电容的极板，并在电容蚀刻完成之后立刻制作一隔离层覆盖住电容以及铜导线，以防止铜导线中的铜原子向外扩散，因此，本发明的电容也可以被制作于各层的铜内连线之间。请参考图17至图18，图17为本发明第三实施例中在芯片300上制作电容314的方法示意图，图18为本发明第四实施例中在芯片400上制作电容424的方法示意图。如图17所示，首先提供芯片300，芯片300上包含有至少一铜导线302，铜导线302是被制作于第一介电层304之内，且铜导线302并非为最上层的铜导线。再在芯片300的表面形成由阻障层306、第二介电层308以及导电层312所构成的电容314，且阻障层306是与铜导线302直接接触。在电容314制作完成之后，先制作一隔离层315，再接着制作上一层的铜内连线，其步骤与一般传统的现有技术相同。首先沉积一氧化硅层316，再利用化学机械研磨工艺将其磨平，然后依序沉积用来作为停止层318的氮化硅层或是氮氧化硅层、另一氧化硅层322、以及用来作为另一停止层324的氮化硅层或是氮氧化硅层。随后再利用两段的蚀刻工艺制作出上层沟槽326以及下层接触洞328，并使铜填满上层沟槽326以及下层接触洞328，最后进行另一化学机械研磨工艺，去除沟槽326以及接触洞328以外的铜，以完成双镶嵌结构332的制作。本实施例中，电容314的导电层312被连接至铜导线334，铜导线302被连接至另一铜导线336。

如图18所示，首先提供芯片400，芯片400上包含有至少一铜导线402，铜导线402是被制作于第一介电层404之内，且铜导线402并非为最上层的铜导线。再在芯片400的表面形成由第一导电层412、第三介电层414以及第二导电层416所构成的第一电容418，以及由第一导电层412、第二介电层408以及阻障层406所构成的第二电容422，且阻障层406是与铜导线402直接接触。第一电容418以及第二电容422为并联的结构，并产生出一等效电容424。在电容424制作完成之后，先制作一隔离层425，再接着制作上一层的铜内连线，其步骤与一般传统的现有技术相同。首先沉积一氧化硅层426，再利用化学机械研磨工艺将其磨平，然后依序沉积用来作为停止层428的氮化硅层或是氮氧化硅层、另一氧化硅层432、以及用来作为另一停止层434的氮化硅层或是氮氧化硅层。随后再利用分段的蚀刻工艺制作出上层沟槽436以及下层接触洞438，并使铜填满上层沟槽436以及下层接触洞438，最后进行另一化学机械研磨工艺，去除沟槽436以及接触洞438以外的铜，以完成双镶嵌结构442的制作。在此实施例中，第一电容418的第一导电层412被连接至铜导线444，第一电容418的第二导电层416以及铜导线402连接至另一铜导线446。

此外，本发明中的电容的极板的大小、形状与位置均可视实际情况而做调整，只要满足暴露出部分的铜导线以能顺利地将铜导线连接至端子的前提，均有一定的可行性，并且均应涵盖于本发明的范围之内。只是在实际实施时，必须要考虑到阻障层与铜导线的接触电阻，工艺上的错位(misalignment)，以及整体电容的表现等问题。同时，本发明的方法适用于任何铜的结构，不仅铜导线可以与阻障层构成电容的下极板，铜转接垫也可以与阻障层构成电容的下极板。

由于本发明的制作电容的方法，是利用铜导线以及阻障层来作为电容的下极板，因此，在满足暴露出部分的铜导线以顺利地将铜导线连接至端子的条件下，只需要使用一道光罩便可以定义出电容图案，也就是说，只需要进行一次的黄光以及蚀刻工艺，便可以完成电容的制作。缩短了整个的制作流程。同时在本发明的第二实施例中，保留原来的两次黄光以及蚀刻工艺，以制作出具有高电容值的电容。当应用本发明的方法于实际生产线时，将可以制作具有低成本、高良率以及特性优良的电容。

以上所述仅为本发明的优选实施例，凡依本发明的内容所做的均等变化与修饰，皆应属于本发明的保护范围。

Claims

1、一种电容的制作方法，其是在一半导体基底上制作至少一电容的方法，且该半导体基底的表面包含有至少一第一介电层以及设置于该第一介电层之中的至少一导电物，该方法包含有下列步骤：

在所述半导体基底的表面依序形成一阻障层、一第二介电层以及一导电层，且阻障层与导电物直接接触；

进行一蚀刻工艺以去除部分的阻障层、第二介电层以及导电层，且图案化的阻障层、第二介电层以及导电层构成电容；以及

进行一接触工艺以将上述电容的导电层利用一第一接触插塞连接至一第一端子。

2、如权利要求1所述的方法，其中所述电容为金属-绝缘物-金属电容。

3、如权利要求1所述的方法，其中所述导电物是利用铜工艺所形成，且所述阻障层是用来防止导电物中的铜原子扩散。

4、如权利要求3所述的方法，其中所述阻障层包含有一钽层、一氮化钽层或是一氮化钛层。

5、如权利要求3所述的方法，其中所述导电物为所述电容的下极板的一部分。

6、如权利要求5所述的方法，其中所述导电物被图案化的阻障层所覆盖，为下极板的一部分。

7、如权利要求1所述的方法，其中所述第二介电层包含有一氧化硅层、一氮化硅层或是一高介电常数材料层。

8、如权利要求1所述的方法，其中所述导电层包含有一氮化钛层或是一氮化钽层。

9、如权利要求1所述的方法，其中在进行蚀刻工艺之后，另包含有一沉积工艺以在所述半导体基底的表面依序形成一隔离层以及一第三介电层。

10、如权利要求1所述的方法，其中所述导电物被电连接至一第二端子。

11、如权利要求10所述的方法，其中在进行接触工艺时同时形成一第二接触插塞，以利用该第二接触插塞将导电物连接至第二端子。

12、如权利要求1所述的方法，其中所述第一端子包含有一铝焊垫或是一铜导线。

13、如权利要求12所述的方法，其中所述接触工艺为一单镶嵌工艺或是一双镶嵌工艺。

14、一种电容的制作方法，其是在一半导体基底上制作至少一电容的方法，且该半导体基底的表面包含有至少一第一介电层以及设置于该第一介电层之中的至少一导电物，该方法包含有下列步骤：

在所述半导体基底的表面依序形成一阻障层、一第二介电层、一第一导电层、一第三介电层以及一第二导电层，且阻障层与导电物直接接触；

进行一第一蚀刻工艺以去除部分的第二导电层以及第三介电层；

进行一第二蚀刻工艺以去除部分的第一导电层、第二介电层以及阻障层，以使图案化的第一导电层、第三介电层以及第二导电层构成第一电容，且图案化的第一导电层、第二介电层以及阻障层构成第二电容；以及

进行一接触工艺以分别将第一电容的第一导电层经由一第一接触插塞连接至一第一端子，以及第一电容的第二导电层以及导电物经由一第二接触插塞连接至一第二端子。

15、如权利要求14所述的方法，其中所述第一电容以及第二电容为金属-绝缘物-金属电容。

16、如权利要求14所述的方法，其中所述导电物是利用一铜工艺所形成，且所述阻障层是用来防止导电物中的铜原子扩散。

17、如权利要求16所述的方法，其中所述阻障层包含有一钽层、一氮化钽层或是一氮化钛层。

18、如权利要求16所述的方法，其中所述导电物为第二电容的下极板的一部分。

19、如权利要求18所述的方法，其中所述导电物被图案化的阻障层所覆盖，为下极板的一部分。

20、如权利要求14所述的方法，其中所述第二介电层以及第三介电层包含有一氧化硅层、一氮化硅层或是一高介电常数材料层。

21、如权利要求14所述的方法，其中所述第一导电层以及第二导电层包含有一氮化钛层或是一氮化钽层。

22、如权利要求14所述的方法，其中所述图案化的第二导电层以及第三介电层暴露出部分图案化的第一导电层。

23、如权利要求14所述的方法，其中在进行蚀刻工艺之后，另包含有一沉积工艺以在所述半导体基底的表面依序形成一隔离层以及一第四介电层。

24、如权利要求14所述的方法，其中所述第一端子以及第二端子包含有一铝焊垫或是一铜导线。

25、如权利要求24所述的方法，其中所述接触工艺为一单镶嵌工艺或是一双镶嵌工艺。