CN1207774C - 一种半导体集成电路及其制造方法 - Google Patents

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Abstract

一种半导体集成电路具有使用第一电源电压的第一电路区域和使用不向于第一电源电压的第二电源电压的第二电路区域。第一电路区域是根据按照第一电源电压的第一设计原则所制造的，及第二电路区域是根据按照第二电源电压的第二设计原则所制造的。

Description

一种半导体集成电路及其制造方法
技术领域
本发明涉及一种半导体集成电路和一种制造半导体集成电路的方法，更具体地涉及一种具有使用不同电源电压的多个电路区域的半导体集成电路及其制造方法。
背景技术
近年以来，要求半导体集成电路进一步小型化和具有更高集成度，以及多个具有不同功能的电路块(电路区域)已经包括于一个半导体集成电路(半导体芯片)内。
具体地，例如在一个用于手机的半导体集成电路中，一个高电源电压电路区域和某些低电源电压电路区域形成在一起。该使用3伏高电源电压的高电源电压电路区域组成一个RF(射频)功率电路，以及该使用1.2伏低电源电压的低电源电压电路区域组成一个存储器、一个逻辑电路等。
此外，对半导体集成电路进一步小型化和具有更高集成度的要求加速了半导体制造过程的改进。具体地，近年以来，采用Cu(铜)布线和0.18μm或更细的设计原则的半导体集成电路已经商业化。
在现有技术的具有使用不同电源电压的多个电路区域的半导体集成电路中，半导体集成电路是根据应用于使用最高电源电压的电路区域的设计原则被制造的，此外，使用宽布线间隔界限来确定设计原则。因此，半导体集成电路(半导体芯片)所占面积变大了。
将参照附图详细地描述现有技术及其问题所在。
发明内容
本发明的一个目的是提供一种半导体集成电路及一种制造半导体集成电路的方法，用于减少半导体集成电路所占面积。
根据本发明，提供了一种制造半导体集成电路的方法，该半导体集成电路具有使用第一电源电压的第一电路区域和使用不同于第一电源电压的第二电源电压的第二电路区域，其中根据第一电源电压对第一电路区域应用第一设计原则；及根据第二电源电压对第二电路区域应用第二设计原则。
第一电路区域的布线间隔可以被确定为耐受第一设计原则的第一击穿电压的最小距离，以及第二电路区域的布线间隔可以被确定为耐受第二设计原则的第二击穿电压的最小距离。第一电路区域中形成的两个相邻通孔之间的距离可以被确定为耐受第一设计原则的第一击穿电压的最小距离，第二电路区域中形成的两个相邻通孔之间的距离可以被确定为耐受第二设计原则的第二击穿电压的最小距离。第一电路区域中形成的两个相邻通孔之间的距离可以是它们之间的最短距离，及第二电路区域中形成的两个相邻通孔之间的距离可以是它们之间的最短距离。
第一电路区域中形成的布线槽与相邻通孔之间的距离可以被确定为耐受第一设计原则的第一击穿电压的最小距离，及第二电路区域中形成的布线槽与相邻通孔之间的距离可以被确定为耐受第二设计原则的第二击穿电压的最小距离。第一电路区域中形成的布线槽与相邻通孔之间的距离可以是它们之间的最短距离，及第二电路区域中形成的布线槽与相邻通孔之间的距离可以是它们之间的最短距离。
此外，根据本发明，还提供了一种具有一个使用第一电源电压的第一电路区域和一个使用不同于第一电源电压的第二电源电压的第二电路区域的半导体集成电路，其中第一电路区域是根据按照第一电源电压的第一设计原则所制造的；及第二电路区域是根据按照第二电源电压的第二设计原则所制造的。
第一电路区域可以具有一个对应于一个耐受第一设计原则的第一击穿电压的最小距离的第一布线间隔，及第二电路区域可以具有一个对应于一个耐受第二设计原则的第二击穿电压的最小距离的第二布线间隔。第一电路区域可以具有一个对应于一个耐受第一设计原则的第一击穿电压的最小距离的在第一电路区域中形成的两个相邻通孔之间的第一距离，及第二电路区域可以具有一个对应于一个耐受第二设计原则的第二击穿电压的最小距离的在第二电路区域中形成的两个相邻通孔之间的第二距离。第一距离可以是在第一电路区域中形成的两个相邻通孔之间的最短距离，及第二距离可以是在第二电路区域中形成的两个相邻通孔之间的最短距离。
第一电路区域可以具有一个对应于一个耐受第一设计原则的第一击穿电压的最小距离的在第一电路区域中形成的布线槽与相邻通孔之间的第一距离，及第二电路区域可以具有一个对应于一个耐受第二设计原则的第二击穿电压的最小距离的在第二电路区域中形成的布线槽与相邻通孔之间的第二距离。第一距离可以是在第一电路区域中形成的布线槽与相邻通孔之间的最短距离，及第二距离可以是在第二电路区域中形成的布线槽与相邻通孔之间的最短距离。
该半导体集成电路可能采用一个双重镶嵌(Dual-Damascene)过程来形成第一和第二电路区域的金属布线。这些金属布线可以是铜布线。
附图说明
当以下优选实施例结合附图被说明时，本发明将更为明显地被理解，附图中：
图1是用于原理性地显示作为本发明目的的半导体集成电路的图；
图2是用于解释制造半导体集成电路的方法中执行的双重镶嵌过程的图；
图3是用于解释在现有技术的双重镶嵌过程中造成的对准误差的情况的图；及
图4是用于解释根据本发明的双重镶嵌过程中造成的对准误差的情况的图。
具体实施方式
在解释根据本发明的实施例之前，先解释根据现有技术的半导体集成电路及其问题。
图1原理性地显示一个作为本发明目的的半导体集成电路(半导体芯片)的例子。如图1中所示，半导体集成电路1包括一个第一电路区域11和一个第二电路区域12。
具体地，例如半导体集成电路1是一个用于手机的半导体集成电路(IC芯片)，该第一电路区域11组成一个使用高电源电压(例如3伏)的RF功率电路，及第二电路区域12组成使用低电源电压(例如1.2伏)的一个存储器、一个逻辑电路等。
在现有技术中，图1中所示半导体集成电路具有使用不同电源电压的多个电路区域，它是使用单个设计原则来制造的，该单个设计原则根据由一个曝光过程、一层绝缘层的厚度等所规定的击穿电压来确定所有电路区域的所有布线间隔。具体地，现有技术的半导体集成电路是根据应用于使用最高电源电压的电路区域的单个设计原则所制造的。
图2是用于解释制造半导体集成电路的方法中执行的双重镶嵌过程的图。
如上所述，对半导体集成电路进一步小型化和具有更高集成度的要求加速了半导体制造过程的改进，采用Cu(铜)布线和0.18μm或更细的设计原则的半导体集成电路已经商业化。在这类半导体集成电路中，通常使用一个双重镶嵌过程来形成铜布线。当然铜布线可以由一个单镶嵌过程形成。
如图2中所示，在铜布线的双重镶嵌过程(双重镶嵌铜布线)中，在一层绝缘层膜(布线层之间的绝缘薄膜)中形成布线槽121、131和用于与较低布线(较低导电层)在电气上连接的通孔122、132，同时在由布线槽和通孔所形成的复杂形状开口内生成一层铜膜，然后使用一个CMP(化学机械抛光)方法将开口之外的多余铜磨平，从而形成铜布线。注意到，当布线槽121、131与通孔122、132之间的对准操作被正确地执行时，在一个设计原则中确定相邻布线(布线槽121与131)之间的最短距离d1是一个由击穿电压所确定的最小布线间隔。
图3是用于解释根据现有技术的双重镶嵌过程中造成的对准误差的情况的图。
如图3中所示，当布线槽121、131与通孔122、132之间的对准操作没有被正确地执行时(当造成一个对准误差时)，通过使用双重镶嵌过程在布线槽121、131中所形成的铜布线伸展过通孔122、132(对准误差部分121a、131a)，以及相邻布线(布线槽121+121a和131+131a)之间的最短距离d2小于正确执行对准操作时的最短距离d1。具体地，在造成对准误差的情况下，相邻布线之间的布线间隔变小了。
因此，在现有技术的制造半导体集成电路的方法中，必须使用宽的布线间隔界限来确定设计原则，该宽布线间隔界限是即使造成对准误差时也有足够大的距离。
如上所述，参照图1，具有使用不同电源电压的多个电路区域的半导体集成电路是根据应用于使用最高电源电压的电路区域的设计原则被制造的。
此外，如上所述，参照图2和3，在一个使用双重镶嵌过程所形成的铜布线的半导体集成电路中，需要使用一种宽布线间隔界限来确定一个设计原则，该布线间隔界限是一个即使造成对准误差时也有足够的相邻布线之间的距离，以致相邻布线之间的布线间隔变小。因此，现有技术中半导体集成电路所占面积变大。
以下参照附图详细地描述根据本发明的半导体集成电路和制造半导体集成电路的方法的各实施例。
作为本发明目的的半导体集成电路是如图1中所示的一个例如手机所用具有使用不同电源电压的多个电路区域的半导体集成电路(半导体芯片)1。该半导体集成电路(IC芯片)1包括一个使用高电源电压(例如3伏)组成一个RF功率电路的第一电路区域11，及一个使用低电源电压(例如1.2伏)组成一个存储器、一个逻辑电路等的第二电路区域12。
用于制造第一电路区域11的第一设计原则被确定为其中例如等于Xμm的布线间隔适合于使用高电源电压(例如3伏)的第一种设计原则，及用于制造第二电路区域12的第二设计原则被确定为其中例如等于Yμm(其中X＞Y)的布线间隔适合于使用低电源电压(例如1.2伏)的一种设计原则。具体地，在本发明中，具有使用不同电源电压的多个电路区域的半导体集成电路不是使用单个设计原则制造的，而是使用对应于使用不同电源电压的多个电路区域的多个设计原则制造的。具体地，该半导体集成电路是使用用于制造使用高电源电压(3伏)的第一电路区域11的第一设计原则和用于制造使用低电源电压(1.2伏)的第二电路区域12的第二设计原则来制造的。
在现有技术中，具有使用不同电源电压的多个电路区域的半导体集成电路是使用单个设计原则(用于制造使用高电源电压的第一电路区域11的第一设计原则)制造的，因此第二电路区域12所占面积无用地增加了。
另一方面，在本发明中，具有使用不同电源电压的多个电路区域的半导体集成电路是使用适合于使用不同电源电压的多个电路区域的多个设计原则(例如两个设计原则)制造的。具体地，在根据本发明的半导体集成电路的一个实施例中，第一电路区域11是使用适合于使用高电源电压(例如3伏)的电路区域的第一设计原则(例如Xμm的长布线间隔)制造的，而第二电路区域12是使用适合于使用低电源电压(例如1.2伏)的电路区域的第二设计原则(例如Yμm的短布线间隔)制造的。因此第二电路区域12所占面积不再无用地变大，因而半导体集成电路所占面积不再无用地变大。因此，将本发明的半导体集成电路与现有技术的半导体集成电路进行比较，能够制造具有小占用面积的半导体集成电路。
在以上描述中，使用不同电源电压的电路区域数量和对应于这些电路区域的设计原则数量并不只限于2(用于3伏和1.2伏)。
图4是用于解释根据本发明的双重镶嵌过程中造成的对准误差的情况的图。图4中，参考数字210标示一层绝缘薄膜例如氧化硅膜、氮化硅膜等；221、231标示布线槽；及222、232标示通孔。
在本发明的半导体集成电路中，布线槽221与231之间的距离d10(最短距离)被确定为耐受第一设计原则的第一击穿电压的最小距离，及布线槽221与231之间的距离d10(最短距离)被确定为耐受第二设计原则的第二击穿电压的最小距离。
此外，为更多地减少半导体集成电路所占面积，布线槽221与通孔232之间的距离d20(最短距离)被确定为耐受第一设计原则的第一击穿电压的最小距离，及布线槽221与通孔232之间的距离d20(最短距离)被确定为耐受第二设计原则的第二击穿电压的最小距离。具体地，在双重镶嵌过程中，通孔222、232被填以金属(铜)，直至表面，以及当出现对准误差(通孔222、232相对于布线221、231的位置误差)时，用于补偿布线之间的击穿电压的布线间隔变为由布线(布线槽)221和通孔232决定的距离d20。因此，第一电路区域(11)中形成的布线槽(221)与相邻通孔(232)之间的距离可以被确定为耐受第一设计原则(第一设计原则的第一击穿电压)的最小距离，及第二电路区域中形成的布线槽(221)与相邻通孔(232)之间的距离可以被确定为耐受第二设计原则(第二设计原则的第二击穿电压)的最小距离。
当为半导体集成电路的电路区域设置设计原则时，根据用于将半导体集成电路进行布局的屏蔽顺序，用于电路区域的元件被分为高电压元件(提供给使用高电源电压的电路区域)和标准元件(提供给使用低(标准)电源电压的电路区域)。检查方法包括考虑到特定电压界限用于检查连至高电压元件的布线的第一检查以及通过检查标准布线间隔而检查连至标准元件的布线的第二检查。因此有可能设置分为高电压布线和低(标准)电压布线的各设计原则。
如上所述，根据本发明的半导体集成电路及其制造方法，能够减少具有使用不同电源电压的多个电路区域的半导体集成电路(半导体芯片)的占用面积。
在不背离本发明的实质和范围的情况下，可以构造出本发明的许多不同的实施例，且本发明不应限制于此说明中描述的特定实施例，而应由所附权利要求书确定。

Claims (14)

1.一种用于制造半导体集成电路的方法，该集成电路具有使用第一电源电压的第一电路区域和使用不同于所述第一电源电压的第二电源电压的第二电路区域，其中：
一个第一设计原则根据所述第一电源电压而被应用于所述第一电路区域；
一个第二设计原则根据所述第二电源电压而被应用于所述第二电路区域；
所述第一电路区域的布线间隔被确定为耐受所述第一设计原则的第一击穿电压的最小距离；及
所述第二电路区域的布线间隔被确定为耐受所述第二设计原则的第二击穿电压的最小距离。
2.一种用于制造半导体集成电路的方法，该集成电路具有使用第一电源电压的第一电路区域和使用不同于所述第一电源电压的第二电源电压的第二电路区域，其中：
一个第一设计原则根据所述第一电源电压而被应用于所述第一电路区域；
一个第二设计原则根据所述第二电源电压而被应用于所述第二电路区域；
所述第一电路区域中形成的两个相邻通孔之间的距离被确定为耐受所述第一设计原则的第一击穿电压的最小距离；及
所述第二电路区域中形成的两个相邻通孔之间的距离被确定为耐受所述第二设计原则的第二击穿电压的最小距离。
3.如权利要求2所述的用于制造半导体集成电路的方法，其中：
所述第一电路区域中形成的两个相邻通孔之间的所述距离是它们之间的最短距离；及
所述第二电路区域中形成的两个相邻通孔之间的所述距离是它们之间的最短距离。
4.一种用于制造半导体集成电路的方法，该集成电路具有使用第一电源电压的第一电路区域和使用不同于所述第一电源电压的第二电源电压的第二电路区域，其中：
一个第一设计原则根据所述第一电源电压而被应用于所述第一电路区域；
一个第二设计原则根据所述第二电源电压而被应用于所述第二电路区域；
所述第一电路区域中形成的布线槽与相邻通孔之间的距离被确定为耐受所述第一设计原则的第一击穿电压的最小距离；及
所述第二电路区域中形成的布线槽与相邻通孔之间的距离被确定为耐受所述第二设计原则的第二击穿电压的最小距离。
5.如权利要求4所述的用于制造半导体集成电路的方法，其中：
所述第一电路区域中形成的布线槽与相邻通孔之间的所述距离是它们之间的最短距离；及
所述第二电路区域中形成的布线槽与相邻通孔之间的所述距离是它们之间的最短距离。
6.如权利要求1、2、4中任一所述的用于制造半导体集成电路的方法，其中所述半导体集成电路采用一个双重镶嵌过程来形成所述第一和第二电路区域的金属布线。
7.如权利要求6所述的用于制造半导体集成电路的方法，其中所述金属布线是铜布线。
8.一种半导体集成电路，它具有一个使用第一电源电压的第一电路区域和一个使用不同于所述第一电源电压的第二电源电压的第二电路区域，其中：
所述第一电路区域是根据所述第一电源电压并按照一个第一设计原则而制造的；
所述第二电路区域是根据所述第二电源电压并按照一个第二设计原则而制造的；
所述第一电路区域具有一个对应于一个耐受所述第一设计原则的第一击穿电压的最小距离的第一布线间隔；及
所述第二电路区域具有一个对应于一个耐受所述第二设计原则的第二击穿电压的最小距离的第二布线间隔。
9.一种半导体集成电路，它具有一个使用第一电源电压的第一电路区域和一个使用不同于所述第一电源电压的第二电源电压的第二电路区域，其中：
所述第一电路区域是根据所述第一电源电压并按照一个第一设计原则而制造的；
所述第二电路区域是根据所述第二电源电压并按照一个第二设计原则而制造的；
所述第一电路区域具有一个对应于一个耐受所述第一设计原则的第一击穿电压的最小距离的在所述第一电路区域中形成的两个相邻通孔之间的第一距离；及
所述第二电路区域具有一个对应于一个耐受所述第二设计原则的第二击穿电压的最小距离的在所述第二电路区域中形成的两个相邻通孔之间的第二距离。
10.如权利要求9所述的半导体集成电路，其中：
所述第一距离是在所述第一电路区域中形成的两个相邻通孔之间的最短距离；及
所述第二距离是在所述第二电路区域中形成的两个相邻通孔之间的最短距离。
11.一种半导体集成电路，它具有一个使用第一电源电压的第一电路区域和一个使用不同于所述第一电源电压的第二电源电压的第二电路区域，其中：
所述第一电路区域是根据所述第一电源电压并按照一个第一设计原则而制造的；
所述第二电路区域是根据所述第二电源电压并按照一个第二设计原则而制造的；
所述第一电路区域具有一个对应于一个耐受所述第一设计原则的第一击穿电压的最小距离的在所述第一电路区域中形成的布线槽与相邻通孔之间的第一距离；及
所述第二电路区域具有一个对应于一个耐受所述第二设计原则的第二击穿电压的最小距离的在所述第二电路区域中形成的布线槽与相邻通孔之间的第二距离。
12.如权利要求11所述的半导体集成电路，其中：
所述第一距离是在所述第一电路区域中形成的布线槽与相邻通孔之间的最短距离；及
所述第二距离是在所述第二电路区域中形成的布线槽与相邻通孔之间的最短距离。
13.如权利要求8、9、11中任一所述的半导体集成电路，其中所述半导体集成电路采用一个双重镶嵌过程来形成所述第一和第二电路区域的金属布线。
14.如权利要求13所述的半导体集成电路，其中所述金属布线是铜布线。
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