CN104051326B - 在衬底不同深度有接触着陆区的装置的形成方法及3‑d结构 - Google Patents

在衬底不同深度有接触着陆区的装置的形成方法及3‑d结构 Download PDF

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Abstract

本发明公开了一种在衬底不同深度有接触着陆区的装置的形成方法及3‑D结构，该3‑D结构是使用上述方法所制造，包括在不同深度的有源层的一叠层，此叠层具有多个接触着陆区于一接触区开口内个别的有源层上。多个层间导体各包括于接触区开口内延伸至一接触着陆区的一第一部分，和在高于最上方的有源层处部分地落在接触区开口外的一第二部分。第一部分具有名义上相等于接触区开口的横向尺寸的一横向尺寸Y1，第二部分具有大于接触区开口的横向尺寸的一横向尺寸Y2。有源层可为一3‑D存储器装置的位线或字线、或集成电路中的其他有源层。

Description

在衬底不同深度有接触着陆区的装置的形成方法及3-D结构
技术领域
本发明是有关于三维(3-Dimensional，3-D)集成电路，提供层间导体(interlayerconductor)至装置中电路的多个平面，特别是用以形成在衬底不同深度具有接触着陆区的装置的方法，和使用该方法所制造出的3-D结构。
背景技术
3-D集成电路包括多个有源层，其中设置有导体元件或半导体元件。3-D存储器集成电路包括二维存储单元阵列的叠层。叠层中的有源层可例如包括位线或字线，这些位线或字线必须被连接到外围电路，例如译码器、感测放大器和类似者。在一些配置中，此连接是使用从各有源层延伸至一路由层(routing layer)的层间导体来达成，路由层例如是位于二维阵列叠层上方的一图案化金属层。图案化金属层可用以在阵列和适当的外围电路之间传递讯号和偏压。类似的讯号路由结构可用于3-D集成电路的其他类型。
层间导体具有依形成接触的有源层而变化的长度。由于此不同的长度和其他因素，用以实施层间导体的技术可能涉及多个步骤并需要特殊的工艺。可用来达到这个目的的各种技术系叙述于共同申请和共同拥有的专利申请案，包括美国专利第13/049,303、13/114,931、13/240,058、13/735,922、13/736,104号申请案，其各者作为引证文献引述于此，并视为将其内容完全纳入此一说明书中。
随着有源层的数目增加，包括于层间导体的形成的一些工艺可能变得更加困难。因此，欲提供在有源层数目增加的情况下，支持图案化导体和层间导体在3-D集成电路中的形成的技术。
发明内容
本发明是提供一种3-D结构，包括在不同深度的有源层(active layer)的一叠层；对应的多个接触着陆区(contact landing area)系于一接触区开口(contact areaopening)中设置在个别的有源层上；多个层间导体(interlayer conductor)在一些实施例中各包括于接触区开口中延伸至一接触着陆区的一第一部分，和在高于最上方的有源层处部分地落在接触区开口外的一第二部分；第一部分具有名义上相等于接触区开口的横向尺寸的一横向尺寸Y1，第二部分具有大于接触区开口的横向尺寸的一横向尺寸Y2；有源层可为一3-D存储器装置的位线或字线、集成电路中的其他有源层、或更复杂的有源层，更复杂的有源层例如是多芯片模块中的叠层芯片。
本发明还提供一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置。所述实施例中的方法可包括形成图案化的一第一掩模层在衬底上，第一掩模层(例如硅氧化物)包括一接触区开口于衬底上。一第二掩模层(例如旋转涂布的有机介电层(OrganicDielectric Layer，ODL))系形成于第一掩模层上方，第二掩模层填充所述接触区开口。使用图案化的一第三掩模层(例如薄SHB)，一起始通孔位置可形成于接触区开口中。接着在所述的一实施例中，此方法包括在起始通孔位置穿过第二掩模层地刻蚀一通孔，之后通过反复地透过通孔往衬底刻蚀一段深度上的增加量和缩减(trim)第二掩模层以扩大通孔，在衬底中于多个深度形成接触着陆区。
本发明还提供另一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置，此方法在一些实施例中包括于一第一绝缘层的一接触区开口内在衬底中于多个深度形成接触着陆区，其中接触区开口具有一纵向尺寸和一横向尺寸。接着，一刻蚀停止层(例如硅氮化物)系形成于衬底上的接触着陆区的上方、接触区开口的侧壁上、和位于上方的一掩模层上。一第二绝缘层系接着形成于刻蚀停止层上方，此绝缘层填充接触区开口。使用例如一图案化导体掩模(conductor mask)，定义在接触区开口中的对应接触着陆区的多个层间导体位置。层间导体位置具有大于接触区开口的横向尺寸的一横向尺寸，并具有相称地落在接触着陆区的纵向节距(pitch)中的一纵向尺寸。在一所述实施例中的方法，包括通过使用对第二绝缘层具有选择性的一工艺，于刻蚀停止层上方在层间导体位置刻蚀穿过第二绝缘层，并接着在刻蚀停止层刻蚀开口，暴露在所述多个深度的接触着陆区，以形成层间导体通孔，并留下至少部分的刻蚀停止层于侧壁上。接着，可以一导电材料填充层间导体通孔，以形成层间导体。
这里叙述的技术的其他方面和优点，可参考接下来的图式、实施方式和权利要求范围而得见。
附图说明
图1是一3-D反及(NAND)存储器阵列结构的透视图。为了说明目的，绝缘材料是从图中移除，以暴露出其他更多结构。
图2-图17绘示形成层间导体于一3-D集成电路的一接触区的工艺步骤的一例。
图2是一3-D集成电路的一接触区的剖面图，绘示交替的导电层和绝缘层的一叠层，被一第一材料所覆盖。
图2A和图2B是图2的结构的侧向剖面图和上视图。
图3、图3A和图3B绘示图2-图2B的结构在形成一沟状接触区开口于第一材料中后的结果。
图4、图4A和图4B显示图3-图3B的结构在沉积一第二材料后的结果。
图5、图5A和图5B显示图4-图4B的结构在沉积一底层(bottom layer)和一第一光刻胶掩模后的结果。
图6、图6A和图6B绘示图5-图5B的结构在移除第一光刻胶掩模后，具有一开口于底层中的结果。
图7、图7A和图7B绘示图6-图6B的结构在使用底层形成穿过第二材料的一开口，以暴露出最上方的第一有源层后的结果。
图8、图8A和图8B显示图7-图7B的结构在刻蚀穿过一有源层和一绝缘层，以暴露出第二有源层后的结果。
图9、图9A和图9B绘示图8-图8B的结构在已缩减第二材料以形成扩大的开口后的结果。
图10、图10A和图10B显示图9-图9B的结构在刻蚀穿过一有源层和一绝缘层后的结果。
图11、图11A和图11B显示图10-图10B的结构在重复图9-图10B的缩减和刻蚀步骤，以形成具有着陆区的一阶梯配置(stairstep arrangement)的初步的一第二开口区后的结果。
图12、图12A和图12B显示图11-图11B的结构在沉积一停止层后的结果。
图13、图13A和图13B显示图12-图12B的结构在沉积一绝缘材料于第二开口区中和高于第二开口区处后的结果。
图14、图14和图14B绘示图13-图13B的结构在具有一系列横向开口的一第二光刻胶掩模的形成步骤后的结果，图14C是图14的停止层的三维视图。
图15、图15和图15B显示图14-图14B的结构在刻蚀穿过横向开口下至着陆区以形成通孔后的结果。
图16、图16和图16B显示图15-图15B的结构在沉积一导电材料于通孔中以形成层间导体后的结果，图16C类似于图16A，图16D是图16A的层间导体和停止层的三维视图。
图17是图16D的层间导体的放大三维视图。
图18、图18A、图18B、图18C显示类似于图16-图16C的结构，但其中配合第二光刻胶掩模(未显示)使用的横向开口是远较图14B所示者来得长，如此使得层间导体的上方部分可具有延长的长度。
图19是示于图18A的层间导体的放大三维视图。
图20-图23A显示一工艺，藉此，多个沟状接触区开口系用以使得能够连接至更多的有源层。
图20和图20A是类似于图11和图11B的剖面和平面图，但具有二个沟状第二开口区，一位于右而一位于左，各自暴露出相同的八个有源层的八个着陆区的阶梯配置。
图21和图21A显示图20和图20A的结构在沉积一第二材料、一底层和具有位于左方的被材料填充的接触区开口上方的一开口的一第三光刻胶掩模后的结果。
图22和图22A绘示图21和图21A的结构在位于掩模开口下的底层部分、左方第二开口区中所有的第二材料、和所有的第三光刻胶掩模的移除步骤后的结果
图23和图23A绘示刻蚀第二开口区内的有源层，其后移除掩模层和第一绝缘层位于最上方的有源层上方的部分，最终形成在二个开口区分别具有八个着陆区的阶梯配置的结果。
图24绘示用以形成沟状接触区开口的掩模A和具有一系列横向开口的掩模B的相对方向。
图25绘示形成穿过图24的掩模A和掩模B的开口的交点的层间导体的例子。
图26显示图25的一个层间导体，识别透过掩模A和掩模B的使用所形成的一层间导体的尺寸。
图27是包括一3-D NAND存储器阵列的一3-D集成电路的示意图。
【符号说明】
1-4：交点
102、103、104、105：半导体条
102B、103B、104B、105B：接垫结构
109：SSL栅极结构
112、113、114、115：半导体条
112A、113A、114A、115A：接垫结构
119：SSL栅极结构
125-1...125-N：字线
126、127：接地选择线
128：源极线
202：区域
204：叠层
206、206.1-206.16：有源层
208、208.1：绝缘层
210：第一材料
212：第一绝缘层
214：开口
216：第二层
218：掩模层
220：第一光刻胶掩模
222：开口
224：端
226：起始通孔位置开口
228：通孔
230：开口
232：通孔
234：开口区
236：阶梯配置
238、238.1-238.8：着陆区
239：侧壁
240：停止层
242、242.1-242.2：第二开口区244：绝缘层
246：部分
248：次元件
250：上表面
252：掩模
254：开口
260：第二横向尺寸
262：第二纵向尺寸
264：通孔
265：横向尺寸
266、268：部分
267：纵向尺寸
269：横向尺寸
270：导电材料
272：层间导体
274、276：部分
275：区域
278：高度
287、287.1-287.2：阶梯配置
288：第三光刻胶掩模
290：开口
1058：平面译码器
1059：位线
1060：阵列
1061：列译码器
1062：字线
1063：行译码器
1064：SSL线
1065：总线
1066：方块
1067：数据总线
1068：方块
1069：状态机
1071：数据输入线
1072：数据输出线
1074：其他电路
1075：集成电路
A1：开口
B1-B4：开口
ML1、ML2、ML3：层
X1：第一纵向尺寸
X2：第二纵向尺寸
XL：纵向尺寸
Y1：第一横向尺寸
Y2：第二横向尺寸
YL：横向尺寸
具体实施方式
以下的叙述将典型地参照特定的实施例和方法。能够了解到，并非是要将本发明限制于这些特定揭露的和方法，相对地，本发明可使用其他元件、方法和实施例加以实施。系叙述较佳的实施例以描述本发明，但并未就此限制其范围，本发明的范围是由权利要求范围所定义。本发明所属技术领域的通常知识者将基于以下叙述而了解到各种等效的变化。各种不同的实施例中相似的元件是通常对应相似的元件符号。并且，除非有另外特别的叙述，绝缘体和导体意指电绝缘体和电导体。
图1是一3-D NAND存储器阵列结构的透视图。为了说明目的，绝缘材料是从图中移除，以暴露出其他更多结构。举例来说，绝缘层是从叠层中的半导体条(例如112-115)之间移除，并从半导体条叠层之间移除。
多层的阵列是形成在一绝缘层上，并包括与多个叠层共形的多条字线125-1...125-N。此多个叠层包括半导体条112、113、114、115。相同平面中的半导体条被电性耦接至对应的位线接垫结构(例如102B到105B、和112A到115A)。
所示的字线编号，从整体结构的后面往前面自1增加到N，是用于偶数的存储器页。对于奇数的存储器页，字线编号从整体结构的后面往前面自N减少到1。
位线接垫结构112A、113A、114A、115A在结构的各层有源层终止半导体条，例如半导体条112、113、114、115。如图所示，这些位线接垫结构112A、113A、114A、115A被电性连接至位于上方的图案化导体层(ML3)中的不同总体位线，以连接至译码电路，以选择阵列中的平面。这些位线接垫结构112A、113A、114A、115A可在定义出多个叠层的同时被图案化。
位线接垫结构102B、103B、104B、105B终止半导体条，例如半导体条102、103、104、105。如图所示，这些位线接垫结构102B、103B、104B、105B被电性连接至位于上方的图案化导体层(ML3)中的不同总体位线，以连接至译码电路以选择阵列中的平面，和连接至感测放大器和其他电路。这些位线接垫结构102B、103B、104B、105B可在定义出多个叠层的同时被图案化。
任何给定的半导体条叠层被耦接至位线接垫结构112A、113A、114A、115A，或耦接至位线接垫结构102B、103B、104B、105B，但不同时耦接至二者。一半导体条叠层具有位线端往源极线(source line)端的方向和源极线端往位线端的方向此二个相反方向的一者。举例来说，半导体条112、113、114、115的叠层具有位线端往源极线端的方向；而半导体条102、103、104、105的叠层具有源极线端往位线端的方向。在替代性的一例中，在区块的一有源层中的所有的半导体条可终止于相同的位线接垫结构。
半导体条112、113、114、115的叠层是由位线接垫结构112A、113A、114A、115A终止于一端，穿过串行选择线(String Select Line，SSL)栅极结构119、接地选择线(GroundSelect Line，GSL)126、字线125-1到125-N、接地选择线127，并由源极线128终止于另一端。半导体条112、113、114、115的叠层不到达位线接垫结构102B、103B、104B、105B。
半导体条102、103、104、105的叠层是由位线接垫结构102B、103B、104B、105B终止于一端，穿过SSL栅极结构109、接地选择线127、字线125-1到125-N、接地选择线126，并由一源极线(被图中其他部分挡住)终止于另一端。半导体条102、103、104、105的叠层不到达位线接垫结构112A、113A、114A、115A。
一存储器材料层将字线125-1到125-N从半导体条112-115和102-105分隔开来。类似于字线，接地选择线126和127是与多个叠层共形。
总体位线和串行选择线是形成于图案化导体层，例如金属层ML1、ML2和ML3中。
晶体管是形成于半导体条(例如112-115)和字线125-1至125-N之间的交点。在晶体管中，半导体条(例如113)作为装置的通道区。半导体条(例如112-115)可作为晶体管的栅极介电质。
串行选择结构(例如119、109)可在定义字线125-1到125-N的同一步骤中图案化。晶体管是形成于半导体条(例如112-115)和串行选择结构(例如119、109)之间的交点。这些晶体管作为耦接至译码电路的串行选择开关，以选择阵列中的特定叠层。
在替代性的一例中，有源层是与字线一起图案化，且通道可垂直地位于叠层之间。举例来说，请见在2011年1月19日申请，发明名称为”Memory Device，ManufacturingMethod And Operating Method Of The Same”，发明人为Hang-Ting Lue和Shi-Hung Chen的共同拥有的美国专利申请公开案第2012/0182808号，其作为引证文献视为将其内容完全纳入于此。
示于图1的3D存储器装置使用指状垂直栅极(Vertical Gate，VG)，类似于在2011年4月1日申请，发明名称为”Memory Architecture of3D Array With AlternatingMemory String Orientation and String select structures”，发明人为Shih-HungChen和Hang-Ting Lue的共同拥有的美国专利申请公开案第2012/0182806号所述者。
将层间导体连接至位线接垫结构上的着陆区的各种技术，在工艺中使用一相对厚的硬掩模。厚的硬掩模的一种类型是使用一ODL作为硬掩模层。然而，为了容忍多个层的工艺，ODL硬掩模层的厚度可能需要是2,000纳米或更高。然而，难以使用典型的旋涂工艺制造出这种厚度高于约400纳米的材料，而400纳米的厚度可能只是所需厚度的的一部分。因此，可能需要多次应用工艺以达成想要的厚度。
硬掩模的另一种类型可由硅氮化物(SiN)制成。然而与SiN厚度相关的应力考虑会限制其达到此一目的的有效厚度。
图2-图17绘示形成层间导体于一3-D集成电路的一接触区的工艺步骤的一例。
图2是一3-D集成电路的一区域202部分的简化剖面图，绘示一叠层204，是交替的半导体或有源层206和绝缘层208的叠层，被用作为一第一掩模层的一第一材料210的一第一绝缘层212所覆盖。当用于图1的结构，区域202包括接垫结构102B、103B、104B、105B或接垫结构112A、113A、114A、115。
第一绝缘层212作为一硬掩模，且在一些例子中具有大于500纳米的一厚度，而在一些例子中厚度可大于2微米。用以形成第一绝缘层的第一材料210可为一氧化物，例如二氧化硅。也可以使用其他材料，例如硅氮化物、硅氧氮化物、氧化铝和其他高介电系数的绝缘体等等。第一绝缘层212也可以为一多层结构，例如硅氧化物/硅氮化物/硅氧化物(ONO)、硅氧化物/高介电系数介电质/硅氧化物(O/high-k/O)。图2A和图2B是示于图2图的多层基板上的区域202的侧向剖面图和上视图，其中层间接触点将在以下叙述的工艺步骤以透视的方式示出。
图3、图3A、图3B绘示图2、图2A和图2B的结构在形成沟状的一接触区开口214于第一绝缘层212之中、且高于有源层206和绝缘层208的叠层204的步骤后的结果。开口214可使用一光刻胶定义形状，并接着蚀刻穿过第二绝缘层至多层叠层的最上层来形成。接触区开口214具有在X方向(对应图1的例子中字线的方向)的一纵向尺寸XL和(对应图1的例子中半导体条或位线的方向)的一横向尺寸YL。如图所示，在这里叙述的工艺的实施例中，YL系远小于XL。
图4、图4A和图4B显示图3、图3A和图3B的结构在沉积一第二层216的步骤后的结果，第二层216是一不同于第一绝缘层212的材料，且填充于接触区开口中和高于接触区开口处，以及高于接触区开口214外的第一绝缘层212处。在此例中，第二层216也可以有类似硬掩模的作用，且可为一有机介电质材料，例如聚酰亚胺、聚四氟乙烯(PTFE)和聚降冰片烯(polynorbornene)，典型地使用旋涂技术来沉积。并且，可使用碳基薄膜(非晶或掺杂碳薄膜)，例如应用材料公司所推展的称为先进图案化薄膜(Advanced Patterning Film，APF)的技术，并例如使用化学气相沉积来沉积碳基薄膜。也可以使用其他硬掩模材料。第二层216具有不同的刻蚀性质，所以可以选择性地刻蚀第二材料。在刻蚀性质的限制下，可使用其他的绝缘体，例如上述提及关于第一材料210者。
图5、图5A和图5B显示图4、图4A和图4B的结构在沉积一第三掩模层218于第二层216上方后的结果，第三掩模层218可包括一硬掩模材料，例如一富硅底部抗反射涂层(silicon rich bottom antireflective coating)，其以SHB的名为人所知。第三掩模层218是例如使用如图5、图5A和图5B所示的一第一光刻胶掩模220，并接着刻蚀定义一起始通孔位置(222)于被填充的接触区开口214的一端224的上方，来进行图案化。
在图6、图6A和图6B中，系显示图5、图5A和图5B的结构在使用第一光刻胶掩模220中的开口222形成起始通孔位置开口226于第三掩模层218中的步骤后的结果。第一光刻胶掩模220系移除。
图7、图7A和图7B图绘示图6、图6A和图6B的结构在透过使用起始通孔位置开口226图案化第二层216，形成穿过第二层216的一通孔228的步骤后的结果。通孔228暴露出最上方的有源层206.1，或至少在最上方的有源层206.1之上移除足够的材料以支持所绘示的工艺中接下来的步骤。
图8、图8A和图8B图显示图7、图7A和图7B的结构在形成接触着陆区于衬底中多个深度的工艺中的第一次重复后的结果，此工艺是通过反复地透过通孔往衬底刻蚀一段深度上的增加量和缩减第二掩模层以扩大通孔。工艺中的最后一次重复(这里将重复的解释认定为一次刻蚀并接着进行一次缩减)可能不需要缩减的步骤。在示出的例子中，刻蚀的深度上的增加量系足以刻蚀穿过第一有源层206.1和第一绝缘层208.1。这是通过刻蚀穿过第二层216中的通孔228来达成。此第一次重复的结果是第二有源层206.2变得在延伸开口230的底部暴露出来。图7和图8绘示用以刻蚀穿过通孔至衬底中的刻蚀工艺移除了第二层216上表面的一部分。移除量依材料的选择和所使用的刻蚀工艺而定。然而，由于在一些实施例中，可进行相当多次的重复，对于一些所选材料，例如前述的ODL，移除的量可能是值得注意的。
第二层216的缩减结果系绘示于图9、图9A和图9B中。缩减可包括使用相对第一掩模层而言对于第二掩模层有选择性的非等向性刻蚀工艺，因此第一绝缘层212可实质上地维持完整无缺，以达维持接触区开口的定义的目的。这样的做法形成一扩大的通孔232，下至叠层204，以暴露出第一有源层206.1的另一部分和已被刻蚀的衬底部分。在缩减步骤之后，图10、图10A和图10B显示图9、图9A和图9B的结构在于衬底刻蚀穿过另一段深度上的增加量(一有源层和一绝缘层)，以暴露出第二有源层206.2和第三有源层206.3后的结果。
刻蚀和缩减的重复持续着，直到想要的接触着陆区数目形成于衬底中的多个深度。图11、图11A和图11B显示经过此种反复的刻蚀和缩减的重复之后的结构。在此期间形成一衬底中多个深度的着陆区238的阶梯配置236于开口区234中，在这个例子里是在有源层206上。阶梯配置的各个步骤提供用于一层间导体的一着陆区238.1到238.8。在绘示的结构中，着陆区238.1到238.8上的侧壁(例如侧壁239)紧接着个别的着陆区暴露出有源层的边缘。
图12、图12A和图12B图显示在沉积一刻蚀停止层240于表面(包括着陆区和侧壁)上，定义开口区234以形成一第二开口区242之后的结构。刻蚀停止层240包括不同于将沉积于其上的一绝缘填充物的材料，如以上所解释者，因此刻蚀停止层240可被用于在不同深度的着陆区上停止垂直刻蚀的程序，并可有将层间导体的通孔对齐接触区开口相对侧的纵向侧壁的作用。在一例中，刻蚀停止层240可为硅氮化物，以与硅氧化物基的上覆层共同使用。也可使用其他材料，例如氢化碳化硅(SiC(H))、氢化碳氧化硅(SiOC(H))。
图13、图13A和图13B图显示沉积一绝缘层244于第二开口区242中之后的结构，绝缘层244填充接触区开口并具有于接触区开口外的衬底上方的一深度。绝缘层244包括具有一深度于第一绝缘层212上方的部分246，包含高于第二开口区242处。如此形成一次元件248，具有一上表面250。绝缘层244可为二氧化硅、如前面关于第一绝缘层212所讨论的其他绝缘材料、或适合特定实施例的其他材料。在使用刻蚀停止层240的实施例中，为了选择性刻蚀的目的，绝缘层244是不同于刻蚀停止层240。
一图案化的导体掩模252系例如使用一光刻胶形成于上表面250上，如图14、图14A和图14B图所示。图案化的导体掩模252具有一系列横向开口254，横向开口254于Y方向延伸跨越接触区开口，并于X方向对齐着陆区238.1至238.8。图14C是刻蚀停止层240在一掩模开口254中的一部分的放大三维视图，给与横向方向上形状的一透视观。
现在请一并参照图3、图3A和图3B，可见接触区开口214具有在Y方向的一第一横向尺寸YL和在X方向的一第一纵向尺寸XL。纵向尺寸XL系实质上较第一横向尺寸YL长。示于图14、图14A和图14B的位于图案化导体掩模中的横向开口254具有在Y方向的一第二横向尺寸260和在X方向的一第二纵向尺寸262。图案化导体掩模中的开口的第二横向尺寸260系实质上较第二纵向尺寸262长。此外，图案化导体掩模中的第二横向尺寸260系实质上较接触区开口的第一横向尺寸YL长。
在图15、图15A和图15B图中，系显示在层间导体位置刻蚀穿过图案化导体掩模252中的横向开口254至多个深度的接触着陆区，以形成层间导体通孔之后的结构。刻蚀工艺刻蚀穿过绝缘层244，并使用刻蚀停止层240停止于有源层206的接触着陆区238。如此形成层间导体通孔264，通孔各具有一第一部分268和一第二部分266，第一部分268于接触区开口中穿过第一绝缘层212并延伸至所述接触着陆区中对应的一个，第二部分266高于第一绝缘层212。在着陆区于侧壁上在横向方向延伸的刻蚀停止层提供层间导体之间在接触区开口中的绝缘，于接触区开口侧壁上在纵向方向上延伸的刻蚀停止层协助层间导体通孔的垂直对准，因此在横向方向上可具有较少的倾斜。当接触区开口被由刻蚀停止层形成的间隔物窄化时，刻蚀停止层也提供接触区开口层间导体第一部分268的通孔的自对准，因此可使用图案化导体掩模，而无需额外的步骤来形成此第一部分于接触区开口中。
在形成通孔264后，请见图16A和图16C图，一导电材料270系沉积于通孔264中，以形成层间导体272。图16A和图16C图是类似的，但显示在一系列层间导体中相反端的层间导体272。图16D是图16A的层间导体272和停止层240的放大三维视图。层间导体272具有一延伸的下方第一部分274和一扩大的上方第二部分276，上方部分相对于下方部分在横向方向上扩大。在此例中，导电材料270为掺杂多晶硅(使用掺杂物，例如砷、磷)，但是，举例来说，也可以使用例如金属或金属的组合的材料，包括铝、铜、钨、钛、钴、镍。导电材料270也可为金属化合物或半导体化合物，金属化合物例如是金属氮化物，半导体化合物例如是硅化物，包括硅化钨、硅化钛、硅化钴。
图15A图显示在刻蚀通孔264的结果中，系刻蚀掉在下通孔部分268上端的部分的停止层240和第一绝缘层212，如区域275所指示者。如图16A、图16C和图16D所示，层间导体272部分的上方部分276系形成于刻蚀掉的区域275。如图15B所示，上方部分266具有一横向尺寸265，上方和下方部分266和268具有名义上相等的纵向尺寸267(名义上相等，在这里意指除了形成其的工艺可能造成的变异(例如呈锥状倾斜)外，其尺寸将相等)。并且，下方部分268具有一横向尺寸269。上方部分的横向尺寸265系实质上大于下方部分的横向尺寸269，且亦实质上大于上方部分和下方部分的纵向尺寸267。
因此，接触着陆区具有纵向节距(例如平面(flat)着陆区和由刻蚀停止层形成的侧壁间隔物的总和)，且接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于接触着陆区的这些纵向节距的总和，且YL小于XL。层间导体具有纵向节距(例如层间导体纵向尺寸和相邻层间导体之间的间隙的总和)，且各层间导体具有一纵向尺寸XV和一横向尺寸YV，其中XV小于层间导体的平均纵向节距，XV小于YV，且YV大于YL。
图17是图16D的层间导体272的放大三维视图。层间导体272的主体具有在Z方向的一高度278。层间导体具有一第一部分和一第二部分，第一部分位于接触区开口中低于第一掩模层，第二部分在第一掩模层中部分地落在接触区开口的范围外，第一部分具有一第一纵向尺寸X1和一第一横向尺寸Y1，第二部分具有一第二纵向尺寸X2和一第二横向尺寸Y2，其中X1小于层间导体对应的一着陆区的纵向节距，Y1系名义上地等于YL，且Y2大于YL。上方部分放宽的横向尺寸可促进上方层间导体连接至图案化金属层的布局(layout)，图案化金属层例如像是图1的层ML3。
图18、图18A和图18C图显示类似于图16、图16A和图16C的结构，但其中图案化导体掩模扩展如图14B所示的开口254，以形成可连接至集成电路在接触区外的区域的其他元件的较长的图案化导线(276)，而下方部分274作为到多个下方层的接触点。举例来说，上方部分可在额外的如图1所示的ML3层的地方用作为总体位线。
图19是示于图18A的层间导体272的放大三维视图。
图20-图23A显示一工艺，藉此，多个沟状第二开口区242系用以使得在着陆区的同一区块中连接到更多的有源层206。
图20和图20A是类似于图11和图11B的剖面和平面图，但具有二个沟状第二开口区242.1和242.2。第二开口区242.1和242.2各暴露出相同的八个有源层206.1-206.8的八个着陆区238的阶梯配置287。
图21和图21A显示图20和图20A的结构在沉积第二层216于第二开口区242.1和242.2中和高于第二开口区242.1和242.2处之后的结果。这之后接着沉积一掩模层218，如上述讨论者，掩模层218可为一SHB。一第三光刻胶掩模288系形成于掩模层218上。第三光刻胶掩模288具有位于左手边被材料填充的第二开口区242.2上方的一开口290。
系刻蚀图21、图21A的结构，请见图22和图22A，移除掩模层218在第三光刻胶掩模288的开口290下方的部分，并移除左手边第二开口区242.2中所有的第二层216。第三光刻胶掩模288亦被移除。
图23和图23A绘示刻蚀第二开口区242.2内的八个有源层，伴随着其后移除掩模层218和第一绝缘层212位于最上方的有源层上方的部分246的结果。其结果是形成在第九到第十六有源层206.9-206.16的着陆区238。右手边第二开口区242.1中的第二层216亦被移除。形成的结构具有在第二开口区242.1和242.2的着陆区238的阶梯配置287.1和287.2。用以形成层间导体272的进一步的工艺步骤可如参照图12-图16所述者进行。
图24绘示用以形成沟状接触区开口214的一掩模A(未显示)的一开口A1相对于第二光刻胶掩模252中的横向开口254的方向，第二光刻胶掩模252被定义为掩模B，用以定义层间导体的上方部分。
图25绘示透过图24的掩模A的开口A1和掩模B的开口B1-B4的交点1-4，和上述讨论的刻蚀/缩减步骤，形成的层间导体272的例子。层间导体272大致对应于图16中最左边的四个层间导体272。
图25的层间导体的其中一个系示于图26，识别由掩模A和掩模B所定义的尺寸。可见到层间导体272下方部分274和上方部分276二者在纵向方向的尺寸X1、X2是由掩模B所定义，而下方部分274在横向方向的尺寸Y1是由掩模A所定义，上方部分276在横向方向的尺寸Y2是由掩模B所定义。
图27是包括一3-D NAND存储器阵列的一3-D集成电路的示意图。集成电路1075包括一3-D NAND闪存阵列于一半导体衬底上。衬底包括一接触区域202，伴随着交替的有源层206和绝缘层208的一叠层204位于接触区域202。一列译码器1061被耦接至多条字线1062，并沿着存储器阵列1060中的列配置。一行译码器1063被耦接至多条SSL线1064，包括串行选择结构，行译码器1063沿着对应至存储器阵列1060中叠层的行配置，以从阵列1060中的存储单元读取和写入数据。一平面译码器1058系经由位线1059耦接至存储器阵列1060中的多个平面。地址系提供于总线1065而提供至行译码器1063、列译码器1061和平面译码器1058。方块1066中的感测放大器和数据输入结构在此例中经由数据总线1067耦接至行译码器1063。数据系经由数据输入线1071，从集成电路1075上的输入/输出端口或其他集成电路1075内部或外部的数据源，提供至方块1066中的数据输入结构。在绘示的实施例中，其他电路1074包括于集成电路中，其他电路1074例如是一般用途处理器或特殊目的应用电路，或者是由NAND快闪存储单元阵列支持的具有系统芯片功能的模块组合。数据系经由数据输出线1072，从方块1066中的感测放大器，提供至集成电路上的输入/输出端口或其他集成电路1075内部或外部的数据目标端(data destination)。
实施于此例中使用偏压配置状态机1069的一控制器，控制区块1068中的电压供应器所产生或提供的偏压配置供应电压(bias arrangement supply voltage)的应用，偏压配置供应电压例如是读取、擦除、写入、擦除验证和写入验证电压。
控制器可使用本发明所属技术领域所知的特殊目的逻辑电路来实施。在替代性的一实施例中，控制器包括一般用途处理器，可实施于相同的集成电路中，执行计算机程序以控制装置的作业。在其他另外的实施例中，可使用特殊目的逻辑电路与一般用途处理器的组合来实施控制器。
如这里所述的层间导体，可用以接触各种不同类型的有源层，包括例如在贯穿硅通孔(through silicon via)的例子中的芯片的层、多芯片封装和其他多层结构中的多层电容器的层如电容板，后者例如是共同申请的美国专利申请案第13/451,428号所述者，其作为引证文献视为将其内容完全纳入于此。
以上叙述中可能使用例如高于、低于、顶部、底部、上方、下方等词。这些词可能用于说明书和权利要求范围中以协助理解本发明，但不具限制性用途。以上提及的任何和所有专利申请案和公开文件系作为引证文献纳入于此。
虽然本发明已以较佳实施例揭露如上，但可以理解这些例子系用来说明，而非限定本发明。可以预期本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和权利要求的范围内，可进行各种调整和组合。

Claims (5)

1.一种方法，用以形成在一衬底不同深度具有接触着陆区的一装置，该方法包括：
形成图案化的一第一掩模层在该衬底上，该第一掩模层包括一接触区开口于该衬底上；
形成一第二掩模层于该第一掩模层上方，该第二掩模层填充该接触区开口；
使用图案化的一第三掩模层于该接触区开口中定义一起始通孔位置；
在该起始通孔位置穿过该第二掩模层地刻蚀一通孔；以及
通过反复地透过该通孔往该衬底刻蚀一段深度上的增加量和缩减该第二掩模层以扩大该通孔，在该衬底中于多个深度形成多个接触着陆区；
其中，所述在该衬底中于多个深度形成多个接触着陆区系在该衬底中形成具有多个深度的着陆区的阶梯配置，在该阶梯配置的表面还沉积有一刻蚀停止层，该阶梯配置的表面包括着陆区和侧壁；
该接触区开口具有一纵向尺寸和一横向尺寸，且该方法包括形成多个层间导体，这些层间导体各具有一第一部分和一第二部分，该第一部分具有一横向尺寸Y1，该横向尺寸Y1等于该接触区开口的该横向尺寸，且该第二部分具有一横向尺寸Y2，该横向尺寸Y2大于该接触区开口的该横向尺寸。
2.根据权利要求1所述的方法，其中该第一部分于该接触区开口中穿过该第一掩模层并延伸至这些接触着陆区中对应的一个，该第二部分高于该第一掩模层。
3.根据权利要求1所述的方法，包括：
形成一绝缘层，该绝缘层填充该接触区开口，且该绝缘层在该衬底上方于该接触区开口外具有一深度；
使用一图案化导体掩模，在层间导体的位置刻蚀穿过该绝缘层至位于这些深度的这些接触着陆区，以形成多个层间导体通孔；以及
以一导电材料填充这些层间导体通孔，以形成多个层间导体。
4.根据权利要求3所述的方法，其中这些接触着陆区具有多个纵向节距，且该接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于这些接触着陆区的这些纵向节距的一总和，且YL小于XL；且
各该层间导体具有一纵向尺寸XV和一横向尺寸YV，其中XV小于这些接触着陆区的平均纵向节距，XV小于YV，且YV大于YL。
5.根据权利要求3所述的方法，其中这些接触着陆区具有多个纵向节距，且该接触区开口具有一纵向尺寸XL和一横向尺寸YL，其中XL等于或大于这些接触着陆区的这些纵向节距的一总和，且YL小于XL；且
这些层间导体具有一第一部分和一第二部分，该第一部分位于该接触区开口中低于该第一掩模层，该第二部分在该第一掩模层中部分地落在该接触区开口之外，该第一部分具有一第一纵向尺寸X1和一第一横向尺寸Y1，且该第二部分具有一第二纵向尺寸X2和一第二横向尺寸Y2，
其中X1小于这些层间导体对应的一着陆区的该纵向节距，Y1等于YL，且Y2大于YL。
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