CN109671714B - 三维存储器及其制造方法 - Google Patents

Abstract

本发明涉及一种三维存储器及其制造方法。该方法包括以下步骤：提供半导体结构，其具有核心区和分别位于核心区相对两侧的第一阶梯区和第二阶梯区，且包括衬底和位于衬底上的堆叠层，第一阶梯区具有分离的第一和第二分区阶梯结构区，第二阶梯区具有分离的第三和第四分区阶梯结构区；处理堆叠层而在第一分区阶梯结构区形成第一阶梯结构，且在第二至第四分区阶梯结构区分别形成第二至第四初始阶梯结构，其中第一至第四初始阶梯结构位于堆叠层在深度方向上的第一部分；处理第二至第四初始阶梯结构而分别形成第二至第四阶梯结构，第二至第四阶梯结构任意地位于堆叠层在深度方向上的第二至第四部分，第一至第四部分在堆叠层的深度方向从上到下依次排列。

Description

三维存储器及其制造方法

技术领域

本发明主要涉及半导体制造方法，尤其涉及一种三维存储器及其制造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。

三维存储器的核心区两侧都会有阶梯区，而接触部(Contact)一般只从一侧阶梯区引出，另一侧阶梯区为不起作用的虚拟(dummy)区。这种做法存在一些缺点。首先，虚拟区的存在降低了50％的阶梯利用率；其次，修整三维存储器的下部分台阶时，对光阻层厚度的要求非常高。实际工艺中，最后一次的修整工艺经常出现光阻层厚度不够的情况。

发明内容

本发明提供一种三维存储器及其制造方法，可以提高阶梯区的阶梯利用率。

本发明为解决上述技术问题而采用的技术方案是提供一种三维存储器件的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区和分别位于所述核心区相对两侧的第一阶梯区和第二阶梯区，且所述半导体结构包括衬底和位于所述衬底上的堆叠层，其中所述第一阶梯区具有分离的第一分区阶梯结构区和第二分区阶梯结构区，所述第二阶梯区具有分离的第三分区阶梯结构区和第四分区阶梯结构区；处理所述堆叠层而在所述第一分区阶梯结构区形成第一阶梯结构，且在所述第二至第四分区阶梯结构区分别形成第二至第四初始阶梯结构，其中所述第一阶梯结构、所述第二至第四初始阶梯结构位于所述堆叠层在深度方向上的第一部分；处理所述第二至第四初始阶梯结构而分别形成第二至第四阶梯结构，所述第二至第四阶梯结构任意地位于所述堆叠层在深度方向上的第二部分至第四部分，所述第一部分至所述第四部分在所述堆叠层的深度方向从上到下依次排列。

在本发明的一实施例中，处理所述第二至第四初始阶梯结构而分别形成第二至第四阶梯结构的步骤包括：在所述第一分区阶梯结构区、所述第三分区阶梯结构区以及所述核心区上覆盖第一掩模层；处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二和第四初始阶梯的深度下降，分别形成第二阶梯结构和第四中间阶梯结构，所述第二阶梯结构和第四中间阶梯结构位于所述堆叠层的所述第二部分；在所述第一分区阶梯结构区、第二分区阶梯结构区和所述核心区上覆盖第二掩模层；以及处理所述第三和第四分区阶梯结构区的堆叠层而使所述第三初始阶梯结构和第四中间阶梯结构的深度下降，分别形成第三和第四阶梯结构，所述第三阶梯结构位于所述堆叠层在深度方向上的所述第三部分，所述第四阶梯结构位于所述堆叠层的所述第四部分。

在本发明的一实施例中，处理所述第二至第四初始阶梯结构而分别形成第二至第四阶梯结构的步骤包括：在所述第一分区阶梯结构区、第二分区阶梯结构区和所述核心区上覆盖第一掩模层；处理所述第三和第四分区阶梯结构区的堆叠层而使所述第三和第四初始阶梯结构的深度下降，分别形成第三阶梯结构和第四中间阶梯结构，所述第三阶梯结构和第四中间阶梯结构位于所述堆叠层的所述第二部分；在所述第一分区阶梯结构区、所述第三分区阶梯结构区以及所述核心区上覆盖第二掩模层；处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二初始阶梯结构和第四中间阶梯结构的深度下降，分别形成第二阶梯结构和第四阶梯结构，所述第二阶梯结构和位于所述堆叠层的所述第三部分，所述第四阶梯结构位于所述堆叠层的所述第四部分。

在本发明的一实施例中，所述第一分区阶梯结构区和第二分区阶梯结构区在所述第一阶梯区上交替分布；所述第三分区阶梯结构区和第四分区阶梯结构区在所述第二阶梯区上交替分布。

在本发明的一实施例中，所述第一分区阶梯结构区和所述第三分区阶梯结构区关于所述核心区对称，所述第二分区阶梯结构区和所述第四分区阶梯结构区关于所述核心区对称。

在本发明的一实施例中，所述第一分区阶梯结构区至第四分区阶梯结构区中的分区数量为2-5个。

在本发明的一实施例中，所述第一阶梯结构至所述第四阶梯结构的任一阶梯位于所述堆叠层的不同深度。

在本发明的一实施例中，处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二和第四初始阶梯的深度下降的步骤包括：刻蚀所述第二和第四分区阶梯结构区的堆叠层中预定数目的层，使所述第二和第四初始阶梯结构的各阶梯的深度下降。

在本发明的一实施例中，处理所述第三和第四分区阶梯结构区的堆叠层而使所述第三初始阶梯结构和第四中间阶梯结构的深度下降的步骤包括：刻蚀所述第三和第四分区阶梯结构区的堆叠层中预定数目的层，使所述第三初始阶梯结构和第四中间阶梯结构的各阶梯的深度下降。

在本发明的一实施例中，所述第二和第四初始阶梯结构具有虚拟阶梯，其中处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二和第四初始阶梯的深度下降时，保持所述虚拟阶梯的深度。

在本发明的一实施例中，所述第三初始阶梯结构具有虚拟阶梯，其中处理所述第三分区阶梯结构区的堆叠层而使所述第三初始阶梯的深度下降时，保持所述虚拟阶梯的深度。

在本发明的一实施例中，在所述虚拟阶梯处覆盖掩模层。

本发明还提出一种三维存储器，具有核心区、第一阶梯区和第二阶梯区，且包括衬底和位于所述衬底上的堆叠层，所述第一阶梯区和所述第二阶梯区位于所述核心区的相对两侧，所述第一阶梯区具有第一阶梯结构和第二阶梯结构，所述第二阶梯区具有第三阶梯结构和第四阶梯结构，其中所述第一阶梯结构至第四阶梯结构任意地位于所述堆叠层在深度方向上的第一部分至第四部分，所述第一部分至所述第四部分在所述堆叠层深度方向从上到下依次排列。

在本发明的一实施例中，所述第一阶梯结构至所述第四阶梯结构依次位于所述第一部分至所述第四部分；或者所述第一阶梯结构位于所述第一部分，所述第二阶梯结构位于所述第三部分，所述第三阶梯结构位于所述第二部分，且所述第四阶梯结构位于所述第四部分。

在本发明的一实施例中，所述第一阶梯结构和第二阶梯结构分别位于第一分区阶梯结构区和第二分区阶梯结构区，所述第一分区阶梯结构区和第二分区阶梯结构区在所述第一阶梯区上交替分布；所述第三阶梯结构和第四阶梯结构分别位于第三分区阶梯结构区和第四分区阶梯结构区，所述第三分区阶梯结构区和第四分区阶梯结构区在所述第二阶梯区上交替分布。

在本发明的一实施例中，所述第一分区阶梯结构区和所述第三分区阶梯结构区关于所述核心区对称，所述第二分区阶梯结构区和所述第四分区阶梯结构区关于所述核心区对称。

在本发明的一实施例中，每个第一分区阶梯结构区和第二分区阶梯结构区的分区数量为2-5个。

在本发明的一实施例中，所述第一阶梯结构至所述第四阶梯结构的任一阶梯对应不同的栅极层。

在本发明的一实施例中，所述第二分区阶梯结构区至第四分区阶梯结构区具有虚拟阶梯，所述虚拟阶梯位于所述堆叠层在深度方向上的第一部分。

在本发明的一实施例中，所述第一阶梯结构至第四阶梯结构的各个阶梯包括至少一对堆叠的栅极层和介质层。

在本发明的一实施例中，所述第一分区阶梯结构区至所述第四分区阶梯结构区中相邻分区的高度差为一个阶梯的高度。

在本发明的一实施例中，所述三维存储器为3D NAND闪存。

本发明由于使得三维存储器的核心区相对两侧的阶梯区具有不同的深度，且同一侧阶梯区的相邻分区阶梯结构区也具有不同的深度，从而可以引出不同深度的栅极层。因此，本发明可以提高阶梯区的阶梯利用率。当本发明用于分区阶梯结构时，可以使得分区数量增大3倍。与已有方法相比，在形成同样的分区数量和阶梯级数时，本发明可以节省光掩模的数量且降低修整工艺的次数，有助于刻蚀效率的提高。本发明还不必在三维存储器的底部阶梯用使用修整-刻蚀工艺，从而避免了该工艺中经常出现光阻层厚度不够的问题。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是三维存储器的存储阵列区域的俯视框图。

图2是图1中有关阶梯区的局部立体示意图。

图3A-3C是形成图2所示具有分区的阶梯区的示例性过程的立体图。

图4是根据本发明一实施例的三维存储器制造方法中形成具有分区的阶梯区的流程图。

图5A-5D是根据本发明一实施例的形成具有分区的阶梯区的示例性过程图。

图6A-6E是根据本发明一些实施例的形成具有分区的阶梯区的示例性过程中的掩模图案。

图7是根据本发明一实施例的三维存储器的俯视图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

图1是三维存储器的存储阵列区域100的俯视框图。参考图1所示，存储阵列区域100形成在衬底上，并具有对应存储单元的堆叠层。存储阵列区域包括核心(Core)区110和阶梯区120。阶梯区120进一步包括多个分离的分区阶梯结构(SDS)区122。核心区110的边缘与每个SDS区122的边缘分隔开预定距离。每个SDS区122的形状例如为长条型。这些分离的SDS区122可如图1那样分布在核心区110的两侧，也可仅分布在核心区110的其中一侧。核心区110的边缘具有N级阶梯，分离的SDS区在Y方向形成有N个分区(即在从Y方向两个侧边朝向长条形中央方向形成N级阶梯)，其中N为大于等于2的自然数，优选为3、4、6或8等。图2是图1中有关阶梯区的局部立体示意图。如图2所示为N等于3的示例。图2中核心区两侧均有长条型的SDS区，例如122a、122b，二者隔开预定距离。每个SDS区为6分区结构，即在Y方向上形成6个阶梯。每个分区则在X方向上延伸，并朝远离核心区的方向下降。核心区的边缘的N级阶梯与Y方向的N个分区可采用同一个光掩模，通过修正(Trim)/刻蚀(Etch)工艺同步形成，因此长条形的分离的SDS区在四周均形成朝向中央的阶梯结构。

图3A-3C是形成图2所示具有分区的阶梯区的示例性过程的立体图。参考

图3A所示，半导体结构300a具有堆叠层310。堆叠层310包括交替堆叠的第一材料层和第二材料层。第一材料层可为栅极层或伪栅极层。第二材料层可为介质层。如果将每对堆叠的第一材料层和第二材料层视为一个膜层，则堆叠层310可包括多个膜层。先通过一个光掩模光刻和刻蚀一个膜层，得到在顶部选择区(TSG)具有一个阶梯311的半导体结构300a。然后，通过另一个光掩模光刻和刻蚀一个膜层，得到在TSG区具有两个阶梯311和312，且在分区阶梯结构(SDS)区具有一个阶梯321的半导体结构300b。之后，进行一次修整/刻蚀，得到在TSG区具有三个阶梯311-313，且在分区阶梯结构(SDS)区具有两个阶梯321和322的半导体结构300c。

在形成图3C所示结构后，继续按照常规工艺进行修整/刻蚀，可以得到如图2所示的阶梯结构。

图4是根据本发明一实施例的三维存储器制造方法中形成具有分区的阶梯区的流程图。图5A-5D是根据本发明一实施例的具有分区的阶梯区的示例性过程图。图6A-6C是根据本发明一实施例的形成具有分区的阶梯区的示例性过程中的掩模图案。下面参考图4-6C所示描述本实施例的形成具有分区的阶梯区的流程。

在步骤402，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠层。堆叠层可包括交替堆叠的栅极层(或伪栅极层)和介质层。

在图5A所示例的半导体结构的剖面图中，半导体结构500a可包括核心区502、第一阶梯区501和第二阶梯区503。第一阶梯区501和第二阶梯区503可位于核心区502的相对两侧。第一阶梯区501具有分离的多个分区阶梯结构区。在此，将相邻的分区阶梯结构区分别称为第一分区阶梯结构区和第二分区阶梯结构区。类似地，第二阶梯区503具有分离的多个分区阶梯结构区。在此，将相邻的分区阶梯结构区分别称为第三分区阶梯结构区和第四分区阶梯结构区。完整的区域布局可参考图1所示。半导体结构500a中的堆叠层510可包括交替堆叠的第一材料层521和第二材料层522。堆叠的对数取决于所制作的三维存储器件的层数(如32层或64层)。第一材料层521可为栅极层或伪栅极层。第二材料层522可为介质层。如果将每对堆叠的第一材料层521和第二材料层522视为一个膜层，则堆叠层510可包括多个膜层。每个膜层均包括堆叠的栅极层和介质层，或者堆叠的伪栅极层和介质层。在堆叠层510的深度方向(图中垂直方向)上，堆叠层510从上到下可依次包括第一部分511、第二部分512、第三部分和第四部分。第一部分511、第二部分512、第三部分和第四部分的膜层数量可以相等，也可以不相等。

在本发明的实施例中，衬底典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。第一材料层521和第二材料层522是氮化硅和氧化硅的组合、氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅(例如，第一材料层521)和氧化硅(例如，第二材料层522)，形成该堆叠层510。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的。

在步骤404，处理堆叠层而在第一分区阶梯结构区形成第一阶梯结构，且在第二至第四分区阶梯结构区分别形成第二至第四初始阶梯结构。

在此步骤中，可对步骤402的堆叠层进行处理，从而在第一阶梯区和第二阶梯区分别形成阶梯结构。这些阶梯结构均位于堆叠层在深度方向上的第一部分。在此，在第二至第四分区阶梯结构区形成的是初始阶梯结构，将在后续的步骤中被进一步处理。处理堆叠层的方法可包括修整/刻蚀(trim/etch)工艺。

作为示例，可对图5A的堆叠层510进行处理，从而在第一分区阶梯结构区形成如图5B的半导体结构500b中的第一阶梯结构504，在第二分区阶梯结构区形成第二初始阶梯结构505，在第三分区阶梯结构区形成第三初始阶梯结构506，在第四分区阶梯结构区形成第四初始阶梯结构507。在本实施例中，第一分区阶梯结构区和第二分区阶梯结构区在第一阶梯区501上交替分布，其上的第一阶梯结构504和第二初始阶梯结构505也相应地在第一阶梯区501上交替分布。类似地，第三分区阶梯结构区和第四分区阶梯结构区在第二阶梯区503上交替分布，其上的第三初始阶梯结构506和第四初始阶梯结构507也相应地在第二阶梯区503上交替分布。另外，第一分区阶梯结构区和第三分区阶梯结构区可关于核心区502对称，其上的第一阶梯结构504和第三初始阶梯结构506也相应地在关于核心区502对称。类似地，第二分区阶梯结构区和第四分区阶梯结构区关于核心区502对称，其上的第二阶梯结构505和第四初始阶梯结构507也相应地在关于核心区502对称。在图5B的示例中，仅显示1个第一阶梯结构504和第二至第四初始阶梯结构505-507，但可以理解，第一阶梯结构504和第二至第四初始阶梯结构505-507的数量不限于此，而是如图1所示那样广泛分布于核心区502的相对两侧。

进一步参考图5B所示，第一阶梯结构504和第二至第四初始阶梯结构505-507位于堆叠层在深度方向Z上的第一部分511。在堆叠层510在深度方向上的第二部分512至第四部分514尚未形成阶梯结构。到此时，由于只在堆叠层的大约一半深度上形成阶梯结构，因而修整/刻蚀(trim/etch)的次数较少。

可以使用图6A所示的掩模处理图5A的堆叠层510，以得到图5B所示结构。图6A中，601代表初始掩模，602代表为形成Y方向的分区而经过修整的掩模，603代表为形成X方向的阶梯而经过修整的掩模。这一方法的具体过程可参考图3A-3C，在此不再展开描述。

在图5B的示例中，每个第一阶梯结构504组成一个分区阶梯结构区SDS。第一阶梯结构504除了X方向的阶梯外，在Y方向上也形成了多个阶梯，从而形成了多个分区(图中示出3分区)。类似地，每个第二至第四初始阶梯结构505-507也组成一个分区阶梯结构区SDS，且在Y方向上也形成了多个阶梯，从而形成了多个分区(图中示出3分区)。举例来说，相邻分区之间的高度差可为一个阶梯的高度。每个阶梯在深度方向上可包括至少一对堆叠的栅极层和介质层。

另外，阶梯区还可以包括在堆叠层上邻近核心区的顶部选择区(TSG)，其具有阶梯结构508和509，这些结构并非本发明的重点，在此不再展开。

在后续的步骤中，处理第二至第四初始阶梯结构而分别形成第二至第四阶梯结构。在本发明的实施例中，第二至第四阶梯结构会任意地位于堆叠层在深度方向上的第二部分至第四部分。在此，第一部分至第四部分在所述堆叠层的深度方向从上到下依次排列。步骤406-412示出形成第二至第四阶梯结构的一种示例性的过程。

在步骤406，在第一分区阶梯结构区、第三分区阶梯结构区以及核心区上覆盖掩模层。

在此步骤中，在第一分区阶梯结构区、第三分区阶梯结构区和核心区上覆盖掩模层，以保护这些区域在后续工艺中不被损坏。

在图6B的示例中，使用掩模604在第一分区阶梯结构区611、第三分区阶梯结构区613和核心区502上覆盖掩模层以保护这些区域。在图6B的示例中，对第二分区阶梯结构区612和第四分区阶梯结构区614的一些阶梯也覆盖了掩模层。应当理解，在仅为举例，并非作为本发明的限制。

在步骤408，处理第二和第四分区阶梯结构区的堆叠层而使第二和第四初始阶梯的深度下降，分别形成第二阶梯结构和第四中间阶梯结构。

在此步骤中，可在掩模层的保护下，对暴露的第二分区阶梯结构区和第四分区阶梯结构区中的堆叠层进行处理，使第二初始阶梯结构和第四初始阶梯结构中各阶梯的深度整体下降，从而分别形成第二阶梯结构和第四中间阶梯结构。在此，处理第二阶梯区的堆叠层的方法不需如步骤404那样使用修整/刻蚀工艺，而是直接进行整体刻蚀，使得堆叠层中的各层被均一地刻蚀。经过此步骤处理所形成的第二阶梯结构和第四中间阶梯结构位于堆叠层在深度方向上的第二部分。第二部分位于第一部分之下。

作为示例，通过对图5B的第二初始阶梯结构505和第四初始阶梯结构507进行处理，例如刻蚀第二分区阶梯结构区和第四分区阶梯结构区的堆叠层中预定数目的层，可以形成如图5C的半导体结构500c中的第二阶梯结构505’和第四中间阶梯结构507’。在此预定数目例如是堆叠层的第一部分511中的层的数目。在本发明的实施例中，这一数目可以在一范围内调整。在此，第二阶梯结构505’和第四中间阶梯结构507’位于堆叠层在深度方向上的第二部分512，而第一阶梯结构504和第三初始阶梯结构506仍然位于堆叠层在深度方向上的第一部分511。第二部分512位于第一部分511之下。由此形成的阶梯结构中，第一阶梯结构504的任一阶梯和第二结构结构505’的任一阶梯位于堆叠层的不同深度。

在步骤410，在第一分区阶梯结构区、第二分区阶梯结构区和核心区上覆盖掩模层。

在此步骤中，在第一分区阶梯结构区、第二分区阶梯结构区和核心区上覆盖掩模层，以保护这些区域在后续工艺中不被损坏。

在图6C的示例中，使用掩模605在第一分区阶梯结构区611、第二分区阶梯结构区612和核心区502上覆盖掩模层以保护这些区域。在图6B的示例中，对第三分区阶梯结构区613和第四分区阶梯结构区614的一些阶梯也覆盖了掩模层。应当理解，在仅为举例，并非作为本发明的限制。

在步骤412，处理第三和第四分区阶梯结构区的堆叠层而使第三初始阶梯结构和第四中间阶梯结构的深度下降，分别形成第三和第四阶梯结构。

在此步骤中，可在掩模层的保护下，对暴露的第三分区阶梯结构区和第四分区阶梯结构区中的堆叠层进行处理，使第三初始阶梯结构和第四中间阶梯结构中各阶梯的深度整体下降，从而分别形成第二阶梯结构和第四阶梯结构。在此，处理第三和第四分区阶梯结构区的堆叠层的方法不需如步骤404那样使用修整/刻蚀工艺，而是直接进行整体刻蚀，使得堆叠层中的各层被均一地刻蚀。经过此步骤处理所形成的第三阶梯结构位于堆叠层在深度方向上的第三部分，第四阶梯结构位于堆叠层在深度方向上的第四部分，其中第三部分位于第二部分之下，第四部分位于第三部分之下。

作为示例，通过对图5C的第三初始阶梯结构506和第四中间阶梯结构507’进行处理，例如刻蚀第三分区阶梯结构区和第四分区阶梯结构区的堆叠层中预定数目的层，可以形成如图5D的半导体结构500d中的第三阶梯结构506’和第四阶梯结构507”。在此预定数目例如是堆叠层的第一部分511和第二部分512中的层的数目之和。在本发明的实施例中，这一数目可以在一范围内调整。在此，第二阶梯结构505’位于堆叠层在深度方向上的第三部分513，第四阶梯结构507”位于堆叠层在深度方向上的第四部分514。相比之下，第一阶梯结构504位于堆叠层在深度方向上的第一部分511，第二阶梯结构505’位于堆叠层在深度方向上的第二部分512。由此形成的阶梯结构中，第一至第四阶梯结构504、505’、506’和507”的任一阶梯均位于堆叠层的不同深度。从这一角度看，第一至第四阶梯结构504、505’、506’和507”组成了通过将堆叠层中的栅极层引出的完整阶梯结构。

值得注意的是，在一些实施例中，图5D的第二至第四阶梯结构505’、506’和507”具有若干个虚拟阶梯516(为简明起见，仅在第三阶梯结构506’处标出)。这些虚拟阶梯516不必引出接触部，因而不必在这些虚拟阶梯516处形成最后的阶梯。相应地，在步骤406和410中，掩模会覆盖这些虚拟阶梯516，如图6B和6C所示。这样，例如处理第三分区阶梯结构区的堆叠层而使第三初始阶梯结构506的深度下降时，保持虚拟阶梯516的深度。如图5D所示，虚拟阶梯516与第三阶梯结构506’间将有明显的高度差。

在本实施例的方法中，只需在堆叠层的1/4高度部分(如第一部分)形成阶梯结构，然后可以使用整体刻蚀的方式其中3个分区阶梯结构区的阶梯结构复制到堆叠层的另外3/4个高度部分(如第二至第四部分)，即可将阶梯的级数翻2倍。这种方法具有明显的优势，首先所形成的SDS区虽然只有3级高度，但实质上为12分区结构，有助于阶梯的充分利用。其次，整体刻蚀代替修整-刻蚀工艺，可以节省光掩模的使用，且降低修整的次数，有助于刻蚀效率的提高。再者，由于不必在堆叠层较深的第二至第四部分使用修整-刻蚀工艺，从而避免了该工艺中经常出现光阻层厚度不够的问题。

在上述的实施例中虽然结合图5A-5D的示例描述了每个SDS区具有3分区(实质为12分区)的方案，但可以理解，本发明并不限于此。通过增加掩模数量，三维存储器的每个SDS区可具有4分区(实质为16分区)。在图未示的其他实施例中，每个SDS区的分区数量还可为2个、5个或者其它数量。可以理解的是，本发明的方法也适用于未形成分区的三维存储器。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

例如，形成第二至第四阶梯结构的步骤还可以是先执行步骤410和412，再执行步骤406和408。更具体来说，如图6C所示，可在第一分区阶梯结构区611、第二分区阶梯结构区612和核心区502上使用掩模605来覆盖第一掩模层；然后处理第三和第四分区阶梯结构区613、614的堆叠层而使第三和第四初始阶梯结构的深度下降，分别形成第三阶梯结构和第四中间阶梯结构，此时第三阶梯结构和第四中间阶梯结构位于堆叠层的第二部分；之后如图6B所示，在第一分区阶梯结构区611、第三分区阶梯结构区613以及核心区502上使用掩模604覆盖第二掩模层；接着处理第二和第四分区阶梯结构区的堆叠层而使第二初始阶梯结构和第四中间阶梯结构的深度下降，分别形成第二阶梯结构和第四阶梯结构，此时第二阶梯结构和位于所述堆叠层的第三部分，第四阶梯结构位于堆叠层的所述第四部分。由此形成的阶梯结构(图未示)与图5D所述结构略有不同，参考图5D所示，各阶梯结构在堆叠层上从上到下将是按照504、506’、505’和507”排列。

可以理解的是，形成第二至第四阶梯结构的步骤还可以通过改变掩模604和605的形状来调整分区阶梯结构区611-614的处理顺序，从而得到第一至第四阶梯结构的其他深度排列方式。例如，参考图6D所示，使用掩模604a先在第一分区阶梯结构区611、第四分区阶梯结构区614和核心区502覆盖第一掩模层，处理好第二分区阶梯结构区612和第三分区阶梯结构区613的阶梯结构后，再使用图6B所示的掩模605在第一分区阶梯结构区611、第三分区阶梯结构区613以及核心区502覆盖第二掩模层，处理第二分区阶梯结构区612和第四分区阶梯结构区613的阶梯结构。此时，各阶梯结构在堆叠层上从上到下将是按照504、505’、507”和506’排列。再如，参考图6B所示，使用掩模604先在第一分区阶梯结构区611、第三分区阶梯结构区613和核心区502覆盖第一掩模层，处理好第二分区阶梯结构区612和第四分区阶梯结构区614的阶梯结构后，再使用图6E所示的掩模605a在第一分区阶梯结构区611、第四分区阶梯结构区614以及核心区502覆盖第二掩模层，处理第二分区阶梯结构区612和第三分区阶梯结构区613的阶梯结构。此时，各阶梯结构在堆叠层上从上到下将是按照504、507”、506’和505’排列。通过按不同顺序组合使用图6B至6E的掩模，将可以得到第一至第四阶梯结构在各种不同深度上的任意排列。

上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。例如在形成图5D所示结构后，通过覆盖绝缘层和引出接触部等，可以形成三维存储器结构。在此参考本实施例所形成的半导体结构500d描述根据本发明一实施例的三维存储器。三维存储器可具有核心区502、第一阶梯区501和第二阶梯区503，且包括衬底(图未示)和位于衬底上的堆叠层510。第一阶梯区501和第二阶梯区503位于核心区502的相对两侧。第一阶梯区501具有第一阶梯结构504和第二阶梯结构505’，第二阶梯区503具有第三阶梯结构506’和第四阶梯结构507”。第一阶梯结构504位于堆叠层510在深度方向Z上的第一部分511，第二阶梯结构505’位于堆叠层510在深度方向Z上的第二部分512，第三阶梯结构506’位于堆叠层510在深度方向Z上的第三部分513，第四阶梯结构507”位于堆叠层510在深度方向Z上的第四部分514。第一部分511至第四部分514在堆叠层510在深度方向从上到下依次排列。

继续参考图5D并结合图6C所示，第一阶梯区501可包括多个分离的第一SDS区(图6C中示出1个第一SDS区611)，每个第一SDS区具有一个第一阶梯结构504。第二阶梯区504包括多个分离的第二SDS区(图6C中示出1个第二SDS区612)，每个第二SDS区具有一个第二阶梯结构506’。

在图5D中，第一阶梯结构504至第四阶梯结构507”的任一阶梯对应不同的栅极层，从而可将三维存储器的不同栅极层引出。

图7是根据本发明一实施例的三维存储器的俯视图。参考图7所示，在三维存储器中是将一个SDS区中的阶梯结构分为对称的两个部分，例如将SDS区701在虚线702处分为两个部分。相邻虚线所构成的区域为三维存储器的一个指存储区。例如，虚线702-703之间的区域为指存储区710，虚线703-704之间的区域为指存储区720。

本实施例的三维存储器的一些细节可参考前文的制作过程的描述，在此不再展开。

三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (22)

1.一种三维存储器的制造方法，包括以下步骤：

提供半导体结构，所述半导体结构具有核心区和分别位于所述核心区在第一方向的相对两外侧的第一阶梯区和第二阶梯区，且所述半导体结构包括衬底和位于所述衬底上的堆叠层，其中所述第一阶梯区具有在第二方向分离的第一分区阶梯结构区和第二分区阶梯结构区，所述第二阶梯区具有在所述第二方向分离的第三分区阶梯结构区和第四分区阶梯结构区，所述第一方向和所述第二方向是平行于所述衬底的两个正交方向；

处理所述堆叠层而在所述第一分区阶梯结构区形成第一阶梯结构，且在所述第二至第四分区阶梯结构区分别形成第二至第四初始阶梯结构，其中所述第一至第四初始阶梯结构位于所述堆叠层在深度方向上的第一部分；

处理所述第二至第四初始阶梯结构而分别形成第二至第四阶梯结构，所述第二至第四阶梯结构任意地位于所述堆叠层在深度方向上的第二部分至第四部分，所述第一部分至所述第四部分在所述堆叠层的深度方向从上到下依次排列。

2.如权利要求1所述的方法，其特征在于，处理所述第二至第四初始阶梯结构而分别形成第二至第四阶梯结构的步骤包括：

在所述第一分区阶梯结构区、所述第三分区阶梯结构区以及所述核心区上覆盖第一掩模层；

处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二和第四初始阶梯的深度下降，分别形成第二阶梯结构和第四中间阶梯结构，所述第二阶梯结构和第四中间阶梯结构位于所述堆叠层的所述第二部分；

在所述第一分区阶梯结构区、第二分区阶梯结构区和所述核心区上覆盖第二掩模层；以及

处理所述第三和第四分区阶梯结构区的堆叠层而使所述第三初始阶梯结构和第四中间阶梯结构的深度下降，分别形成第三和第四阶梯结构，所述第三阶梯结构位于所述堆叠层在深度方向上的所述第三部分，所述第四阶梯结构位于所述堆叠层的所述第四部分。

3.如权利要求1所述的方法，其特征在于，处理所述第二至第四初始阶梯结构而分别形成第二至第四阶梯结构的步骤包括：

在所述第一分区阶梯结构区、第二分区阶梯结构区和所述核心区上覆盖第一掩模层；

处理所述第三和第四分区阶梯结构区的堆叠层而使所述第三和第四初始阶梯结构的深度下降，分别形成第三阶梯结构和第四中间阶梯结构，所述第三阶梯结构和第四中间阶梯结构位于所述堆叠层的所述第二部分；

在所述第一分区阶梯结构区、所述第三分区阶梯结构区以及所述核心区上覆盖第二掩模层；

处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二初始阶梯结构和第四中间阶梯结构的深度下降，分别形成第二阶梯结构和第四阶梯结构，所述第二阶梯结构和位于所述堆叠层的所述第三部分，所述第四阶梯结构位于所述堆叠层的所述第四部分。

4.如权利要求1-3任一项所述的方法，其特征在于，所述第一分区阶梯结构区和第二分区阶梯结构区在所述第一阶梯区上交替分布；

所述第三分区阶梯结构区和第四分区阶梯结构区在所述第二阶梯区上交替分布。

5.如权利要求4所述的方法，其特征在于，所述第一分区阶梯结构区和所述第三分区阶梯结构区关于所述核心区对称，所述第二分区阶梯结构区和所述第四分区阶梯结构区关于所述核心区对称。

6.如权利要求1所述的方法，其特征在于，所述第一分区阶梯结构区至第四分区阶梯结构区中的分区数量为2-5个。

7.如权利要求1-3任一项所述的方法，其特征在于，所述第一阶梯结构至所述第四阶梯结构的任一阶梯位于所述堆叠层的不同深度。

8.如权利要求2所述的方法，其特征在于，处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二和第四初始阶梯的深度下降的步骤包括：

刻蚀所述第二和第四分区阶梯结构区的堆叠层中预定数目的层，使所述第二和第四初始阶梯结构的各阶梯的深度下降。

9.如权利要求2所述的方法，其特征在于，处理所述第三和第四分区阶梯结构区的堆叠层而使所述第三初始阶梯结构和第四中间阶梯结构的深度下降的步骤包括：

刻蚀所述第三和第四分区阶梯结构区的堆叠层中预定数目的层，使所述第三初始阶梯结构和第四中间阶梯结构的各阶梯的深度下降。

10.如权利要求2所述的方法，其特征在于，所述第二和第四初始阶梯结构具有虚拟阶梯，其中处理所述第二和第四分区阶梯结构区的堆叠层而使所述第二和第四初始阶梯的深度下降时，保持所述虚拟阶梯的深度。

11.如权利要求2所述的方法，其特征在于，所述第三初始阶梯结构具有虚拟阶梯，其中处理所述第三分区阶梯结构区的堆叠层而使所述第三初始阶梯的深度下降时，保持所述虚拟阶梯的深度。

12.如权利要求10或11所述的方法，其特征在于，在所述虚拟阶梯处覆盖掩模层。

13.一种三维存储器，具有核心区、第一阶梯区和第二阶梯区，且包括衬底和位于所述衬底上的堆叠层，所述第一阶梯区和所述第二阶梯区位于所述核心区在第一方向的相对两外侧，所述第一阶梯区具有在第二方向分离的第一阶梯结构和第二阶梯结构，所述第二阶梯区具有在所述第二方向分离的第三阶梯结构和第四阶梯结构，所述第一方向和所述第二方向是平行于所述衬底的两个正交方向；

其中所述第一阶梯结构至第四阶梯结构任意地位于所述堆叠层在深度方向上的第一部分至第四部分，所述第一部分至所述第四部分在所述堆叠层深度方向从上到下依次排列。

14.如权利要求13所述的三维存储器，其特征在于，

所述第一阶梯结构至所述第四阶梯结构依次位于所述第一部分至所述第四部分；

所述第一阶梯结构位于所述第一部分，所述第二阶梯结构位于所述第三部分，所述第三阶梯结构位于所述第二部分，且所述第四阶梯结构位于所述第四部分。

15.如权利要求13或14所述的三维存储器，其特征在于，所述第一阶梯结构和第二阶梯结构分别位于第一分区阶梯结构区和第二分区阶梯结构区，所述第一分区阶梯结构区和第二分区阶梯结构区在所述第一阶梯区上交替分布；

所述第三阶梯结构和第四阶梯结构分别位于第三分区阶梯结构区和第四分区阶梯结构区，所述第三分区阶梯结构区和第四分区阶梯结构区在所述第二阶梯区上交替分布。

16.如权利要求15所述的三维存储器，其特征在于，所述第一分区阶梯结构区和所述第三分区阶梯结构区关于所述核心区对称，所述第二分区阶梯结构区和所述第四分区阶梯结构区关于所述核心区对称。

17.如权利要求15所述的三维存储器，其特征在于，每个第一分区阶梯结构区和第二分区阶梯结构区的分区数量为2-5个。

18.如权利要求13所述的三维存储器，其特征在于，所述第一阶梯结构至所述第四阶梯结构的任一阶梯对应不同的栅极层。

19.如权利要求15所述的三维存储器，其特征在于，所述第二分区阶梯结构区至第四分区阶梯结构区具有虚拟阶梯，所述虚拟阶梯位于所述堆叠层在深度方向上的第一部分。

20.如权利要求13所述的三维存储器，其特征在于，所述第一阶梯结构至第四阶梯结构的各个阶梯包括至少一对堆叠的栅极层和介质层。

21.如权利要求15所述的三维存储器，其特征在于，所述第一分区阶梯结构区至所述第四分区阶梯结构区中相邻分区的高度差为一个阶梯的高度。

22.如权利要求13所述的三维存储器，其特征在于，所述三维存储器为3D NAND闪存。

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