CN108878437B - 形成三维存储器的方法以及三维存储器 - Google Patents

形成三维存储器的方法以及三维存储器 Download PDF

Info

Publication number
CN108878437B
CN108878437B CN201810710256.XA CN201810710256A CN108878437B CN 108878437 B CN108878437 B CN 108878437B CN 201810710256 A CN201810710256 A CN 201810710256A CN 108878437 B CN108878437 B CN 108878437B
Authority
CN
China
Prior art keywords
array
gate
gate spacer
substrate
dimensional memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810710256.XA
Other languages
English (en)
Other versions
CN108878437A (zh
Inventor
宋玉洁
霍宗亮
夏志良
华文宇
刘藩东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810710256.XA priority Critical patent/CN108878437B/zh
Publication of CN108878437A publication Critical patent/CN108878437A/zh
Application granted granted Critical
Publication of CN108878437B publication Critical patent/CN108878437B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种形成三维存储器的方法以及三维存储器。该三维存储器，包括阵列存储区，所述阵列存储区具有至少一个块存储区，所述块存储区包括：具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括沿与所述衬底垂直的方向交替层叠的栅极层和介电层；间隔设置的第一栅极隔槽和第二栅极隔槽；位于所述第一栅极隔槽和第二栅极隔槽之间的贯穿阵列阻隔结构；以及位于所述第一栅极隔槽和第二栅极隔槽之间的一个或多个第三栅极隔槽，所述一个或多个第三栅极隔槽中的至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开。本发明可以在不增大阵列存储区尺寸的情况下扩大栅极隔槽与贯穿阵列阻隔结构之间的间距。

Description

形成三维存储器的方法以及三维存储器
技术领域
本发明主要涉及半导体制造方法，尤其涉及形成三维存储器的方法以及三维存储器。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，阵列存储区可包括一个或多个块存储区(block)。块存储区进一步可包括多个由栅极隔槽(Gate Line Slit,GLS)隔开的指存储区(finger)。在指存储区中设有贯穿阵列阻隔结构(Through Array Barrier,TAB)以及位于其内的贯穿阵列接触部(Through Array Contact,TAC)。随着阵列存储区中存储密度的提高，其中各个图案的间距需要进一步缩小。例如预留给栅极隔槽与贯穿阵列阻隔结构之间的间距需要缩小，但这可能导致栅极隔槽内的材料与贯穿阵列阻隔结构桥接(bridge)甚至接触。
发明内容
本发明提供一种形成三维存储器的方法以及三维存储器，可以在不增大阵列存储区尺寸的情况下扩大栅极隔槽与贯穿阵列阻隔结构之间的间距。
根据本发明的一个方面提供一种三维存储器，包括阵列存储区，所述阵列存储区具有至少一个块存储区，所述块存储区包括：具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括沿与所述衬底垂直的方向交替层叠的栅极层和介电层；间隔设置的第一栅极隔槽和第二栅极隔槽；位于所述第一栅极隔槽和第二栅极隔槽之间的贯穿阵列阻隔结构；以及位于所述第一栅极隔槽和第二栅极隔槽之间的一个或多个第三栅极隔槽，所述一个或多个第三栅极隔槽中的至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开。
在本发明的一实施例中，所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部与所述贯穿阵列阻隔结构之间具有间距。
在本发明的一实施例中，所述间距的尺寸为100-200nm。
在本发明的一实施例中，所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部在与所述衬底平行的方向的截面为圆形或矩形。
在本发明的一实施例中，上述的三维存储器还包括位于所述贯穿阵列阻隔结构内的贯穿阵列接触部。
在本发明的一实施例中，上述的三维存储器还包括位于所述第一栅极隔槽和第二栅极隔槽之间的沟道孔阵列，所述沟道孔阵列被所述一个或多个第三栅极隔槽划分为多个指存储区。
在本发明的一实施例中，上述的三维存储器还包括所述第一栅极隔槽和所述第二栅极隔槽内的绝缘层和阵列共源极。
本发明的另一方面提供一种形成三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的交替堆叠层；在所述半导体结构上形成贯穿阵列阻隔结构；以及在所述半导体结构上形成间隔设置的第一栅极隔槽和第二栅极隔槽、以及位于所述第一栅极隔槽和第二栅极隔槽之间的一个或多个第三栅极隔槽；其中所述贯穿阵列阻隔结构位于所述第一栅极隔槽和第二栅极隔槽之间，所述一个或多个第三栅极隔槽中的至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开。
在本发明的一实施例中，所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部与所述贯穿阵列阻隔结构之间具有间距。
在本发明的一实施例中，所述间距的尺寸为100-200nm。
在本发明的一实施例中，所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部在与所述衬底平行的方向的截面为圆形或矩形。
在本发明的一实施例中，上述的方法还包括形成位于所述贯穿阵列阻隔结构内的贯穿阵列接触部。
在本发明的一实施例中，上述的方法还包括在所述半导体结构上形成沟道孔阵列，所述沟道孔阵列位于所述第一栅极隔槽和第二栅极隔槽之间且被所述一个或多个第三栅极隔槽划分为多个指存储区。
在本发明的一实施例中，上述的方法还包括在所述第一栅极隔槽和所述第二栅极隔槽内形成绝缘层和阵列共源极。
在本发明的三维存储器及其形成方法中，块存储器内的贯穿阵列阻隔结构不再栅极隔槽隔开，贯穿阵列阻隔结构与栅极隔槽之间的相对位置关系从垂直于栅极隔槽的延伸方向改变为沿着栅极隔槽的延伸方向。贯穿阵列阻隔结构与栅极隔槽的间距不必受限于块存储区在从垂直于栅极隔槽的延伸方向上的尺寸，而是可以在栅极隔槽的延伸方向上占用空间。因此间距可以做的更大，从而显著缓解贯穿阵列阻隔结构与栅极隔槽因距离过近而导致的桥接或者接触问题。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种三维存储器的俯视图。
图2是根据本发明一实施例的三维存储器件的俯视图。
图3是根据本发明另一实施例的三维存储器件的俯视图。
图4是本发明一实施例的形成三维存储器的方法流程图。
图5A-5C是本发明一实施例的形成三维存储器的示例性过程中的示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是一种三维存储器的俯视图。参考图1所示，三维存储器100可具有阵列存储区，其可包括如图1所示的一个或多个块存储区110。块存储区110在垂直方向上具有衬底和位于所述衬底上的堆叠层(图未示)，堆叠层可包括沿与衬底垂直的方向交替层叠的栅极层和介电层。每个块存储区又可被分为多个(图中示出3个)指存储区120。块存储区110可由间隔设置的栅极隔槽101和102界定，块存储区110被栅极隔槽103分为3个指存储区120。栅极隔槽103与栅极隔槽101和102不同，它在缺口G处断开，从而使得各个指存储区120的栅极层相互导通。各个指存储区120内具有沟道孔122形成的阵列、贯穿阵列阻挡结构(TAB)124以及贯穿阵列接触部(TAC)126。在此，TAB 124与栅极隔槽103的间距受限于三维存储器100本身的尺寸。尤其是如图1可见，栅极隔槽103在缺口G处的两个端部103a在横截面典型地为圆形。因此端部103a与TAB 124之间的间距更近。更近的间距容易导致栅极隔槽103内的材料与TAB 124桥接(bridge)甚至接触。
本发明的实施例描述三维存储器及其制作方法，可以扩大栅极隔槽与贯穿阵列阻隔结构之间的间距，而又无需不增大阵列存储区尺寸。
三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域。字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层。图2是根据本发明一实施例的三维存储器件的俯视图。为避免混淆本发明的重点，图2中仅示出三维存储器200中包含1个阵列存储器的核心区。三维存储器200可具有阵列存储区，其可包括如图2所示的一个或多个块存储区210。块存储区210在垂直方向上具有衬底和位于所述衬底上的堆叠层(图未示)，堆叠层可包括沿与衬底垂直的方向交替层叠的栅极层和介电层。每个块存储区210又可被分为多个(图中示出3个)指存储区220。块存储区210可由间隔设置的第一栅极隔槽201和第二栅极隔槽202界定，块存储区210进一步被第三栅极隔槽203分为3个指存储区220。在本实施例中，块存储区210具有位于第一栅极隔槽201和第二栅极隔槽202之间的TAB224。此TAB 224是块存储区210共用的TAB，其不被用来划分指存储区220的第三栅极隔槽203划分成多个区域。相反，第三栅极隔槽203在TAB 224处断开，从而使得相邻指存储区220的栅极层相通。
与图1相比可知，本实施例的结构中，TAB 224不再由第三栅极隔槽203隔开，TAB224与第三栅极隔槽203之间的相对位置关系从图1的Y方向改变为图2的X方向。这样，TAB224与第三栅极隔槽203的间距D不必受限于块存储区210的尺寸，而是可以占用X方向的空间。因此间距D可以做的更大，从而显著缓解TAB 224与第三栅极隔槽203因距离过近而导致的桥接或者接触问题。例如间距D的尺寸是100-200nm。另外，Y方向上空间的释放还有助于降低第一栅极隔槽201和第二栅极隔槽202的间距，降低字线的电阻。
下面继续参考图2描述本实施例的其他细节。可以理解，本申请可以在不依赖于下述细节的情况下实施。如图2所示，各个指存储区220内具有由垂直于衬底的许多沟道孔222形成的阵列。这些沟道孔222内具有例如存储器层、沟道层的结构，与沟道孔侧面的栅极层、沟道孔222底部的源极和顶部的漏极构成了存储单元串。存储器层可包括沿沟道孔的径向从外向内设置的阻挡层、电荷俘获层和隧穿层。作为代替，存储器层也可以为设置在沟道孔与栅极层之间的浮栅结构。
另外，TAB 224内设置有TAC 226。TAC 226是电连接存储阵列与周边电路的连线。TAC 226中接触部的数量可根据需要而定。
继续参考图2，各个第三栅极隔槽203在TAB 224处的两个端部203a在三维存储器延伸方向上的横截面典型地为圆形，这比矩形的端部尺寸更大。即便如此，本实施例中提供的X方向上的间距D可保证端部203a与TAB 224间不容易桥接或者接触。在其他实施例中，端部203a的横截面也可为其他形状，例如矩形。
栅极隔槽201-203中可设置阵列共源极(Array Common Source,ACS)，为存储阵列提供共同的源极。阵列共源极与栅极隔槽侧壁之间可设置绝缘层。
在本实施例中，衬底典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。衬底上可根据需要设置一些掺杂的阱，例如N阱或者P阱。栅极层的材料例如是金属(如钨)。介电层的材料例如是氧化硅。介电层的材料不限于此，也可以是其它绝缘材料。
在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷俘获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷俘获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
在上述的实施例中描述，块存储区210内的各个第三栅极隔槽203都在TAB 224处断开，即TAB 224穿过所有第三栅极隔槽203。在其他实施例中，TAB可以只穿过块存储区中的部分栅极隔槽。
图3是根据本发明另一实施例的三维存储器件的俯视图。参考图3所示，三维存储器300可包括一个或多个块存储区210。块存储区210在垂直方向上具有衬底和位于衬底上的堆叠层(图未示)，堆叠层可包括沿与衬底垂直的方向交替层叠的栅极层和介电层。每个块存储区210又可被分为多个(图中示出4个)指存储区220。块存储区210可由间隔设置的第一栅极隔槽201和第二栅极隔槽202界定，块存储区210进一步被第三栅极隔槽203和第四栅极隔槽204分为4个指存储区220。在本实施例中，块存储区210具有位于第一栅极隔槽201和第二栅极隔槽202之间的TAB 224。此TAB 224是块存储区210共用的TAB，其穿过2个第三栅极隔槽203。另外，TAB 224未穿过第四栅极隔槽204。第四栅极隔槽204可如图1那样具有缺口G。第四栅极隔槽204在缺口G处的端部204a，可以与第三栅极隔槽203的端部203a具有类似的形状。
本实施例的其他细节可参考图2所示实施例，在此不再展开描述。
图4是本发明一实施例的形成三维存储器的方法流程图。图5A-5C是本发明一实施例的形成三维存储器的示例性过程中的示意图，其中图5A为剖视图，图5B-5C为俯视图。下面参考图4-5C所示描述本实施例的形成三维存储器的方法。
在步骤402，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括核心区。从垂直方向看，核心区可具有衬底、位于衬底上的沿与衬底垂直的方向交替层叠的栅极层和介电层或伪栅极层和介电层。
在图5A所示例的半导体结构的俯视图中，半导体结构500a可包括衬底501和位于衬底上的堆叠层510。堆叠层可为第一材料层511和第二材料层512交替层叠的叠层。第一材料层可为栅极层或伪栅极层。第二材料层为介电层。
在本发明的实施例中，衬底的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅和氧化硅，形成堆叠层。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。
在步骤404，在半导体结构上形成贯穿阵列阻隔结构。
在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的贯穿阵列阻隔结构(TAB)。
可以通过光刻和刻蚀形成沟槽(Trench)，然后在沟槽内填充绝缘材料，作为TAB。
在图5B所示例的半导体结构的俯视图中，半导体结构500b上形成了在垂直于衬底501的贯穿堆叠层510(参考图1所示)的TAB 224。典型地，在此步骤中，在半导体结构400b上形成了由许多沟道孔222构成的沟道孔阵列。
可包括衬底和位于衬底上的堆叠层。堆叠层可为第一材料层和第二材料层交替层叠的叠层。第一材料层可为栅极层或伪栅极层。第二材料层为介电层。
在步骤406，在半导体结构上形成间隔设置的第一栅极隔槽和第二栅极隔槽、以及位于第一栅极隔槽和第二栅极隔槽之间的一个或多个第三栅极隔槽。
在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的各种栅极隔槽，从而区分各个块存储区和指存储区。此时，TAB会位于间隔的第一栅极隔槽和第二栅极隔槽之间。另一方面，所形成的第三栅极隔槽中的至少一个第三栅极隔槽在TAB处断开。
在图5C所示例的半导体结构的俯视图中，在半导体结构500c上形成了在垂直于衬底501的贯穿堆叠层510(参考图5A所示)的第一栅极隔槽201和第二栅极隔槽202。并且一并地形成位于第一栅极隔槽201和第二栅极隔槽202之间的2个第三栅极隔槽203。第三栅极隔槽203在TAB 224处断开，断开处形成端部203a。端部203a在与衬底平行的方向的截面(图中所示平面)为圆形或矩形。端部203a与TAB 224之间具有间距D。间距的尺寸例如为100-200nm。
在形成栅极隔槽后，第一栅极隔槽201和第二栅极隔槽202之间定义了块存储器210.位于第一栅极隔槽201和第二栅极隔槽202之间的沟道孔阵列被各个第三栅极隔槽203划分为多个指存储区220。
在形成栅极隔槽后，还包括在栅极隔槽201-203内形成绝缘层和阵列共源极(ACS)。阵列共源极位于绝缘层内。
在步骤406之后，还可包括形成位于TAB 224内的贯穿阵列接触部226，从而得到如图2所示结构。
三维存储器件的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种三维存储器，包括阵列存储区，所述阵列存储区具有至少一个块存储区，所述块存储区包括：
具有衬底和位于所述衬底上的堆叠层，所述堆叠层包括沿与所述衬底垂直的方向交替层叠的栅极层和介电层；
间隔设置的第一栅极隔槽和第二栅极隔槽；
位于所述第一栅极隔槽和第二栅极隔槽之间的贯穿阵列阻隔结构；以及
位于所述第一栅极隔槽和第二栅极隔槽之间的一个或多个第三栅极隔槽，所述一个或多个第三栅极隔槽中的至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开；
所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部与所述贯穿阵列阻隔结构之间具有间距，所述间距的尺寸为100-200nm。
2.如权利要求1所述的三维存储器，其特征在于，所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部在与所述衬底平行的方向的截面为圆形或矩形。
3.如权利要求1所述的三维存储器，其特征在于，还包括位于所述贯穿阵列阻隔结构内的贯穿阵列接触部。
4.如权利要求1所述的三维存储器，其特征在于，还包括位于所述第一栅极隔槽和第二栅极隔槽之间的沟道孔阵列，所述沟道孔阵列被所述一个或多个第三栅极隔槽划分为多个指存储区。
5.如权利要求1所述的三维存储器，其特征在于，还包括所述第一栅极隔槽和所述第二栅极隔槽内的绝缘层和阵列共源极。
6.一种形成三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底和位于所述衬底上的交替堆叠层；
在所述半导体结构上形成贯穿阵列阻隔结构；以及
在所述半导体结构上形成间隔设置的第一栅极隔槽和第二栅极隔槽、以及位于所述第一栅极隔槽和第二栅极隔槽之间的一个或多个第三栅极隔槽；
其中所述贯穿阵列阻隔结构位于所述第一栅极隔槽和第二栅极隔槽之间，所述一个或多个第三栅极隔槽中的至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开；
所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部与所述贯穿阵列阻隔结构之间具有间距，所述间距的尺寸为100-200nm。
7.如权利要求6所述的方法，其特征在于，所述至少一个第三栅极隔槽在所述贯穿阵列阻隔结构处断开的端部在与所述衬底平行的方向的截面为圆形或矩形。
8.如权利要求6所述的方法，其特征在于，还包括形成位于所述贯穿阵列阻隔结构内的贯穿阵列接触部。
9.如权利要求6所述的方法，其特征在于，还包括在所述半导体结构上形成沟道孔阵列，所述沟道孔阵列位于所述第一栅极隔槽和第二栅极隔槽之间且被所述一个或多个第三栅极隔槽划分为多个指存储区。
10.如权利要求6所述的方法，其特征在于，还包括在所述第一栅极隔槽和所述第二栅极隔槽内形成绝缘层和阵列共源极。
CN201810710256.XA 2018-07-02 2018-07-02 形成三维存储器的方法以及三维存储器 Active CN108878437B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810710256.XA CN108878437B (zh) 2018-07-02 2018-07-02 形成三维存储器的方法以及三维存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810710256.XA CN108878437B (zh) 2018-07-02 2018-07-02 形成三维存储器的方法以及三维存储器

Publications (2)

Publication Number Publication Date
CN108878437A CN108878437A (zh) 2018-11-23
CN108878437B true CN108878437B (zh) 2020-04-21

Family

ID=64298141

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810710256.XA Active CN108878437B (zh) 2018-07-02 2018-07-02 形成三维存储器的方法以及三维存储器

Country Status (1)

Country Link
CN (1) CN108878437B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020113590A1 (en) * 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109887917B (zh) * 2019-01-04 2021-02-12 长江存储科技有限责任公司 电子设备、三维存储器及其制作方法
CN110197830B (zh) * 2019-06-28 2021-06-08 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN112420724B (zh) * 2020-11-18 2021-09-28 长江存储科技有限责任公司 半导体器件及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Also Published As

Publication number Publication date
CN108878437A (zh) 2018-11-23

Similar Documents

Publication Publication Date Title
CN109346471B (zh) 形成三维存储器的方法以及三维存储器
EP3420595B1 (en) Within-array through-memory-level via structures
US10453859B2 (en) Methods of manufacturing vertical memory devices
CN108565266B (zh) 形成三维存储器的方法以及三维存储器
US10153295B2 (en) Nonvolatile memory devices and methods of forming same
US10629608B2 (en) 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
CN108878437B (zh) 形成三维存储器的方法以及三维存储器
CN108538847B (zh) 制造三维半导体存储装置的方法
KR100855990B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR102414511B1 (ko) 3차원 반도체 소자
CN108389865B (zh) 具有倾斜栅电极的三维半导体存储器件
KR102532427B1 (ko) 반도체 메모리 소자
CN107611132A (zh) 垂直存储器件
US20200152585A1 (en) Memory device and method for fabricating the memory device
CN111354738A (zh) 一种三维有结半导体存储器件及其制造方法
US20230371260A1 (en) Three-dimensional (3d) semiconductor memory device
CN111354739A (zh) 一种三维有结半导体存储器件及其制造方法
JP2019114745A (ja) 半導体装置
CN111009528B (zh) 三维半导体存储器装置
US11749737B2 (en) Memory device with bottom-select-gate structure and method for forming the same
TW201707194A (zh) 三維記憶體
US9455265B2 (en) Semiconductor 3D stacked structure and manufacturing method of the same
CN112397522A (zh) 存储器装置
US11239247B2 (en) Memory device and method for forming the same
KR102522161B1 (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant