TW202025462A - 一種具有接面的三維半導體記憶體元件及其製造方法 - Google Patents

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Abstract

本發明提供一種具有接面的三維半導體記憶體元件及其製造方法，該具有接面的三維半導體記憶體元件具有垂直通道結構及在垂直方向上堆疊的多個閘極層，垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，源汲材料層包括p型多晶矽，通道材料層包括n型多晶矽，從而構成在垂直方向上串聯連接的多個接面型電晶體，不僅可以實現更小的元件尺寸，還可以實現更加靈活的記憶單元操作。本發明的具有接面的三維半導體記憶體元件的製造方法能夠巧妙地形成在垂直方向上交替堆疊的不同摻雜類型的源汲材料層與通道材料層，實現離子注入技術難以獲得的具有接面的三維半導體記憶體元件。製程

Description

一種具有接面的三維半導體記憶體元件及其製造方法
本發明屬於半導體積體電路技術領域，涉及一種具有接面的三維半導體記憶體元件及其製造方法。
對具有高性能的廉價半導體元件的需求繼續推動集成密度。反過來，增加的集成密度對半導體製造製程提出了更高的要求。二維（2D）或平面型半導體元件的集成密度部分地由構成組成積體電路的各個元件（例如，記憶體單元）佔據的面積確定。各個元件佔據的面積很大程度上由用於定義各個元件及其互連的圖案化技術的尺寸參數（例如，寬度，長度，間距，窄度，相鄰間隔等）確定。近年來，提供越來越“精細”的圖案需要開發和使用非常昂貴的圖案形成設備。因此，當代半導體元件的集成密度的顯著改進已經付出了相當大的代價，然而設計者仍然在與精細圖案開發和製造的實際邊界相抗衡。
由於前述和許多相關的製造挑戰，最近增加的集成密度要求開發多層或所謂的三維（3D）半導體元件。例如，傳統上與二維（2D）半導體記憶體元件的記憶體單元陣列相關聯的單個製造層正由記憶體單元的多製造層或三維（3D）佈置代替。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種具有接面的三維半導體記憶體元件及其製造方法，用於解決現有半導體記憶體元件集成密度有待提高的問題。
為實現上述目的及其他相關目的，本發明提供一種具有接面的三維半導體記憶體元件的製造方法，包括以下步驟： 提供一基板，形成多個從所述基板往上延伸的垂直通道結構，所述垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，且所述垂直通道結構的最上面一層為所述源汲材料層，所述源汲材料層包括p型多晶矽，所述通道材料層包括n型多晶矽； 形成多個在垂直方向上堆疊的閘極層，每一個所述閘極層分別與一層所述通道材料層連接，相鄰所述閘極層之間通過絕緣層隔離。
可選地，形成所述垂直通道結構包括以下步驟： 形成複合疊層結構於所述基板上，所述複合疊層結構包括在垂直方向上交替堆疊的絕緣層與N型重摻雜多晶矽犧牲層，且所述複合疊層結構的最上面一層為所述絕緣層； 形成介層孔於所述複合疊層結構中，所述介層孔自所述複合疊層結構頂面開口，並往下延伸至所述基板表面； 形成p型多晶矽於所述介層孔內； 進行加熱處理，將所述p型多晶矽接觸所述N型重摻雜多晶矽犧牲層的部位轉變為n型摻雜的所述通道材料層，所述通道材料層上方及下方的所述p型多晶矽分別構成所述源汲材料層。
可選地，所述p型多晶矽未填滿所述介層孔，所述p型多晶矽在所述介層孔中構成中空管結構，進行所述加熱處理之前，還包括在所述介層孔中剩餘的空間填充絕緣材料的步驟。
可選地，所述p型多晶矽填滿所述介層孔，所述p型多晶矽在所述介層孔中構成實心柱結構。
可選地，還包括蝕刻所述複合疊層結構，以在所述複合疊層結構的至少一側形成階梯臺階結構的步驟。
可選地，所述階梯臺階結構的臺階檯面暴露出所述絕緣層的部分表面。
可選地，利用依次減小或增大的幕罩依次蝕刻多個所述絕緣層及多個所述N型重摻雜多晶矽犧牲層，得到所述階梯臺階結構。
可選地，還包括形成字元線切口於所述複合疊層結構中的步驟，所述字元線切口自所述複合疊層結構頂面開口，並往下延伸至所述基板表面，所述字元線切口將多個從所述垂直通道結構分隔為多組。
可選地，採用導電層替換所述N型重摻雜多晶矽犧牲層以得到所述閘極層。
可選地，還包括形成資訊儲存層的步驟，所述資訊儲存層位於所述通道材料層與所述閘極層之間。
可選地，所述資訊儲存層還位於所述絕緣層與所述閘極層之間。
可選地，所述資訊儲存層包括隧穿介電層、電荷捕捉層及高K介電層，所述隧穿介電層連接於所述通道材料層，所述高K介電層連接於所述閘極層，所述電荷捕捉層位於所述隧穿介電層與所述高K介電層之間，所述高K介電層的介電常數K大於4。
可選地，還包括形成位元線接觸及位元線的步驟，所述位元線接觸連接於最上層的所述源汲材料層，所述位元線連接於所述位元線接觸上方。
可選地，位於最頂層的所述閘極層與位於次頂層的所述閘極層通過導電連接部連接。
可選地，位於最底層的所述閘極層與位於次底層的所述閘極層通過導電連接部連接。
本發明還提供一種具有接面的三維半導體記憶體元件，包括： 基板； 多個垂直通道結構，從所述基板往上延伸，所述垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，且所述垂直通道結構的最上面一層為所述源汲材料層，所述源汲材料層包括p型多晶矽，所述通道材料層包括n型多晶矽； 多個閘極層，在垂直方向上堆疊，每一個所述閘極層分別與一層所述通道材料層連接，相鄰所述閘極層之間通過絕緣層隔離。
可選地，所述源汲材料層與所述通道材料層構成中空管結構，所述中空管結構中填充有絕緣材料。
可選地，所述源汲材料層與所述通道材料層構成實心柱結構。
可選地，多個所述閘極層的至少一側形成階梯臺階結構。
可選地，所述具有接面的三維半導體記憶體元件還包括字元線切口，所述字元線切口上下貫穿所述閘極層及所述絕緣層，所述字元線切口將多個從所述垂直通道結構分隔為多組。
可選地，所述具有接面的三維半導體記憶體元件還包括資訊儲存層，所述資訊儲存層位於所述通道材料層與所述閘極層之間。
可選地，所述資訊儲存層還位於所述絕緣層與所述閘極層之間。
可選地，所述具有接面的三維半導體記憶體元件還包括位元線接觸及位元線，所述位元線接觸連接於最上層的所述源汲材料層，所述位元線連接於所述位元線接觸上方。
可選地，所述具有接面的三維半導體記憶體元件還包括導電連接部，所述導電連接部將位於最頂層及位於次頂層的兩層所述閘極層連接，或者所述導電連接部將位於最底層及位於次底層的兩層所述閘極層連接。
如上所述，本發明的具有接面的三維半導體記憶體元件具有垂直通道結構及在垂直方向上堆疊的多個閘極層，垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，源汲材料層與通道材料層具有不同的摻雜類型，從而構成在垂直方向上串聯連接的多個接面型電晶體，不僅可以實現更小的元件尺寸，還可以實現更加靈活的記憶單元操作。本發明的具有接面的三維半導體記憶體元件的製造方法能夠巧妙地形成在垂直方向上交替堆疊的不同摻雜類型的源汲材料層與通道材料層，實現離子注入技術難以獲得的具有接面的三維半導體記憶體元件。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖1至圖14。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。實施例一
本實施例中提供一種具有接面的三維半導體記憶體元件的製造方法，請參閱圖1，顯示為該方法的製程流程圖，包括以下步驟： 請參閱圖2至圖6，提供一基板1，形成多個從所述基板1往上延伸的垂直通道結構，所述垂直通道結構包括在垂直方向上交替堆疊的源汲材料層5a與通道材料層7，且所述垂直通道結構的最上面一層為所述源汲材料層5a，所述源汲材料層5a包括p型多晶矽，所述通道材料層7包括n型多晶矽。
作為示例，所述基板1包括但不限於矽、絕緣體上矽（SOI）等半導體基板，本實施例中，所述基板1中形成有通道選擇線2，用於連接通道。
作為示例，形成所述垂直通道結構包括以下步驟： 如圖2所示，形成複合疊層結構3於所述基板1上，所述複合疊層結構3包括在垂直方向上交替堆疊的絕緣層301與N型重摻雜多晶矽犧牲層302，且所述複合疊層結構3的最上面一層為所述絕緣層301。所述絕緣層301的材質包括但不限於二氧化矽。所述N型重摻雜多晶矽犧牲層302的摻雜濃度範圍是1×1019 ~9×1020 cm-3 。
如圖3所示，採用蝕刻製程形成介層孔4於所述複合疊層結構3中，所述介層孔4自所述複合疊層結構3頂面開口，並往下延伸至所述基板1表面。所述介層孔4的橫截面輪廓包括但不限於圓形、多邊形等。
如圖4所示，形成p型多晶矽5於所述介層孔4內，所述p型多晶矽5的摻雜濃度範圍是1×1017 ~9×1018 cm-3 。
需要指出的是，所述p型多晶矽5可以填滿所述介層孔4，也可以僅形成於所述介層孔4的側壁與底面。本實施例中，所述p型多晶矽5未填滿所述介層孔，所述p型多晶矽5在所述介層孔4中構成中空管結構，這種情況下，如圖5所示，還需要進一步在所述介層孔4中剩餘的空間填充絕緣材料6，所述絕緣材料6包括但不限於二氧化矽。在另一實施例中，所述p型多晶矽5也可以填滿所述介層孔4，所述p型多晶矽5在所述介層孔4中構成實心柱結構。
如圖6所示，進行加熱處理，以使所述N型重摻雜多晶矽犧牲層302發生擴散，將所述p型多晶矽5接觸所述N型重摻雜多晶矽犧牲層302的部位轉變為n型摻雜的通道材料層7，所述通道材料層7上方及下方的所述p型多晶矽5分別構成所述源汲材料層5a。
作為示例，所述N型重摻雜多晶矽犧牲層302中的摻雜元素包括磷，在加熱處理過程中，所述N型重摻雜多晶矽犧牲層302中的磷元素擴散進入相應部位的所述p型多晶矽5中，將該部位的所述p型多晶矽5變為n型摻雜的通道材料層7。
作為示例，所述加熱處理包括將所述N型重摻雜多晶矽犧牲層302在700~1200℃的溫度下回火10~60分鐘。
依據所述介層孔4的形狀，所述通道材料層7呈現相應的環形筒結構。本實施例中，所述通道材料層7呈現環形圓筒結構。在另一實施例中，當所述p型多晶矽5在所述介層孔4中構成實心柱結構時，通過延長加熱時間或改變其它製程參數，可以使得與所述N型重摻雜多晶矽犧牲層302位於同一層的相應部位的所述p型多晶矽5在橫向上整體轉變為n型摻雜的通道材料層，所述通道材料層呈現板形。
請參閱圖7至圖14，形成多個在垂直方向上堆疊的閘極層12a，每一個所述閘極層12a分別與一層所述通道材料層7連接，相鄰所述閘極層12a之間通過所述絕緣層301隔離。
作為示例，如圖7所示，先蝕刻所述複合疊層結構3，以在所述複合疊層結構3的至少一側形成階梯臺階結構8，然後形成字元線切口9於所述複合疊層結構3中，其中，圖7顯示為所述介層孔4、字元線切口9與階梯臺階結構8的一種平面佈局圖，圖8呈現為圖7的AA’向剖面圖，圖9呈現為圖7的BB’向剖面圖。
具體的，形成所述階梯臺階結構8是為了方便後續形成具有階梯臺階結構的閘極層堆疊，階梯臺階結構暴露的閘極層區域可以作為焊墊，用於引出各層閘極層。本實施例中，所述階梯臺階結構8的臺階檯面暴露出所述絕緣層301的部分表面，可以利用依次減小或增大的幕罩依次蝕刻多個所述絕緣層301及多個所述N型重摻雜多晶矽犧牲層302，得到所述階梯臺階結構8。
具體的，所述字元線切口9自所述複合疊層結構3頂面開口，並往下延伸至所述基板1表面，所述字元線切口9用於將多個從所述垂直通道結構分隔為多組。
需要指出的是，圖7只是一種示例佈局，所述階梯臺階結構形成於所述複合疊層結構的一側，在其它實施例中，所述階梯臺階結構也可以同時形成於所述複合疊層結構的相對兩側，或者同時形成於所述複合疊層結構的四側。所述字元線切口也可以進一步往所述階梯臺階結構方向延伸，上下貫穿所述階梯臺階結構。
具體的，採用導電層12替換所述N型重摻雜多晶矽犧牲層302以得到所述閘極層12a，本實施例中，形成所述閘極層12a包括以下步驟： 如圖10所示，首先去除所述N型重摻雜多晶矽犧牲層302，得到多個橫向間隙10。
如圖11所示，形成資訊儲存層11於所述通道材料層7的外側面。本實施例中，所述資訊儲存層11還形成於所述絕緣層301的被所述字元線切口9及所述橫向間隙10暴露的表面，從而，所述資訊儲存層11不僅位於所述通道材料層7與後續形成的所述閘極層12a之間，還位於所述絕緣層301與後續形成的所述閘極層12a之間。作為示例，所述資訊儲存層11包括隧穿介電層、電荷捕捉層及高K介電層，所述隧穿介電層連接於所述通道材料層7，所述高K介電層連接於所述閘極層12a，所述電荷捕捉層位於所述隧穿介電層與所述高K介電層之間，所述高K介電層的介電常數K大於4。作為示例，所述隧穿介電層包括但不限於二氧化矽，所述電荷捕捉層包括但不限於氮化矽，所述高K介電層包括但不限於採用原子層沉積法（ALD）或化學氣相沉積法（CVD）沉積的氧化鋁。
如圖12所示，形成導電層12於所述字元線切口9及所述橫向間隙10中，以替換所述N型重摻雜多晶矽犧牲層302。作為示例，所述導電層12可以是採用化學氣相沉積法沉積的氮化鉭。
如圖13所示，去除所述導電層12位於所述字元線切口9中的部分，剩餘的所述導電層12位於所述橫向間隙10中，構成所述閘極層12a。各層所述閘極層12a作為控制閘，並作為字元線。所述字元線切口9中可以進一步填充絕緣介質，也可以不填。
需要指出的是，所述閘極層12a的堆疊層數不限於圖13所示的3層，還可以是其它數目，例如可以是8層、16層、32層、64層、128層等。其中，每一垂直通道結構及環繞該垂直通道結構的多個閘極層構成在垂直方向上串聯連接的多個接面型電晶體，可以應用於3D NAND串單元結構或其它記憶結構。
作為示例，在一串電晶體中，最上面一個電晶體和最下面一個電晶體可以是不帶記憶功能的非記憶體單元，中間的多個電晶體可以作為帶記憶功能的記憶體單元。
作為示例，位於最頂層的所述閘極層12a與位於次頂層的所述閘極層12a可以通過導電連接部（未圖示）連接，本實施例中，所述導電連接部設置於所述階梯臺階結構的外側面，所述導電部的上下兩端分別連接於位於最頂層的所述閘極層12a的側面與位於次頂層的所述閘極層12a的側面，所述導電部的中間部位連接於這兩層閘極層12a之間的絕緣層301的側面。同樣的，位於最底層的所述閘極層12a與位於次底層的所述閘極層12a也可以通過導電連接部（未圖示）連接，本實施例中，所述導電連接部設置於所述階梯臺階結構的外側面，所述導電部的上下兩端分別連接於位於最底層的所述閘極層12a的側面與位於次底層的所述閘極層12a的側面，所述導電部的中間部位連接於這兩層閘極層12a之間的絕緣層301的側面。
如圖14所示，進一步形成隔離介電層15於所述複合疊層結構上，並形成位元線接觸13於所述隔離介電層15中，形成位元線14連接於所述位元線接觸13上方，其中，所述位元線接觸13往下延伸並連接於最上層的所述源汲材料層5a。
本實施例製造的具有接面的三維半導體記憶體元件具有垂直通道結構及在垂直方向上堆疊的多個閘極層，垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，源汲材料層與通道材料層具有不同的摻雜類型，從而構成在垂直方向上串聯連接的多個接面型電晶體，不僅可以實現更小的元件尺寸，還可以實現更加靈活的記憶單元操作。本實施例的具有接面的三維半導體記憶體元件的製造方法能夠巧妙地形成在垂直方向上交替堆疊的不同摻雜類型的源汲材料層與通道材料層，實現離子注入技術難以獲得的具有接面的三維半導體記憶體元件。實施例二
本實施例中提供一種具有接面的三維半導體記憶體元件，請參閱圖14，顯示為該具有接面的三維半導體記憶體元件的剖面結構圖，包括基板1、多個垂直通道結構及多個閘極層12a，其中，所述垂直通道結構從所述基板1往上延伸，所述垂直通道結構包括在垂直方向上交替堆疊的源汲材料層5a與通道材料層7，且所述垂直通道結構的最上面一層為所述源汲材料層5a，所述源汲材料層5a包括p型多晶矽，所述通道材料層7包括n型多晶矽，所述閘極層12a在垂直方向上堆疊，每一個所述閘極層12a分別與一層所述通道材料層7連接，相鄰所述閘極層之間通過絕緣層301隔離。
作為示例，所述源汲材料層5a與所述通道材料層7構成中空管結構，所述中空管結構中填充有絕緣材料6。所述通道材料層7可以呈現圓形的環結構或者多邊形的環結構，所述閘極層12a環繞於所述通道材料層7的外側。
在另一實施例中，所述源汲材料層5a與所述通道材料層7也可以構成實心柱結構，例如圓柱或多邊形柱等。
作為示例，多個所述閘極層12a的至少一側形成階梯臺階結構（參見圖7），所述閘極層12a與階梯臺階結構的檯面對應的部分可以作為焊墊，方便各層閘極層的引出。
作為示例，所述具有接面的三維半導體記憶體元件還包括字元線切口9，所述字元線切口9上下貫穿所述閘極層12a及所述絕緣層301。所述字元線切口9用於將多個從所述垂直通道結構分隔為多組。所述字元線切口9中可以填充有絕緣介質，也可以不填。
作為示例，所述具有接面的三維半導體記憶體元件還包括資訊儲存層11，所述資訊儲存層11位於所述通道材料層7與所述閘極層12a之間。本實施例中，所述資訊儲存層11還進一步位於所述絕緣層301與所述閘極層12a之間。作為示例，所述資訊儲存層11包括隧穿介電層、電荷捕捉層及高K介電層，所述隧穿介電層連接於所述通道材料層7，所述高K介電層連接於所述閘極層12a，所述電荷捕捉層位於所述隧穿介電層與所述高K介電層之間，所述高K介電層的介電常數K大於4。作為示例，所述隧穿介電層包括但不限於二氧化矽，所述電荷捕捉層包括但不限於氮化矽，所述高K介電層包括但不限於採用原子層沉積法（ALD）或化學氣相沉積法（CVD）沉積的氧化鋁。
需要指出的是，所述閘極層12a的堆疊層數不限於圖14所示的3層，還可以是其它數目，例如可以是8層、16層、32層、64層、128層等。其中，每一垂直通道結構及環繞該垂直通道結構的多個閘極層構成在垂直方向上串聯連接的多個接面型電晶體，可以應用於3D NAND串單元結構或其它記憶結構。作為示例，在一串電晶體中，最上面一個電晶體和最下面一個電晶體可以是不帶記憶功能的非記憶體單元，中間的多個電晶體可以作為帶記憶功能的記憶體單元。
作為示例，所述具有接面的三維半導體記憶體元件還包括導電連接部（未圖示），所述導電連接部將位於最頂層及位於次頂層的兩層所述閘極層連接，或者所述導電連接部將位於最底層及位於次底層的兩層所述閘極層連接。本實施例中，所述導電連接部設置於所述階梯臺階結構的外側面，所述導電部的上下兩端分別連接於位於最頂層的所述閘極層12a的側面與位於次頂層的所述閘極層12a的側面，所述導電部的中間部位連接於這兩層閘極層12a之間的絕緣層301的側面。同樣的，所述導電連接部可以設置於所述階梯臺階結構的外側面，所述導電部的上下兩端分別連接於位於最底層的所述閘極層12a的側面與位於次底層的所述閘極層12a的側面，所述導電部的中間部位連接於這兩層閘極層12a之間的絕緣層301的側面。
作為示例，所述具有接面的三維半導體記憶體元件還包括位元線接觸13及位元線14，所述位元線接觸13位於隔離介電層15中，並連接於最上層的所述源汲材料層5a，所述位元線14連接於所述位元線接觸上方。
本實施例的具有接面的三維半導體記憶體元件具有垂直通道結構及在垂直方向上堆疊的多個閘極層，垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，源汲材料層與通道材料層具有不同的摻雜類型，從而構成在垂直方向上串聯連接的多個接面型電晶體，不僅可以實現更小的元件尺寸，還可以實現更加靈活的記憶單元操作。
綜上所述，本發明的具有接面的三維半導體記憶體元件具有垂直通道結構及在垂直方向上堆疊的多個閘極層，垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，源汲材料層與通道材料層具有不同的摻雜類型，從而構成在垂直方向上串聯連接的多個接面型電晶體，不僅可以實現更小的元件尺寸，還可以實現更加靈活的記憶單元操作。本發明的具有接面的三維半導體記憶體元件的製造方法能夠巧妙地形成在垂直方向上交替堆疊的不同摻雜類型的源汲材料層與通道材料層，實現離子注入技術難以獲得的具有接面的三維半導體記憶體元件。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的請求項所涵蓋。
1:基板 2:通道選擇線 3:複合疊層結構 301:絕緣層 302:磷矽玻璃犧牲層 4:介層孔 5:P型材料層 5a:源汲材料層 6:絕緣材料 7:通道材料層 8:階梯臺階結構 9:字元線切口 10:橫向空隙 11:資訊儲存層 12:導電層 12a:閘極層 13:位元線接觸 14:位元線 15:隔離介電層
圖1顯示為本發明的具有接面的三維半導體記憶體元件的製造方法的製程流程圖。
圖2顯示為本發明的具有接面的三維半導體記憶體元件的製造方法形成複合疊層結構於所述基板上的示意圖。
圖3顯示為本發明的具有接面的三維半導體記憶體元件的製造方法形成介層孔於所述複合疊層結構中的示意圖。
圖4顯示為本發明的具有接面的三維半導體記憶體元件的製造方法形成p型多晶矽於所述介層孔的側壁與底面的示意圖。
圖5顯示為本發明的具有接面的三維半導體記憶體元件的製造方法在所述介層孔中剩餘的空間填充絕緣材料的示意圖。
圖6顯示為本發明的具有接面的三維半導體記憶體元件的製造方法將所述p型多晶矽接觸所述N型重摻雜多晶矽犧牲層的部位轉變為n型摻雜的所述通道材料層的示意圖。
圖7顯示為本發明中介層孔、字元線切口與階梯臺階結構的一種平面佈局圖。
圖8顯示為本發明的具有接面的三維半導體記憶體元件的製造方法在所述複合疊層結構的至少一側形成階梯臺階結構的示意圖。
圖9顯示為本發明的具有接面的三維半導體記憶體元件的製造方法形成字元線切口於所述複合疊層結構中的示意圖。
圖10顯示為本發明的具有接面的三維半導體記憶體元件的製造方法去除所述N型重摻雜多晶矽犧牲層的示意圖。
圖11顯示為本發明的具有接面的三維半導體記憶體元件的製造方法形成資訊儲存層的示意圖。
圖12顯示為本發明的具有接面的三維半導體記憶體元件的製造方法採用導電層替換所述N型重摻雜多晶矽犧牲層的示意圖。
圖13顯示為本發明的具有接面的三維半導體記憶體元件的製造方法去除所述導電切口中的所述導電層的示意圖。
圖14顯示為本發明的具有接面的三維半導體記憶體元件的製造方法形成位元線接觸及位元線的示意圖。
1:基板
2:通道選擇線
301:絕緣層
5a:源汲材料層
6:絕緣材料
7:通道材料層
9:字元線切口
11:資訊儲存層
12a:閘極層
13:位元線接觸
14:位元線
15:隔離介電層

Claims (24)

  1. 一種具有接面的三維半導體記憶體元件的製造方法，包括以下步驟： 提供一基板，形成多個從所述基板往上延伸的垂直通道結構，所述垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，且所述垂直通道結構的最上面一層為所述源汲材料層，所述源汲材料層包括p型多晶矽，所述通道材料層包括n型多晶矽； 形成多個在垂直方向上堆疊的閘極層，每一個所述閘極層分別與一層所述通道材料層連接，相鄰所述閘極層之間通過絕緣層隔離。
  2. 根據請求項1所述的具有接面的三維半導體記憶體元件的製造方法，其中形成所述垂直通道結構包括以下步驟： 形成複合疊層結構於所述基板上，所述複合疊層結構包括在垂直方向上交替堆疊的絕緣層與N型重摻雜多晶矽犧牲層，且所述複合疊層結構的最上面一層為所述絕緣層； 形成介層孔於所述複合疊層結構中，所述介層孔自所述複合疊層結構頂面開口，並往下延伸至所述基板表面； 形成p型多晶矽於所述介層孔內； 進行加熱處理，將所述p型多晶矽接觸所述N型重摻雜多晶矽犧牲層的部位轉變為n型摻雜的所述通道材料層，所述通道材料層上方及下方的所述p型多晶矽分別構成所述源汲材料層。
  3. 根據請求項2所述的具有接面的三維半導體記憶體元件的製造方法，其中所述p型多晶矽未填滿所述介層孔，所述p型多晶矽在所述介層孔中構成中空管結構，進行所述加熱處理之前，還包括在所述介層孔中剩餘的空間填充絕緣材料的步驟。
  4. 根據請求項2所述的具有接面的三維半導體記憶體元件的製造方法，其中所述p型多晶矽填滿所述介層孔，所述p型多晶矽在所述介層孔中構成實心柱結構。
  5. 根據請求項2所述的具有接面的三維半導體記憶體元件的製造方法，還包括蝕刻所述複合疊層結構，以在所述複合疊層結構的至少一側形成階梯臺階結構的步驟。
  6. 根據請求項5所述的具有接面的三維半導體記憶體元件的製造方法，其中所述階梯臺階結構的臺階檯面暴露出所述絕緣層的部分表面。
  7. 根據請求項5所述的具有接面的三維半導體記憶體元件的製造方法，其中利用依次減小或增大的幕罩依次蝕刻多個所述絕緣層及多個所述N型重摻雜多晶矽犧牲層，得到所述階梯臺階結構。
  8. 根據請求項2所述的具有接面的三維半導體記憶體元件的製造方法，還包括形成字元線切口於所述複合疊層結構中的步驟，所述字元線切口自所述複合疊層結構頂面開口，並往下延伸至所述基板表面，所述字元線切口將多個從所述垂直通道結構分隔為多組。
  9. 根據請求項2所述的具有接面的三維半導體記憶體元件的製造方法，其中採用導電層替換所述N型重摻雜多晶矽犧牲層以得到所述閘極層。
  10. 根據請求項1所述的具有接面的三維半導體記憶體元件的製造方法，還包括形成資訊儲存層的步驟，所述資訊儲存層位於所述通道材料層與所述閘極層之間。
  11. 根據請求項10所述的具有接面的三維半導體記憶體元件的製造方法，其中所述資訊儲存層還位於所述絕緣層與所述閘極層之間。
  12. 根據請求項10所述的具有接面的三維半導體記憶體元件的製造方法，其中所述資訊儲存層包括隧穿介電層、電荷捕捉層及高K介電層，所述隧穿介電層連接於所述通道材料層，所述高K介電層連接於所述閘極層，所述電荷捕捉層位於所述隧穿介電層與所述高K介電層之間，所述高K介電層的介電常數K大於4。
  13. 根據請求項10所述的具有接面的三維半導體記憶體元件的製造方法，還包括形成位元線接觸及位元線的步驟，所述位元線接觸連接於最上層的所述源汲材料層，所述位元線連接於所述位元線接觸上方。
  14. 根據請求項1所述的具有接面的三維半導體記憶體元件的製造方法，其中位於最頂層的所述閘極層與位於次頂層的所述閘極層通過導電連接部連接。
  15. 根據請求項1所述的具有接面的三維半導體記憶體元件的製造方法，其中位於最底層的所述閘極層與位於次底層的所述閘極層通過導電連接部連接。
  16. 一種具有接面的三維半導體記憶體元件，包括： 基板； 多個垂直通道結構，從所述基板往上延伸，所述垂直通道結構包括在垂直方向上交替堆疊的源汲材料層與通道材料層，且所述垂直通道結構的最上面一層為所述源汲材料層，所述源汲材料層包括p型多晶矽，所述通道材料層包括n型多晶矽； 多個閘極層，在垂直方向上堆疊，每一個所述閘極層分別與一層所述通道材料層連接，相鄰所述閘極層之間通過絕緣層隔離。
  17. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中所述源汲材料層與所述通道材料層構成中空管結構，所述中空管結構中填充有絕緣材料。
  18. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中所述源汲材料層與所述通道材料層構成實心柱結構。
  19. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中多個所述閘極層的至少一側形成階梯臺階結構。
  20. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中所述具有接面的三維半導體記憶體元件還包括字元線切口，所述字元線切口上下貫穿所述閘極層及所述絕緣層，所述字元線切口將多個從所述垂直通道結構分隔為多組。
  21. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中所述具有接面的三維半導體記憶體元件還包括資訊儲存層，所述資訊儲存層位於所述通道材料層與所述閘極層之間。
  22. 根據請求項21所述的具有接面的三維半導體記憶體元件，其中所述資訊儲存層還位於所述絕緣層與所述閘極層之間。
  23. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中所述具有接面的三維半導體記憶體元件還包括位元線接觸及位元線，所述位元線接觸連接於最上層的所述源汲材料層，所述位元線連接於所述位元線接觸上方。
  24. 根據請求項16所述的具有接面的三維半導體記憶體元件，其中所述具有接面的三維半導體記憶體元件還包括導電連接部，所述導電連接部將位於最頂層及位於次頂層的兩層所述閘極層連接，或者所述導電連接部將位於最底層及位於次底層的兩層所述閘極層連接。
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