WO2022210551A1

WO2022210551A1 - アイソレータ、絶縁モジュールおよびゲートドライバ

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Publication number: WO2022210551A1
Application number: PCT/JP2022/015037
Authority: WO
Inventors: 恵治和田; 靖史濱澤
Original assignee: ローム株式会社
Priority date: 2021-03-29
Filing date: 2022-03-28
Publication date: 2022-10-06
Also published as: JPWO2022210551A1; US20240030276A1; DE112022001264T5; CN117063284A

Abstract

アイソレータは、絶縁層と、絶縁層に埋め込まれたキャパシタと、を有する。キャパシタは、第１電極部と第２電極部と中間電極部とを含む。第１電極部は、絶縁層内に設けられ、絶縁層の表面に形成された第１パッドに接続される。第２電極部は、絶縁層内に設けられ、絶縁層の表面に形成された第２パッドに接続される。中間電極部は、絶縁層内に設けられ、第１電極部および第２電極部に接続されていない。中間電極部は、絶縁層の厚さ方向の位置が互いに異なる第１中間層および第２中間層と、絶縁層の厚さ方向に延びており、第１中間層と前記第２中間層とを繋ぐ接続部と、を有する。キャパシタは、第１電極部と第２電極部とが中間電極部を介して結合することによって構成されている。

Description

アイソレータ、絶縁モジュールおよびゲートドライバ

　本開示は、アイソレータ、絶縁モジュールおよびゲートドライバに関する。

　トランジスタ等のスイッチング素子のゲートにゲート電圧を印加するゲートドライバとして、たとえば絶縁型のゲートドライバが知られている。たとえば特許文献１には、一次側の第１コイルおよび二次側の第２コイルを有するトランスを備える絶縁型のゲートドライバとしての半導体集積回路が記載されている。

特開２０１３－５１５４７号公報

　ここで、ゲートドライバは、第１電圧が印加されることによって動作するように構成された低圧回路と、第１電圧よりも高い第２電圧が印加されることによって動作するように構成された高圧回路と、を備えている場合がある。この場合、トランスは、低圧回路と高圧回路とを絶縁するのに用いられる。かかるゲートドライバにおいては、絶縁耐圧の向上が求められる場合がある。なお、低圧回路と高圧回路との絶縁構造は、トランスに限られず、たとえばキャパシタを用いた絶縁構造であってもよい。

　上記課題を解決するアイソレータは、絶縁層と、前記絶縁層に埋め込まれたキャパシタと、を有する。前記キャパシタは、前記絶縁層内に設けられ、当該絶縁層の表面に形成された第１パッドに接続される第１電極部と、前記絶縁層内に設けられ、前記絶縁層の表面に形成された第２パッドに接続される第２電極部と、前記絶縁層内に設けられ、前記第１電極部および前記第２電極部に接続されていない中間電極部と、を含む。前記中間電極部は、前記絶縁層の厚さ方向の位置が互いに異なる第１中間層および第２中間層と、前記絶縁層の厚さ方向に延びており、前記第１中間層と前記第２中間層とを繋ぐ接続部と、を有する。前記キャパシタは、前記第１電極部と前記第２電極部とが前記中間電極部を介して結合することによって構成されている。

　上記課題を解決する絶縁モジュールは、前記アイソレータを備え、前記アイソレータは、スイッチング素子を駆動させるゲートドライバに含まれる低圧回路チップと高圧回路チップとの間に接続されるものであり、前記絶縁モジュールは前記低圧回路チップをさらに備える。

　上記課題を解決する絶縁モジュールは、前記アイソレータを備え、前記アイソレータは、スイッチング素子を駆動させるゲートドライバに含まれる低圧回路チップと高圧回路チップとを絶縁するのに用いられるものであり、前記絶縁モジュールは前記高圧回路チップをさらに備える。

　上記課題を解決するゲートドライバは、スイッチング素子のゲートに駆動電圧信号を印加するゲートドライバであって、第１電圧が印加されることによって動作するように構成された低圧回路を含む低圧回路チップと、前記第１電圧よりも高い第２電圧が印加されることによって動作するように構成された高圧回路を含む高圧回路チップと、前記低圧回路チップと前記高圧回路チップとの間に接続されたアイソレータと、を備え、前記アイソレータは、絶縁層と、前記絶縁層内に設けられ、当該絶縁層の表面に形成された第１パッドに接続される第１電極部と、前記絶縁層内に設けられ、前記絶縁層の表面に形成された第２パッドに接続される第２電極部と、前記絶縁層内に設けられ、前記第１電極部および前記第２電極部と接続されていない中間電極部と、を備え、前記中間電極部は、前記絶縁層の厚さ方向の位置が互いに異なる第１中間層および第２中間層と、前記絶縁層の厚さ方向に延びており、前記第１中間層と前記第２中間層とを繋ぐ接続部と、を有し、前記第１電極部と前記第２電極部とが前記中間電極部を介して結合することによってキャパシタが構成されている。

　上記課題を解決する絶縁モジュールは、絶縁層と、前記絶縁層に埋め込まれたキャパシタとを有するアイソレータを備えた絶縁モジュールであって、前記アイソレータは、絶縁層と、前記絶縁層内に設けられ、当該絶縁層の表面に形成された第１パッドに接続される第１電極部と、前記絶縁層内に設けられ、前記絶縁層の表面に形成された第２パッドに接続される第２電極部と、前記絶縁層内に設けられ、前記第１電極部および前記第２電極部に接続されていない中間電極部と、を備え、前記中間電極部は、前記絶縁層の厚さ方向の位置が互いに異なる第１中間層および第２中間層と、前記絶縁層の厚さ方向に延びており、前記第１中間層と前記第２中間層とを繋ぐ接続部と、を有し、前記キャパシタは、前記第１電極部と前記第２電極部とが前記中間電極部を介して結合することによって構成されている。

　上記ゲートドライバおよび絶縁モジュールによれば、絶縁耐圧の向上を図ることができる。

図１は、第１実施形態のゲートドライバの模式的な回路図である。図２は、第１実施形態のゲートドライバの内部構成を示す平面図である。図３は、図２のゲートドライバにおけるキャパシタチップのキャパシタの模式的な平面図である。図４は、図２のキャパシタチップの模式的な断面図である。図５は、比較例のキャパシタチップの模式的な断面図である。図６は、第２実施形態のゲートドライバの模式的な回路図である。図７は、第２実施形態のゲートドライバの内部構成を示す平面図である。図８は、第３実施形態のゲートドライバの模式的な回路図である。図９は、第３実施形態のゲートドライバにおける絶縁モジュールの模式的な断面図である。図１０は、第４実施形態のゲートドライバの模式的な回路図である。図１１は、第４実施形態のゲートドライバにおける絶縁モジュールの模式的な断面図である。図１２は、第５実施形態のゲートドライバの模式的な回路図である。図１３は、第５実施形態のゲートドライバにおける絶縁モジュールの模式的な断面図である。図１４は、変更例のゲートドライバにおけるキャパシタチップの模式的な断面図である。図１５は、変更例のゲートドライバにおけるキャパシタチップの模式的な断面図である。図１６は、変更例のゲートドライバの一部の模式的な断面図である。図１７は、変更例のゲートドライバの一部の模式的な断面図である。図１８は、変更例のキャパシタチップの模式的な断面図である。図１９は、変更例のゲートドライバの模式的な回路図である。図２０は、図１９のゲートドライバの内部構成を示す平面図である。

　以下、ゲートドライバの実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。

　［第１実施形態］
　図１～図４を参照して、第１実施形態のゲートドライバ１０について説明する。図１は、ゲートドライバ１０の回路構成の一例を簡略化して示している。

　図１に示すように、ゲートドライバ１０は、スイッチング素子のゲートに駆動電圧信号を印加するものであり、たとえば、電気自動車やハイブリッド自動車に搭載されるインバータ装置５００に適用されている。インバータ装置５００は、互いに直列に接続された一対のスイッチング素子５０１，５０２と、ゲートドライバ１０と、ゲートドライバ１０を制御するＥＣＵ（Electronic Control Unit）５０３と、を備えている。スイッチング素子５０１はたとえば駆動電源に接続されるハイサイドのスイッチング素子であり、スイッチング素子５０２はローサイドのスイッチング素子である。スイッチング素子５０１，５０２としては、たとえばＳｉＭＯＳＦＥＴ（Si Metal-Oxide-Semiconductor Field-Effect Transistor）、ＳｉＣＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のトランジスタが挙げられる。本実施形態のゲートドライバ１０は、スイッチング素子５０１のゲートに駆動電圧信号を印加する。なお、以降の説明では、スイッチング素子５０１，５０２にＭＯＳＦＥＴが用いられた場合として説明する。

　ゲートドライバ１０は、スイッチング素子５０１，５０２ごとにそれぞれ設けられており、スイッチング素子５０１，５０２を個別に駆動させる。本実施形態では、説明の便宜上、スイッチング素子５０１を駆動させるゲートドライバ１０について説明する。

　ゲートドライバ１０は、第１電圧Ｖ１が印加されることによって動作するように構成された低圧回路２０と、第１電圧Ｖ１よりも高い第２電圧Ｖ２が印加されることによって動作するように構成された高圧回路３０と、キャパシタ４０と、を備えている。第１電圧Ｖ１および第２電圧Ｖ２は直流電圧である。

　本実施形態のゲートドライバ１０は、外部の制御装置としてのＥＣＵ５０３からの制御信号に基づいて、低圧回路２０からキャパシタ４０を介して高圧回路３０に信号が伝達され、高圧回路３０から駆動電圧信号が出力されるように構成されている。

　低圧回路２０から高圧回路３０に向けて伝達される信号、すなわち低圧回路２０から出力される信号としては、たとえばスイッチング素子５０１を駆動させるための信号であり、一例としてはセット信号およびリセット信号が挙げられる。セット信号はＥＣＵ５０３からの制御信号の立ち上がりを伝達する信号であり、リセット信号はＥＣＵ５０３からの制御信号の立ち下がりを伝達する信号である。セット信号およびリセット信号は、スイッチング素子５０１の駆動電圧信号を生成するための信号であるともいえる。このため、セット信号およびリセット信号は、第１信号に対応している。

　低圧回路２０は、ＥＣＵ５０３と電気的に接続される回路であり、ＥＣＵ５０３から入力された制御信号に基づいてセット信号およびリセット信号を生成する。たとえば、低圧回路２０は、制御信号の立ち上がりに応答してセット信号を生成する一方、制御信号の立ち下がりに応答してリセット信号を生成する。そして、低圧回路２０は、生成したセット信号およびリセット信号を高圧回路３０に向けて送信する。

　高圧回路３０は、スイッチング素子５０１のゲートと電気的に接続される回路であり、低圧回路２０から受信したセット信号およびリセット信号に基づいて、スイッチング素子５０１を駆動するための駆動電圧信号を生成し、その駆動電圧信号をスイッチング素子５０１のゲートに印加する。つまり、高圧回路３０は、低圧回路２０から出力された第１信号に基づいてスイッチング素子５０１のゲートに印加する駆動電圧信号を生成するともいえる。詳細には、高圧回路３０は、セット信号に基づいてスイッチング素子５０１をオンする駆動電圧信号を生成し、スイッチング素子５０１のゲートに印加する。一方、高圧回路３０は、リセット信号に基づいてスイッチング素子５０１をオフする駆動電圧信号を生成し、その駆動電圧信号をスイッチング素子５０１のゲートに印加する。このように、ゲートドライバ１０によってスイッチング素子５０１のオンオフが制御される。

　高圧回路３０は、たとえばセット信号およびリセット信号が入力されるＲＳ型フリップフロップ回路と、ＲＳ型フリップフロップ回路の出力信号に基づいて駆動電圧信号を生成するドライバ部と、を有している。ただし、高圧回路３０の具体的な回路構成は任意である。

　キャパシタ４０は、低圧回路２０と高圧回路３０との間に設けられている。すなわち、低圧回路２０と高圧回路３０とは、キャパシタ４０を介して電気的に接続されている。本実施形態のゲートドライバ１０では、キャパシタ４０によって低圧回路２０と高圧回路３０とが絶縁されている。より詳細には、キャパシタ４０によって低圧回路２０と高圧回路３０との間で直流電圧が伝達されることが規制されている一方、セット信号やリセット信号などの各種信号の伝達は可能となっている。

　すなわち、低圧回路２０と高圧回路３０とが絶縁されている状態とは、低圧回路２０と高圧回路３０との間において、直流電圧の伝達が遮断されている状態を意味し、低圧回路２０と高圧回路３０との間における信号の伝達については許容している。

　ゲートドライバ１０の絶縁耐圧は、たとえば２５００Ｖｒｍｓ以上７５００Ｖｒｍｓ以下である。本実施形態のゲートドライバ１０の絶縁耐圧は、３７５０Ｖｒｍｓ程度である。ただし、ゲートドライバ１０の絶縁耐圧の具体的な数値はこれに限られず任意である。

　本実施形態におけるキャパシタ４０の絶縁耐圧は、たとえば２５００Ｖｒｍｓ以上７５００Ｖｒｍｓ以下である。なお、キャパシタ４０の絶縁耐圧は、２５００Ｖｒｍｓ以上５７００Ｖｒｍｓ以下であってもよい。ただし、これに限られず、キャパシタ４０の絶縁耐圧は任意である。

　本実施形態では、低圧回路２０のグランドと高圧回路３０のグランドとが独立して設けられている。以下、低圧回路２０のグランド電位を第１基準電位とし、高圧回路３０のグランド電位を第２基準電位とする。この場合、第１電圧Ｖ１は第１基準電位からの電圧であり、第２電圧Ｖ２は第２基準電位からの電圧である。第１電圧Ｖ１はたとえば４．５Ｖ以上５．５Ｖ以下であり、第２電圧Ｖ２はたとえば９Ｖ以上２４Ｖ以下である。

　以下、キャパシタ４０について詳細に説明する。
　本実施形態のゲートドライバ１０は、低圧回路２０から高圧回路３０に向けて２種類の信号を伝達することに対応させて、キャパシタ４０を２つ備えている。詳細には、ゲートドライバ１０は、セット信号の伝達に用いられるキャパシタ４０と、リセット信号の伝達に用いられるキャパシタ４０と、を備えている。以下、説明の便宜上、セット信号の伝達に用いられるキャパシタ４０をキャパシタ４０Ａとし、リセット信号の伝達に用いられるキャパシタ４０をキャパシタ４０Ｂとする。

　ゲートドライバ１０は、低圧回路２０とキャパシタ４０Ａとを接続する低圧信号線２１Ａと、低圧回路２０とキャパシタ４０Ｂとを接続する低圧信号線２１Ｂと、を備えている。このため、低圧信号線２１Ａは、セット信号を低圧回路２０からキャパシタ４０Ａに伝達する。低圧信号線２１Ｂは、リセット信号を低圧回路２０からキャパシタ４０Ｂに伝達する。

　ゲートドライバ１０は、キャパシタ４０Ａと高圧回路３０とを接続する高圧信号線３１Ａと、キャパシタ４０Ｂと高圧回路３０とを接続する高圧信号線３１Ｂと、を備えている。このため、高圧信号線３１Ａは、セット信号をキャパシタ４０Ａから高圧回路３０に伝達する。高圧信号線３１Ｂは、リセット信号をキャパシタ４０Ｂから高圧回路３０に伝達する。

　キャパシタ４０Ａは、第１電極４１Ａおよび第２電極４２Ａと、を有している。第１電極４１Ａは低圧回路２０に電気的に接続されており、第２電極４２Ａは高圧回路３０に電気的に接続されている。

　キャパシタ４０Ｂは、第１電極４１Ｂおよび第２電極４２Ｂと、を有している。第１電極４１Ｂは低圧回路２０に電気的に接続されており、第２電極４２Ｂは高圧回路３０に電気的に接続されている。

　以下、ゲートドライバ１０の構造について図２を用いて説明する。図２はゲートドライバ１０の内部構成を示す平面図の一例を示している。なお、図１では、ゲートドライバ１０の回路構成を簡略化して示しているため、図２のゲートドライバ１０の外部端子の数は、図１のゲートドライバ１０の外部端子の数よりも多い。ここで、ゲートドライバ１０の外部端子の数とは、ゲートドライバ１０と、ＥＣＵ５０３やスイッチング素子５０１（図１参照）等のゲートドライバ１０の外部の電子部品とを接続可能な外部電極の数である。また、図２のゲートドライバ１０における低圧回路２０から高圧回路３０に信号を送信する信号線の数（後述するワイヤＷの数）は、図１のゲートドライバ１０の信号線の数よりも多い。

　図２に示すように、ゲートドライバ１０は、複数の半導体チップが１パッケージ化された半導体装置であり、たとえばインバータ装置５００に設けられた回路基板に実装される。なお、各スイッチング素子５０１，５０２は、上記回路基板とは別の実装基板に実装されている。この実装基板には、冷却器が取り付けられている。

　ゲートドライバ１０のパッケージ形式は、ＳＯ系であり、本実施形態ではＳＯＰである。ゲートドライバ１０は、半導体チップとしての低圧回路チップ６０、高圧回路チップ７０、およびキャパシタチップ８０と、低圧回路チップ６０が搭載された低圧リードフレーム９０と、高圧回路チップ７０が搭載された高圧リードフレーム１００と、各リードフレーム９０，１００の一部および各チップ６０，７０，８０を封止する封止樹脂１１０と、を備えている。なお、本実施形態では、キャパシタチップ８０は「アイソレータ」に対応している。キャパシタチップ８０および封止樹脂１１０は、低圧回路２０と高圧回路３０とを絶縁する「絶縁モジュール」に対応している。また、図２において、封止樹脂１１０は、ゲートドライバ１０の内部構造を説明する都合上、二点鎖線で示している。また、ゲートドライバ１０のパッケージ形式は任意に変更可能である。

　封止樹脂１１０は、電気絶縁性を有する材料からなり、たとえば黒色のエポキシ樹脂からなる。封止樹脂１１０は、ｚ方向を厚さ方向とする矩形板状に形成されている。封止樹脂１１０は、４つの樹脂側面１１１～１１４を有している。詳細には、封止樹脂１１０は、ｘ方向の両端面としての樹脂側面１１１，１１２と、ｙ方向の両端面としての樹脂側面１１３，１１４と、を備えている。ｘ方向およびｙ方向は、ｚ方向に対して直交する方向である。ｘ方向およびｙ方向は互いに直交している。なお、以降の説明において、平面視とは、ｚ方向から視ることを意味する。

　低圧リードフレーム９０および高圧リードフレーム１００はそれぞれ、導体からなり、本実施形態ではＣｕ（銅）からなる。各リードフレーム９０，１００は、封止樹脂１１０の内外に跨って設けられている。

　低圧リードフレーム９０は、封止樹脂１１０内に配置されている低圧ダイパッド９１と、封止樹脂１１０の内外に跨って配置されている複数の低圧リード９２と、を有している。各低圧リード９２は、ＥＣＵ５０３（図１参照）等の外部の電子機器と電気的に接続する外部端子を構成している。

　低圧ダイパッド９１には、低圧回路チップ６０およびキャパシタチップ８０が搭載されている。平面視において、低圧ダイパッド９１は、そのｙ方向の中央が封止樹脂１１０のｙ方向の中央よりも樹脂側面１１３の近くとなるように配置されている。本実施形態では、低圧ダイパッド９１は、封止樹脂１１０から露出していない。平面視における低圧ダイパッド９１の形状は、ｘ方向が長辺方向となり、ｙ方向が短辺方向となる矩形状である。

　複数の低圧リード９２は、ｘ方向において互いに離間して配列されている。複数の低圧リード９２のうちｘ方向の両端部に配置された低圧リード９２のそれぞれは、低圧ダイパッド９１と一体化されている。各低圧リード９２の一部は、樹脂側面１１３から封止樹脂１１０の外方に向けて突出している。

　高圧リードフレーム１００は、封止樹脂１１０内に配置されている高圧ダイパッド１０１と、封止樹脂１１０の内外に跨って配置されている複数の高圧リード１０２と、を有している。各高圧リード１０２は、スイッチング素子５０１（図１参照）のゲート等の外部の電子機器と電気的に接続する外部端子を構成している。

　高圧ダイパッド１０１には、高圧回路チップ７０が搭載されている。平面視において、高圧ダイパッド１０１は、ｙ方向において低圧ダイパッド９１よりも樹脂側面１１４の近くに配置されている。本実施形態では、高圧ダイパッド１０１は、封止樹脂１１０から露出していない。平面視における高圧ダイパッド１０１の形状は、ｘ方向が長辺方向となり、ｙ方向が短辺方向となる矩形状である。

　低圧ダイパッド９１と高圧ダイパッド１０１とは、ｙ方向において離間して配列されている。このため、ｙ方向とは、両ダイパッド９１，１０１の配列方向ともいえる。
　低圧ダイパッド９１および高圧ダイパッド１０１のｙ方向の寸法は、搭載する半導体チップのサイズや数によって設定される。本実施形態では、低圧ダイパッド９１に低圧回路チップ６０およびキャパシタチップ８０が搭載され、高圧ダイパッド１０１に高圧回路チップ７０が搭載されているため、低圧ダイパッド９１のｙ方向の寸法が高圧ダイパッド１０１のｙ方向の寸法よりも大きくなる。

　複数の高圧リード１０２は、ｘ方向において互いに離間して配列されている。複数の高圧リード１０２のうち一対の高圧リード１０２は、高圧ダイパッド１０１と一体化されている。各高圧リード１０２の一部は、樹脂側面１１４から封止樹脂１１０の外方に向けて突出している。

　本実施形態では、高圧リード１０２の数は、低圧リード９２の数と同じである。図２から分かるように、複数の低圧リード９２および複数の高圧リード１０２は、低圧ダイパッド９１および高圧ダイパッド１０１の配列方向（ｙ方向）と直交する方向（ｘ方向）に配列されている。なお、高圧リード１０２の数および低圧リード９２の数のそれぞれは、任意に変更可能である。

　本実施形態では、低圧ダイパッド９１は低圧ダイパッド９１と一体化された一対の低圧リード９２によって支持され、高圧ダイパッド１０１は高圧ダイパッド１０１と一体化された一対の高圧リード１０２によって支持されているため、各ダイパッド９１，１０１には、樹脂側面１１１，１１２に露出する吊りリードが設けられていない。このため、低圧リードフレーム９０と高圧リードフレーム１００との間の絶縁距離を大きく取ることができる。

　低圧回路チップ６０、高圧回路チップ７０、およびキャパシタチップ８０は、ｙ方向において互いに離間して配列されている。換言すると、平面視において、低圧回路チップ６０、高圧回路チップ７０、およびキャパシタチップ８０は、両ダイパッド９１，１０１の配列方向において互いに離間して配列されているともいえる。本実施形態では、ｙ方向において樹脂側面１１３から樹脂側面１１４に向けて、低圧回路チップ６０、キャパシタチップ８０、および高圧回路チップ７０の順に配列されている。

　なお、各リード９２，１０２がｘ方向に配列されている点に着目すれば、ｘ方向は各リード９２，１０２の配列方向ともいえ、ｙ方向は平面視において各リード９２，１０２の配列方向とは直交する方向ともいえる。このため、低圧回路チップ６０、高圧回路チップ７０、およびキャパシタチップ８０は、平面視において、各リード９２，１０２の配列方向と直交する方向において互いに離間して配列されているともいえる。そして、平面視において、低圧リード９２から高圧リード１０２に向かうにつれて、低圧回路チップ６０、キャパシタチップ８０、および高圧回路チップ７０の順に配列されているともいえる。

　低圧回路チップ６０は、図１に示す低圧回路２０を含む。平面視における低圧回路チップ６０の形状は、短辺および長辺を有する矩形状である。平面視において、低圧回路チップ６０は、長辺がｘ方向に沿い、短辺がｙ方向に沿うように低圧ダイパッド９１に搭載されている。低圧回路チップ６０は、ｚ方向において互いに反対側を向くチップ主面６０ｓおよびチップ裏面（図示略）を有している。低圧回路チップ６０のチップ裏面は、はんだやＡｇ（銀）ペースト等の導電性接合材によって低圧ダイパッド９１に接合されている。

　低圧回路チップ６０のチップ主面６０ｓには、複数の第１電極パッド６１、複数の第２電極パッド６２、および複数の第３電極パッド６３が形成されている。各電極パッド６１～６３は、図１に示す低圧回路２０と電気的に接続されている。

　複数の第１電極パッド６１は、チップ主面６０ｓのうちチップ主面６０ｓのｙ方向の中央よりも低圧リード９２の近くに配置されている。複数の第１電極パッド６１は、ｘ方向に配列されている。複数の第２電極パッド６２は、チップ主面６０ｓのｙ方向の両端部のうちキャパシタチップ８０に近い方の端部に配置されている。複数の第２電極パッド６２は、ｘ方向に配列されている。複数の第３電極パッド６３は、チップ主面６０ｓのｘ方向の両端部に配置されている。

　キャパシタチップ８０は、キャパシタチップ８０は、両キャパシタ４０Ａ，４０Ｂを含むものであり、詳細には、両キャパシタ４０Ａ，４０Ｂが１チップ化されたものである。本実施形態では、図２に示すとおり、キャパシタチップ８０は、２つのキャパシタ４０Ａおよび２つのキャパシタ４０Ｂを含む。つまり、図２に示すキャパシタチップ８０においては、低圧回路２０および高圧回路３０（ともに図１参照）とは、図１の回路図とは異なり、信号を伝達するための４つの伝達経路を有している。なお、キャパシタチップ８０は、図１の回路図とおり、２つのキャパシタ４０Ａ，４０Ｂを有していてもよい。

　平面視におけるキャパシタチップ８０の形状は、短辺および長辺を有する矩形状である。本実施形態では、平面視において、キャパシタチップ８０は、長辺がｘ方向に沿い、短辺がｙ方向に沿うように低圧ダイパッド９１に搭載されている。２つのキャパシタ４０Ａおよび２つのキャパシタ４０Ｂは、キャパシタチップ８０の長辺方向（本実施形態ではｘ方向）において互いに離間して配列されている。２つのキャパシタ４０Ａおよび２つのキャパシタ４０Ｂは、平面視において、各チップ６０，７０，８０が配列される方向と直交する方向に配列されているともいえる。

　ここで、便宜上、ｘ方向においてキャパシタ４０Ａおよびキャパシタ４０Ｂは交互に配置されているものとする。より詳細には、封止樹脂１１０の樹脂側面１１３に最も近くのキャパシタをキャパシタ４０Ａとして、ｘ方向においてキャパシタ４０Ａおよびキャパシタ４０Ｂが交互に配置されている。

　キャパシタチップ８０は、低圧回路チップ６０のｙ方向の隣に配置されている。本実施形態では、キャパシタチップ８０は、低圧回路チップ６０よりも高圧回路チップ７０に近い位置に配置されている。

　図４に示すように、キャパシタチップ８０は、ｚ方向において互いに反対側を向くチップ主面８０ｓおよびチップ裏面８０ｒを有している。チップ主面８０ｓは低圧回路チップ６０のチップ主面６０ｓ（図２参照）と同じ側を向き、チップ裏面８０ｒは低圧回路チップ６０のチップ裏面と同じ側を向いている。キャパシタチップ８０のチップ裏面８０ｒは、導電性接合材ＳＤによって低圧ダイパッド９１に接合されている。

　図２に示すように、キャパシタチップ８０のチップ主面８０ｓには、複数の第１電極パッド８１および複数の第２電極パッド８２が形成されている。複数の第１電極パッド８１は、たとえばチップ主面８０ｓのｙ方向の両端部のうち低圧回路チップ６０に近い方の端部に配置されている。複数の第１電極パッド８１は、ｘ方向に配列されている。複数の第２電極パッド８２は、チップ主面８０ｓのｙ方向の両端部のうち高圧回路チップ７０に近い方の端部に配置されている。複数の第２電極パッド８２は、ｘ方向に配列されている。

　ゲートドライバ１０の絶縁耐圧を予め設定された絶縁耐圧とするため、各リードフレーム９０，１００が最も接近する低圧ダイパッド９１と高圧ダイパッド１０１とを所定距離以上に離間させる必要がある。このため、平面視において、高圧回路チップ７０とキャパシタチップ８０との間の距離は、低圧回路チップ６０とキャパシタチップ８０との間の距離よりも大きくなる。

　キャパシタ４０Ａの第１電極４１Ａおよびキャパシタ４０Ｂの第１電極４１Ｂは、複数の第１電極パッド８１に対して個別に電気的に接続されている。キャパシタ４０Ａの第２電極４２Ａおよびキャパシタ４０Ｂの第２電極４２Ｂは、複数の第２電極パッド８２に対して個別に電気的に接続されている。

　図２に示すように、高圧回路チップ７０は、高圧回路３０（図１参照）を含む。平面視における高圧回路チップ７０の形状は、短辺および長辺を有する矩形状である。平面視において、高圧回路チップ７０は、長辺がｘ方向に沿い、短辺がｙ方向に沿うように高圧ダイパッド１０１に搭載されている。高圧回路チップ７０は、ｚ方向において互いに反対側を向くチップ主面７０ｓおよびチップ裏面（図示略）を有している。チップ主面７０ｓはキャパシタチップ８０のチップ主面８０ｓと同じ側を向き、高圧回路チップ７０のチップ裏面はキャパシタチップ８０のチップ裏面８０ｒ（図４参照）と同じ側を向いている。高圧回路チップ７０のチップ裏面は、導電性接合材によって高圧ダイパッド１０１に接合されている。

　図２に示すように、高圧回路チップ７０のチップ主面７０ｓには、複数の第１電極パッド７１、複数の第２電極パッド７２、および複数の第３電極パッド７３が形成されている。複数の第１電極パッド７１は、チップ主面７０ｓのｙ方向の両端部のうちキャパシタチップ８０に近い方の端部に配置されている。複数の第１電極パッド７１は、ｘ方向に配列されている。複数の第２電極パッド７２は、チップ主面７０ｓのｙ方向の両端部のうちキャパシタチップ８０から遠い方の端部に配置されている。複数の第２電極パッド７２は、ｘ方向に配列されている。複数の第３電極パッド７３は、チップ主面７０ｓのｘ方向の両端部に配置されている。各電極パッド７１～７３は、高圧回路チップ７０内において高圧回路３０（図１参照）と電気的に接続されている。

　低圧回路チップ６０、キャパシタチップ８０、および高圧回路チップ７０のそれぞれには、複数のワイヤＷが接続されている。各ワイヤＷは、ワイヤボンディング装置によって形成されるボンディングワイヤであり、たとえばＡｕ（金）、Ａｌ（アルミニウム）、Ｃｕ等の導体からなる。

　低圧回路チップ６０は、ワイヤＷによって低圧リードフレーム９０と電気的に接続されている。詳細には、低圧回路チップ６０の複数の第１電極パッド６１と複数の低圧リード９２とがワイヤＷによって接続されている。低圧回路チップ６０の複数の第３電極パッド６３と、複数の低圧リード９２のうち低圧ダイパッド９１と一体化された一対の低圧リード９２とがワイヤＷによって接続されている。これにより、低圧回路２０（図１参照）と複数の低圧リード９２（ゲートドライバ１０の外部電極のうちＥＣＵ５０３と電気的に接続される外部電極）とが電気的に接続されている。本実施形態では、低圧ダイパッド９１と一体化された一対の低圧リード９２がグランド端子を構成し、かつワイヤＷによって低圧回路２０と低圧ダイパッド９１とが電気的に接続されているため、低圧ダイパッド９１が低圧回路２０のグランドと同じ電位となる。

　低圧回路チップ６０とキャパシタチップ８０とは、ワイヤＷによって電気的に接続されている。詳細には、低圧回路チップ６０の複数の第２電極パッド６２と、キャパシタチップ８０の複数の第１電極パッド８１とがワイヤＷによって接続されている。これにより、低圧回路２０と、キャパシタ４０Ａ，４０Ｂの第１電極４１Ａ，４１Ｂ（図１参照）とが電気的に接続される。

　キャパシタチップ８０と高圧回路チップ７０とは、ワイヤＷによって電気的に接続されている。より詳細には、キャパシタチップ８０の複数の第２電極パッド８２と高圧回路チップ７０の複数の第１電極パッド７１とがワイヤＷによって接続されている。これにより、キャパシタ４０Ａの第２電極４２Ａと高圧回路３０（ともに図１参照）とが電気的に接続され、キャパシタ４０Ｂの第２電極４２Ｂと高圧回路３０（ともに図１参照）とが電気的に接続されている。

　高圧回路チップ７０と高圧リードフレーム１００の複数の高圧リード１０２とのそれぞれは、ワイヤＷによって電気的に接続されている。詳細には、高圧回路チップ７０の複数の第２電極パッド７２および複数の第３電極パッド７３と複数の高圧リード１０２とがワイヤＷによって接続されている。これにより、高圧回路３０と複数の高圧リード１０２（ゲートドライバ１０の外部電極のうちスイッチング素子５０１等のインバータ装置５００と電気的に接続される外部電極）とが電気的に接続されている。本実施形態では、高圧ダイパッド１０１と一体化された一対の高圧リード１０２がグランド端子を構成し、かつワイヤＷによって高圧回路３０と高圧ダイパッド１０１とが電気的に接続されているため、高圧ダイパッド１０１が高圧回路３０のグランドと同じ電位となる。

　（キャパシタチップの構成）
　次に、図３および図４を参照して、キャパシタチップ８０の詳細な構成について説明する。なお、キャパシタ４０Ｂは、キャパシタ４０Ａと同じ構成であるため、その説明を省略する。また以降の説明では、キャパシタチップ８０のチップ裏面８０ｒからチップ主面８０ｓに向かう方向を上方とし、チップ主面８０ｓからチップ裏面８０ｒに向かう方向を下方とする。図３は、キャパシタチップ８０内におけるキャパシタ４０Ａ，４０Ｂの位置関係を模式的に示す平面図である。図４は、キャパシタ４０Ａをｙ方向およびｚ方向に沿う平面によって切った断面図である。図４では、図面の見やすさの観点から、ハッチングの一部を省略して示している。

　上述したように、キャパシタチップ８０は、両キャパシタ４０Ａ，４０Ｂを含むものであり、より詳細には両キャパシタ４０Ａ，４０Ｂが１チップ化されたものである。つまり、キャパシタチップ８０は、低圧回路チップ６０と高圧回路チップ７０（ともに図２参照）とは別の両キャパシタ４０Ａ，４０Ｂ専用の半導体チップである。

　図４に示すように、キャパシタチップ８０は、基板８４と、基板８４上に形成された絶縁層８５と、を有している。
　基板８４は、たとえば半導体基板からなり、本実施形態ではＳｉ（シリコン）を含む材料から形成された基板である。なお、基板８４は、半導体基板として、ワイドバンドギャップ半導体や化合物半導体が用いられてもよい。また、基板８４は、半導体基板に代えて、ガラスを含む材料で形成された絶縁基板が用いられてもよい。

　ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでいてもよい。

　基板８４は、ｚ方向において互いに反対側を向く基板主面８４ｓおよび基板裏面８４ｒを有している。基板裏面８４ｒは、キャパシタチップ８０のチップ裏面８０ｒを構成している。

　本実施形態では、基板８４の基板主面８４ｓには、ｚ方向において複数の絶縁層８５が積層されている。つまり、ｚ方向は、絶縁層８５の厚さ方向であるともいえる。絶縁層８５は、基板８４の基板主面８４ｓ上に形成されている。本実施形態では、複数の絶縁層８５の合計の厚さは、基板８４の厚さよりも厚い。ただし、絶縁層８５の積層数は、キャパシタチップ８０の要求される絶縁耐圧に応じて設定される。このため、絶縁層８５の積層数によっては、絶縁層８５の合計の厚さが基板８４の厚さよりも薄くてもよい。

　絶縁層８５は、第１絶縁膜８５Ａと、第１絶縁膜８５Ａ上に形成された第２絶縁膜８５Ｂと、を有している。
　第１絶縁膜８５Ａは、たとえばエッチングストッパ膜であり、ＳｉＮ（窒化シリコン）、ＳｉＣ、ＳｉＣＮ（窒素添加炭化シリコン）等を含む材料によって形成されている。本実施形態では、第１絶縁膜８５Ａは、ＳｉＮを含む材料によって形成されている。第２絶縁膜８５Ｂは、たとえば層間絶縁膜であり、ＳｉＯ_２（酸化シリコン）を含む材料によって形成された酸化膜である。図４に示すとおり、第２絶縁膜８５Ｂの厚さは、第１絶縁膜８５Ａの厚さよりも厚い。第１絶縁膜８５Ａの厚さは、１００ｎｍ以上１０００ｎｍ未満であってもよい。第２絶縁膜８５Ｂの厚さは、１０００ｎｍ以上３０００ｎｍ以下であってもよい。本実施形態では、第１絶縁膜８５Ａの厚さはたとえば３００ｎｍ程度であり、第２絶縁膜８５Ｂの厚さはたとえば２０００ｎｍ程度である。

　絶縁層８５の表面８５ｓには、第１電極パッド８１および第２電極パッド８２が設けられている。ここで、本実施形態では、絶縁層８５の表面８５ｓは、ｚ方向において積層された複数の絶縁層８５のうち最上層の絶縁層８５の表面である。第１電極パッド８１および第２電極パッド８２はそれぞれ、たとえばＡｌを含む材料によって形成されている。

　キャパシタチップ８０は、絶縁層８５の表面８５ｓに形成された保護膜８６と、保護膜８６上に形成されたパッシベーション膜８７と、をさらに有している。保護膜８６は、絶縁層８５を保護する膜であり、たとえばシリコン酸化膜からなる。パッシベーション膜８７は、キャパシタチップ８０の表面保護膜であり、たとえばシリコン窒化膜からなる。パッシベーション膜８７は、キャパシタチップ８０のチップ主面８０ｓを構成している。

　第１電極パッド８１および第２電極パッド８２は、保護膜８６およびパッシベーション膜８７によって覆われている。一方、保護膜８６およびパッシベーション膜８７には、第１電極パッド８１および第２電極パッド８２を露出する開口部が設けられている。このため、各電極パッド８１，８２には、ワイヤＷを接続するための露出面が形成されている。

　キャパシタ４０Ａは、第１電極パッド８１に電気的に接続される第１電極部５１と、第２電極パッド８２に電気的に接続される第２電極部５２と、第１電極部５１および第２電極部５２に接続されていない中間電極部５３，５４と、を備えている。キャパシタ４０Ａは、各電極部５１，５２および各中間電極部５３，５４によって構成された複数のキャパシタセル５５を有している。キャパシタ４０Ａは、第１電極部５１と第２電極部５２とが各中間電極部５３，５４を介して結合することによって構成されている。なお、各中間電極部５３，５４は、第１電極部５１および第２電極部５２に印加された電位に固定されない電気的にフローティング状態であるともいえる。

　ここで、第１電極部５１はキャパシタ４０Ａの第１電極４１Ａ（図１参照）を構成し、第２電極部５２はキャパシタ４０Ａの第２電極４２Ａ（図１参照）を構成している。本実施形態では、キャパシタ４０Ａにおける中間電極部は、複数設けられているともいえる。また、以降の説明において、中間電極部５３を「第１中間電極部５３」とし、中間電極部５４を「第２中間電極部５４」とする。

　第１電極部５１、第２電極部５２、および各中間電極部５３，５４は、たとえば同一の金属材料によって形成されている。第１電極部５１、第２電極部５２、および各中間電極部５３，５４を構成する金属材料は、Ｃｕ、Ａｌ、Ｔｉ（チタン）、Ｗ（タングステン）のいずれかを含む。本実施形態では、第１電極部５１、第２電極部５２、および各中間電極部５３，５４を構成する金属材料は、Ｃｕを含む材料によって形成されている。

　第１電極部５１、第２電極部５２、および各中間電極部５３，５４はそれぞれ、絶縁層８５内に設けられている。第１電極部５１、第２電極部５２、および各中間電極部５３，５４は、ｚ方向において互いに異なる位置に配置された部分を有している。

　第１電極部５１、第２電極部５２、および各中間電極部５３，５４はそれぞれ、絶縁層８５内のうちｚ方向において互いにずれた位置に配置されている。つまり、第１電極部５１、第２電極部５２、および各中間電極部５３，５４はそれぞれ、絶縁層８５内のうちｚ方向において互いに異なる位置に配置されている部分を有しているともいえる。

　第１電極部５１は、ｚ方向において第２電極部５２および各中間電極部５３，５４よりも基板８４の近くに配置されている。一方、第１電極部５１は、ｚ方向において基板８４から離れた位置に配置されている。つまり、第１電極部５１と基板８４とのｚ方向の間には、絶縁層８５が介在している。

　第２電極部５２は、ｚ方向において第１電極部５１および各中間電極部５３，５４よりも基板８４から離れた位置に配置されている。一方、第２電極部５２は、ｚ方向において絶縁層８５の表面８５ｓよりも基板８４の近くに配置されている。本実施形態では、第２電極部５２は、複数の絶縁層８５のうち最上層の絶縁層８５よりも１つ下の絶縁層８５に設けられている。

　本実施形態では、各中間電極部５３，５４は、ｚ方向において第１電極部５１と第２電極部５２との間に配置されている。第１中間電極部５３は、ｚ方向において第１電極部５１と第２中間電極部５４との間に配置されている。第２中間電極部５４は、ｚ方向において第１中間電極部５３と第２電極部５２との間に配置されている。

　図３に示すように、本実施形態では、ｚ方向から視た第１電極部５１の形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形状である。平面視において、第１電極部５１は、たとえばキャパシタチップ８０のｙ方向の中央に配置されている。図４に示すように、本実施形態では、第１電極部５１の厚さ（第１電極部５１のｚ方向の寸法）は、絶縁層８５の厚さ（絶縁層８５のｚ方向の寸法）と等しい。ここで、絶縁層８５の厚さは、第１絶縁膜８５Ａの厚さ（第１絶縁膜８５Ａのｚ方向の寸法）と第２絶縁膜８５Ｂの厚さ（第２絶縁膜８５Ｂのｚ方向の寸法）との合計の厚さである。また、第１電極部５１の厚さと絶縁層８５の厚さとの差がたとえば第１電極部５１の厚さの２０％以内であれば、第１電極部５１の厚さと絶縁層８５の厚さとが等しいといえる。

　図４に示すように、第１電極部５１は、第１接続配線１２１によって第１電極パッド８１に電気的に接続されている。第１接続配線１２１は、第１電極部５１と第１電極パッド８１とを接続する配線であり、複数の絶縁層８５内に設けられている。つまり、第１電極部５１と第１電極パッド８１とは、キャパシタチップ８０内において電気的に接続されている。第１電極部５１と第１電極パッド８１とは、複数の絶縁層８５内において電気的に接続されているともいえる。

　第１中間電極部５３は、ｚ方向において、第１電極部５１と対向配置されている。第１中間電極部５３は、ｚ方向の位置が互いに異なる第１上電極層５３Ａおよび第１下電極層５３Ｂと、第１上電極層５３Ａと第１下電極層５３Ｂとを繋ぐ第１接続部５３Ｃと、を有している。ここで、本実施形態では、第１上電極層５３Ａは「第１中間電極部の第１中間層」に対応し、第１下電極層５３Ｂは「第１中間電極部の第２中間層」に対応している。

　第１上電極層５３Ａは、ｚ方向において第１電極部５１と対向配置されている。第１上電極層５３Ａと第１電極部５１との間には、絶縁層８５が介在している。本実施形態では、第１上電極層５３Ａは、第１電極部５１に対して３層の絶縁層８５を介して配置されている。第１上電極層５３Ａと第１電極部５１とによって、複数のキャパシタセル５５のうち第１キャパシタセル５５Ａが構成されている。

　図３に示すように、ｚ方向から視た第１上電極層５３Ａの形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形状である。平面視において、第１上電極層５３Ａは、たとえばキャパシタチップ８０のｙ方向の中央に配置されている。本実施形態では、第１上電極層５３Ａのｙ方向の寸法は第１電極部５１のｙ方向の寸法よりも大きく、第１上電極層５３Ａのｘ方向の寸法は第１電極部５１のｘ方向の寸法よりも大きい。つまり、第１上電極層５３Ａは、平面視において第１電極部５１の全体を覆っているともいえる。図４に示すように、第１上電極層５３Ａの厚さ（第１上電極層５３Ａのｚ方向の寸法）は、絶縁層８５の厚さと等しい。ここで、第１上電極層５３Ａの厚さと絶縁層８５の厚さとの差がたとえば第１上電極層５３Ａの厚さの２０％以内であれば第１上電極層５３Ａの厚さが絶縁層８５の厚さと等しいといえる。

　図３に示すように、平面視における第１下電極層５３Ｂの形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形のリング状である。

　第１下電極層５３Ｂは、平面視において第１上電極層５３Ａとは異なる位置に配置された部分を有している。第１下電極層５３Ｂは、平面視において第１上電極層５３Ａから外方にはみ出した部分を有しているともいえる。より詳細には、第１下電極層５３Ｂの内面５３Ｂａは第１上電極層５３Ａの外面５３Ａａよりも内方に位置し、第１下電極層５３Ｂの外面５３Ｂｂは第１上電極層５３Ａの外面５３Ａａよりも外方に位置している。第１下電極層５３Ｂは、平面視において第１上電極層５３Ａを囲むように形成されているともいえる。

　第１下電極層５３Ｂは、平面視において第１電極部５１とは異なる位置に配置されている。より詳細には、第１下電極層５３Ｂの内面５３Ｂａは、第１電極部５１の外面５１ａよりも外方に位置している。つまり、平面視において、第１下電極層５３Ｂは、第１電極部５１と重ならない位置に配置され、第１電極部５１を囲うように形成されている。

　図４に示すように、本実施形態では、第１下電極層５３Ｂと第１電極部５１とは、ｚ方向において互いに異なる位置に配置されている。より詳細には、第１下電極層５３Ｂは、ｚ方向において第１電極部５１よりも第１上電極層５３Ａの近くに配置されている。第１下電極層５３Ｂは、ｚ方向において第１上電極層５３Ａよりも第１電極部５１の近くに配置されている。換言すると、第１下電極層５３Ｂは、ｚ方向において第１上電極層５３Ａと第１電極部５１との間に配置されている。本実施形態では、第１下電極層５３Ｂと第１電極部５１とのｚ方向の間には、１層の絶縁層８５が介在している。第１下電極層５３Ｂと第１上電極層５３Ａとのｚ方向の間には、１層の絶縁層８５が介在している。

　第１下電極層５３Ｂの厚さ（第１下電極層５３Ｂのｚ方向の寸法）は、絶縁層８５の厚さと等しい。ここで、第１下電極層５３Ｂの厚さと絶縁層８５の厚さとの差がたとえば第１下電極層５３Ｂの厚さの２０％以内であれば、第１下電極層５３Ｂの厚さが絶縁層８５の厚さと等しいといえる。

　図４に示すように、第１接続部５３Ｃは、ｚ方向に延びている。本実施形態では、平面視における第１接続部５３Ｃの形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形のリング状である。第１接続部５３Ｃは、ｚ方向において第１上電極層５３Ａと第１下電極層５３Ｂとが対向している部分を繋いでいる。つまり、第１接続部５３Ｃは、平面視において、第１上電極層５３Ａおよび第１下電極層５３Ｂの双方と重なる位置に配置されている。本実施形態では、第１上電極層５３Ａの外周端部と第１下電極層５３Ｂの内周端部とがｚ方向に対向しているため、第１接続部５３Ｃは第１上電極層５３Ａの外周端部と第１下電極層５３Ｂの内周端部との双方に接している。このように、第１中間電極部５３は、第１上電極層５３Ａ、第１下電極層５３Ｂ、および第１接続部５３Ｃによって段差状に形成されている。

　図４に示すように、第２中間電極部５４は、ｚ方向において、第１中間電極部５３と対向配置されている。第２中間電極部５４は、ｚ方向の位置が互いに異なる第２上電極層５４Ａおよび第２下電極層５４Ｂと、第２上電極層５４Ａと第２下電極層５４Ｂとを繋ぐ第２接続部５４Ｃと、有している。ここで、本実施形態では、第２上電極層５４Ａは「第２中間電極部の第１中間層」に対応し、第２下電極層５４Ｂは「第２中間電極部の第２中間層」に対応している。

　図３に示すように、ｚ方向から視た第２上電極層５４Ａの形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形のリング状である。

　第２上電極層５４Ａは、第１下電極層５３Ｂに対してずれて配置されている。より詳細には、第２上電極層５４Ａの内面５４Ａａは第１下電極層５３Ｂの内面５３Ｂａよりも外方に位置し、かつ第１下電極層５３Ｂの外面５３Ｂｂよりも内方に位置している。第２上電極層５４Ａの外面５４Ａｂは、第１下電極層５３Ｂの外面５３Ｂｂよりも外方に位置している。このため、平面視において、第２上電極層５４Ａは、その内周部が第１下電極層５３Ｂの外周部と重なるように配置されている。第２上電極層５４Ａは、平面視において第１下電極層５３Ｂを囲むように形成されているともいえる。

　第２上電極層５４Ａは、平面視において第１上電極層５３Ａに対してずれて配置されている。第２上電極層５４Ａは、平面視において第１上電極層５３Ａよりも外方に配置されている。より詳細には、第２上電極層５４Ａの内面５４Ａａは、第１上電極層５３Ａの外面５３Ａａよりも外方に位置している。つまり、平面視において、第２上電極層５４Ａは、第１上電極層５３Ａと重ならない位置に配置されている。第２上電極層５４Ａは、平面視において第１上電極層５３Ａを囲むように形成されている。

　図４に示すように、第２上電極層５４Ａは、ｚ方向において第１下電極層５３Ｂと対向配置されている。第２上電極層５４Ａは、第１下電極層５３Ｂよりも上方に配置されている。第２上電極層５４Ａは、第１下電極層５３Ｂに対して基板８４から遠い位置、または第１下電極層５３Ｂよりも絶縁層８５の表面８５ｓに近い位置に配置されているともいえる。第２上電極層５４Ａと第１下電極層５３Ｂとの間には、絶縁層８５が介在している。本実施形態では、第２上電極層５４Ａは、第１下電極層５３Ｂに対して３層の絶縁層８５を介して配置されている。第２上電極層５４Ａと第１下電極層５３Ｂとによって、複数のキャパシタセル５５のうち第２キャパシタセル５５Ｂが構成されている。第１下電極層５３Ｂが第１接続部５３Ｃによって第１上電極層５３Ａと電気的に接続されているため、第２キャパシタセル５５Ｂは第１接続部５３Ｃを介して第１キャパシタセル５５Ａと直列接続されている。

　ここで、第１中間電極部５３の第１下電極層５３Ｂが第１上電極層５３Ａよりも絶縁層８５の表面８５ｓから離れた位置に配置されている分、第１下電極層５３Ｂと第２上電極層５４Ａとの間の離間距離Ｄ２が大きくなる。

　第２上電極層５４Ａの厚さ（第２上電極層５４Ａのｚ方向の寸法）は、絶縁層８５の厚さと等しい。ここで、第２上電極層５４Ａの厚さと絶縁層８５の厚さとの差がたとえば第２上電極層５４Ａの厚さの２０％以内であれば第２上電極層５４Ａの厚さが絶縁層８５の厚さと等しいといえる。

　図３に示すように、平面視における第２下電極層５４Ｂの形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形のリング状である。

　第２下電極層５４Ｂは、平面視において第２上電極層５４Ａとは異なる位置に配置された部分を有している。第２下電極層５４Ｂは、平面視において第２上電極層５４Ａから外方にはみ出した部分を有しているともいえる。より詳細には、第２下電極層５４Ｂの内面５４Ｂａは第２上電極層５４Ａの内面５４Ａａよりも外方に位置し、かつ第２上電極層５４Ａの外面５４Ａｂよりも内方に位置している。第２下電極層５４Ｂの外面５４Ｂｂは、第２上電極層５４Ａの外面５４Ａｂよりも外方に位置している。このため、平面視において、第２下電極層５４Ｂは、その内周部が第２上電極層５４Ａの外周部と重なるように配置されている。第２下電極層５４Ｂは、平面視において第２上電極層５４Ａを囲むように形成されているともいえる。

　第２下電極層５４Ｂは、平面視において第１下電極層５３Ｂとは異なる位置に配置されている。具体的には、第２下電極層５４Ｂの内面５４Ｂａは、第１下電極層５３Ｂの外面５３Ｂｂよりも外方に位置している。つまり、平面視において、第２下電極層５４Ｂは、第１下電極層５３Ｂと重ならない位置に配置されている。第２下電極層５４Ｂは、平面視において第１下電極層５３Ｂを囲むように形成されている。

　第２下電極層５４Ｂと第１下電極層５３Ｂとは、ｚ方向において互いに異なる位置に配置されている。より詳細には、第２下電極層５４Ｂは、ｚ方向において第１下電極層５３Ｂよりも第２上電極層５４Ａの近くに配置されている。第２下電極層５４Ｂは、ｚ方向において第２上電極層５４Ａよりも第１下電極層５３Ｂの近くに配置されている。換言すると、第２下電極層５４Ｂは、ｚ方向において第２上電極層５４Ａと第１下電極層５３Ｂとの間に配置されている。本実施形態では、第２下電極層５４Ｂと第１下電極層５３Ｂとのｚ方向の間には、１層の絶縁層８５が介在している。第２下電極層５４Ｂと第２上電極層５４Ａとのｚ方向の間には、１層の絶縁層８５が介在している。図４に示すとおり、本実施形態では、第２下電極層５４Ｂは、ｚ方向において第１上電極層５３Ａと揃った位置に配置されている。つまり、第２下電極層５４Ｂが設けられる絶縁層８５と、第１上電極層５３Ａが設けられる絶縁層８５とは、同じである。

　第２下電極層５４Ｂの厚さ（第２下電極層５４Ｂのｚ方向の寸法）は、絶縁層８５の厚さと等しい。ここで、第２下電極層５４Ｂの厚さと絶縁層８５の厚さとの差がたとえば第２下電極層５４Ｂの厚さの２０％以内であれば、第２下電極層５４Ｂの厚さが絶縁層８５の厚さと等しいといえる。

　図４に示すように、第２接続部５４Ｃは、ｚ方向に延びている。本実施形態では、平面視における第２接続部５４Ｃの形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形のリング状である。第２接続部５４Ｃは、ｚ方向において第２上電極層５４Ａと第２下電極層５４Ｂとが対向している部分を繋いでいる。つまり、第２接続部５４Ｃは、平面視において、第２上電極層５４Ａおよび第２下電極層５４Ｂの双方と重なる位置に配置されている。本実施形態では、第２上電極層５４Ａの外周端部と第２下電極層５４Ｂの内周端部とがｚ方向に対向しているため、第２接続部５４Ｃは第２上電極層５４Ａの外周端部と第２下電極層５４Ｂの内周端部との双方に接している。このように、第２中間電極部５４は、第２上電極層５４Ａ、第２下電極層５４Ｂ、および第２接続部５４Ｃによって段差状に形成されている。

　図３に示すように、平面視における第２電極部５２の形状は、キャパシタチップ８０の長辺方向（ｘ方向）が長辺となり、キャパシタチップ８０の短辺方向（ｙ方向）が短辺となる矩形のリング状である。

　第２電極部５２は、平面視において第２下電極層５４Ｂとは異なる位置に配置された部分を有している。第２電極部５２は、平面視において第２下電極層５４Ｂから外方にはみ出した部分を有しているともいえる。より詳細には、第２電極部５２の内面５２ａは、第２下電極層５４Ｂの内面５４Ｂａよりも外方に位置し、かつ第２下電極層５４Ｂの外面５４Ｂｂよりも内方に位置している。第２電極部５２の外面５２ｂは、第２下電極層５４Ｂの外面５４Ｂｂよりも外方に位置している。このため、第２電極部５２は、その内周部が第２下電極層５４Ｂの外周部と重なるように配置されている。第２電極部５２は、平面視において第２下電極層５４Ｂを囲むように形成されているともいえる。

　第２電極部５２は、平面視において第２上電極層５４Ａとは異なる位置に配置されている。具体的には、第２電極部５２の内面５２ａは、第２上電極層５４Ａの外面５４Ａｂよりも外方に位置している。つまり、平面視において、第２電極部５２は、第２上電極層５４Ａと重ならない位置に配置されている。第２電極部５２は、平面視において第２上電極層５４Ａを囲むように形成されている。

　図４に示すように、第２電極部５２は、ｚ方向において、第２中間電極部５４と対向配置されている。より詳細には、第２電極部５２は、第２下電極層５４Ｂと対向配置されている。第２電極部５２は、第２下電極層５４Ｂよりも上方に配置されている。第２電極部５２は、第２下電極層５４Ｂに対して基板８４から遠い位置、または第２下電極層５４Ｂよりも絶縁層８５の表面８５ｓに近い位置に配置されているともいえる。第２下電極層５４Ｂは、第１下電極層５３Ｂよりも上方に配置されている。このため、第２下電極層５４Ｂは、ｚ方向において、第１下電極層５３Ｂと第２電極部５２との間に配置されているといえる。

　第２電極部５２と第２下電極層５４Ｂとの間には、絶縁層８５が介在している。本実施形態では、第２電極部５２は、第２下電極層５４Ｂに対して３層の絶縁層８５を介して上方に配置されている。第２電極部５２と第２下電極層５４Ｂとによって、複数のキャパシタセル５５のうち第３キャパシタセル５５Ｃが構成されている。第２下電極層５４Ｂは第２接続部５４Ｃによって第２上電極層５４Ａと電気的に接続されているため、第３キャパシタセル５５Ｃは第２接続部５４Ｃを介して第２キャパシタセル５５Ｂと直列接続されている。

　ここで、第２中間電極部５４の第２下電極層５４Ｂが第２上電極層５４Ａよりも絶縁層８５の表面８５ｓから離れた位置に配置されている分、第２下電極層５４Ｂと第２電極部５２との間の離間距離Ｄ３が大きくなる。

　本実施形態では、第２電極部５２は、第２上電極層５４Ａよりも上方に配置されている。第２電極部５２は、第２上電極層５４Ａに対して基板８４から遠い位置、または第２上電極層５４Ａよりも絶縁層８５の表面８５ｓに近い位置に配置されているともいえる。本実施形態では、第２電極部５２は、第２上電極層５４Ａに対して１層の絶縁層８５を介して上方に配置されている。

　第２電極部５２の厚さ（第２電極部５２のｚ方向の寸法）は、絶縁層８５の厚さと等しい。ここで、第２電極部５２の厚さと絶縁層８５の厚さとの差がたとえば第２電極部５２の厚さの２０％以内であれば、第２電極部５２の厚さが絶縁層８５の厚さと等しいといえる。

　本実施形態では、第２電極部５２は、平面視において第２電極パッド８２と重なる位置に配置されている。より詳細には、第２電極部５２の内面５２ａは第２電極パッド８２よりも内方に位置し、第２電極部５２の外面５２ｂは第２電極パッド８２よりも外方に位置している。このため、第２電極部５２は、平面視において第２電極パッド８２の全体と重なっているといえる。

　第２電極部５２は、第２接続配線１２２によって第２電極パッド８２に電気的に接続されている。第２接続配線１２２は、第２電極部５２と第２電極パッド８２とを接続する配線であり、複数の絶縁層８５内に設けられている。つまり、第２電極部５２と第２電極パッド８２とは、キャパシタチップ８０内において電気的に接続されている。

　ｚ方向における第１電極部５１、第２電極部５２、各中間電極部５３，５４の位置関係をまとめると以下のとおりとなる。
　第１電極部５１は、第２電極部５２および各中間電極部５３，５４よりも基板８４の近くに配置されている。換言すると、第１電極部５１は、第２電極部５２および各中間電極部５３，５４よりも絶縁層８５の表面８５ｓから離れて配置されている。

　第１中間電極部５３の第１下電極層５３Ｂは、ｚ方向において第１電極部５１と第２中間電極部５４の第２下電極層５４Ｂとの間に配置されている。
　第１中間電極部５３の第１上電極層５３Ａは、ｚ方向において第１下電極層５３Ｂと、第２中間電極部５４の第２上電極層５４Ａとの間に配置されている。

　第２上電極層５４Ａは、ｚ方向において第２下電極層５４Ｂと第２電極部５２との間に配置されている。第２上電極層５４Ａは、ｚ方向において第１上電極層５３Ａと第２電極部５２との間に配置されているともいえる。

　第２下電極層５４Ｂは、ｚ方向において第２上電極層５４Ａと第１下電極層５３Ｂとの間に配置されている。
　第２電極部５２は、第１電極部５１および各中間電極部５３，５４よりも基板８４から離れて配置されている。換言すると、第２電極部５２は、第１電極部５１および各中間電極部５３，５４よりも絶縁層８５の表面８５ｓの近くに配置されている。このため、第２電極部５２は、第２上電極層５４Ａよりも絶縁層８５の表面８５ｓの近くに配置されているともいえる。

　このようなキャパシタ４０Ａの構成では、第１電極部５１と第１上電極層５３Ａとのｚ方向の間の離間距離Ｄ１と、第１下電極層５３Ｂと第２上電極層５４Ａとのｚ方向の間の離間距離Ｄ２と、第２下電極層５４Ｂと第２電極部５２とのｚ方向の間の離間距離Ｄ３との合計値（Ｄ１＋Ｄ２＋Ｄ３）は、第１電極部５１と第２電極部５２とのｚ方向の間の距離よりも大きくなる。また、上記合計値（Ｄ１＋Ｄ２＋Ｄ３）は、複数の絶縁層８５の厚さよりも大きくてもよい。ここで、複数の絶縁層８５の厚さは、基板主面８４ｓから絶縁層８５の表面８５ｓまでのｚ方向の間の距離である。

　本実施形態では、第１キャパシタセル５５Ａの容量と第２キャパシタセル５５Ｂの容量と第３キャパシタセル５５Ｃの容量とが互いに等しくなるように、第１電極部５１、第２電極部５２、第１中間電極部５３、および第２中間電極部５４の配置位置およびサイズが設定されている。具体的には、第１電極部５１と第１中間電極部５３の第１上電極層５３Ａとの対向面積および離間距離Ｄ１と、第１下電極層５３Ｂと第２中間電極部５４の第２上電極層５４Ａとの対向面積および離間距離Ｄ２と、第２下電極層５４Ｂと第２電極部５２との対向面積および離間距離Ｄ３とが、第１キャパシタセル５５Ａの容量と第２キャパシタセル５５Ｂの容量と第３キャパシタセル５５Ｃの容量とが互いに同一となるように設定されている。

　一例では、第１電極部５１と第１上電極層５３Ａとのｚ方向の間の離間距離Ｄ１と、第１下電極層５３Ｂと第２上電極層５４Ａとのｚ方向の間の離間距離Ｄ２と、第２下電極層５４Ｂと第２電極部５２とのｚ方向の間の離間距離Ｄ３とは互いに等しい。ここで、離間距離Ｄ１と離間距離Ｄ２と離間距離Ｄ３との間のばらつきの最大値がたとえば離間距離Ｄ１の２０％以内であれば、離間距離Ｄ１と離間距離Ｄ２と離間距離Ｄ３とは互いに等しいといえる。

　また、第１電極部５１と第１上電極層５３Ａとの第１対向面積と、第１下電極層５３Ｂと第２上電極層５４Ａとの第２対向面積と、第２下電極層５４Ｂと第２電極部５２との第３対向面積とは互いに等しい。ここで、第１対向面積と第２対向面積と第３対向面積との間のばらつきの最大値がたとえば第１対向面積の２０％以内であれば、第１対向面積と第２対向面積と第３対向面積とが互いに等しいといえる。

　離間距離Ｄ１および第１対向面積と、離間距離Ｄ２および第２対向面積と、離間距離Ｄ３および第３対向面積とが互いに等しくなるように設定されることによって、第１キャパシタセル５５Ａの容量と第２キャパシタセル５５Ｂの容量と第３キャパシタセル５５Ｃの容量とが互いに同一となる。

　なお、図４では、キャパシタチップ８０の断面構造を模式的に示しているため、便宜上、第１電極部５１と第１下電極層５３Ｂとの間の距離Ｄ４が第１電極部５１と第１上電極層５３Ａとの間の離間距離Ｄ１よりも短くなるように図示されているが、実際は、距離Ｄ４は離間距離Ｄ１以上となっている。また同様に、図４では、第１上電極層５３Ａと第２上電極層５４Ａとの間の距離Ｄ５が第１下電極層５３Ｂと第２上電極層５４Ａとの間の離間距離Ｄ２よりも短くなるように図示されているが、実際は、距離Ｄ５は離間距離Ｄ２以上となっている。また同様に、図４では、第１下電極層５３Ｂと第２下電極層５４Ｂとの間の距離Ｄ６が離間距離Ｄ２よりも短くなるように図示されているが、実際は、距離Ｄ６は離間距離Ｄ２以上となっている。また同様に、図４では、第２上電極層５４Ａと第２電極部５２との間の距離Ｄ７が第２下電極層５４Ｂと第２電極部５２との間の離間距離Ｄ３よりも短くなるように図示されているが、実際は、距離Ｄ７は離間距離Ｄ３以上となっている。

　（本実施形態のゲートドライバの作用）
　図５は、比較例のキャパシタチップ８０Ｘにおけるキャパシタ４０Ｘの第１電極部５１Ｘおよび第２電極部５２Ｘの断面構造を主に示す断面図である。

　第１電極部５１Ｘおよび第２電極部５２Ｘの双方は、互いに矩形板状に形成されている。第１電極部５１Ｘと第２電極部５２Ｘとは、ｚ方向から視て第１電極部５１Ｘおよび第２電極部５２Ｘの双方がその全面にわたり対向するように、ｚ方向において互いに離間して配置されている。このため、第１電極部５１Ｘと第２電極部５２Ｘとの間には絶縁層８５が介在している。

　ここで、キャパシタ４０Ｘの絶縁耐圧は、第１電極部５１Ｘと第２電極部５２Ｘとの間の距離である離間距離ＤＸに主に依存している。このため、離間距離ＤＸが大きいことが望ましい。一方、離間距離ＤＸが大きくなるにつれて、絶縁層８５を積層する数が増加する。これにより、複数の絶縁層８５からなり、第１電極部５１Ｘと第２電極部５２Ｘとが埋め込まれた絶縁層積層体の厚さが厚くなる。この絶縁層積層体の厚さが厚くなると、絶縁層積層体に反りが発生しやすくなる。

　そこで、本実施形態のゲートドライバ１０においては、キャパシタチップ８０におけるキャパシタ４０Ａは第１電極部５１、第２電極部５２、第１中間電極部５３、および第２中間電極部５４を備え、第１電極部５１と第２電極部５２とが各中間電極部５３，５４を介して結合することによって構成されている。このように構成されたキャパシタ４０Ａ（４０Ｂ）の絶縁耐圧は、第１電極部５１と第１中間電極部５３の第１上電極層５３Ａとの間の離間距離Ｄ１と、第１下電極層５３Ｂと第２中間電極部５４の第２上電極層５４Ａとの間の離間距離Ｄ２と、第２下電極層５４Ｂと第２電極部５２との間の離間距離Ｄ３との合計値（Ｄ１＋Ｄ２＋Ｄ３）に対応する。これにより、第１電極部５１と第２電極部５２との間の絶縁層８５の数を増加させることなく、比較例のキャパシタチップ８０Ｘの両電極部５１Ｘ，５２Ｘの離間距離よりも上記合計値（Ｄ１＋Ｄ２＋Ｄ３）を大きくすることができる。したがって、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を向上させることができる。

　特に、両中間電極部５３，５４は、ｚ方向の位置が互いに異なる各上電極層５３Ａ，５４Ａおよび各下電極層５３Ｂ，５４Ｂを有する段差状になっている。これにより、各上電極層５３Ａ，５４Ａおよび各下電極層５３Ｂ，５４Ｂの段差の分だけ離間距離Ｄ２，Ｄ３を大きくすることができる。したがって、上記合計値を大きくすることができ、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を向上させることができる。

　ここで、第１電極部５１および第２電極部５２が各中間電極部５３，５４を介して決意号している構成では、等価的にキャパシタ４０Ａ（４０Ｂ）が互いに直列に接続された複数のキャパシタセル５５Ａ，５５Ｂ，５５Ｃを有するとみなすことができる。この場合、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧は、複数のキャパシタセル５５Ａ，５５Ｂ，５５Ｃの絶縁耐圧の合計に対応する。

　このような構成において、上記合計値（Ｄ１＋Ｄ２＋Ｄ３）が、比較例のキャパシタチップ８０Ｘの第１電極部５１Ｘと第２電極部５２Ｘとの離間距離ＤＸよりも大きくなることによって、各キャパシタセル５５Ａ～５５Ｃの合成耐圧が比較例のキャパシタチップ８０Ｘの絶縁耐圧よりも大きくなる。したがって、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を向上させることができるともいえる。

　（本実施形態のゲートドライバの効果）
　本実施形態のゲートドライバ１０によれば、以下の効果が得られる。
　（１－１）ゲートドライバ１０は、低圧回路２０を含む低圧回路チップ６０と、高圧回路３０を含む高圧回路チップ７０と、低圧回路チップ６０と高圧回路チップ７０との間に接続されるキャパシタチップ８０と、を備えている。キャパシタチップ８０は、絶縁層８５と、絶縁層８５に埋め込まれ、第１電極パッド８１に電気的に接続される第１電極部５１と、絶縁層８５に埋め込まれ、第１電極部５１および第２電極部５２と接続されていない第１中間電極部５３および第２中間電極部５４と、絶縁層８５に埋め込まれ、第２電極パッド８２に電気的に接続される第２電極部５２と、を備えている。第１中間電極部５３は第１上電極層５３Ａ、第１下電極層５３Ｂ、および第１接続部５３Ｃを有し、第２中間電極部５４は第２上電極層５４Ａ、第２下電極層５４Ｂ、および第２接続部５４Ｃを有している。第１電極部５１と第２電極部５２とが各中間電極部５３，５４を介して結合することによってキャパシタ４０Ａ（４０Ｂ）が構成されている。

　この構成によれば、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を構成する離間距離が第１電極部５１と第１中間電極部５３の第１上電極層５３Ａとの間の離間距離Ｄ１と、第１下電極層５３Ｂと第２中間電極部５４の第２上電極層５４Ａとの間の離間距離Ｄ２と、第２下電極層５４Ｂと第２電極部５２との間の離間距離Ｄ３との合計値（Ｄ１＋Ｄ２＋Ｄ３）となる。このため、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を構成する離間距離を大きくとることができる。

　加えて、各中間電極部５３，５４の各上電極層５３Ａ，５４Ａと各下電極層５３Ｂ，５４Ｂがｚ方向において異なる位置に設けられているため、第１電極部５１と第２電極部５２との間の距離（離間距離）を大きくすることなく、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を向上させることができる。換言すると、複数の絶縁層８５の数を増やすことなく、つまり複数の絶縁層８５の積層体の厚さを厚くすることなく、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を向上させることができる。このため、複数の絶縁層８５の積層体の反りの発生を抑制できる。このように、製造上の歩留まりの低下を抑制したうえでキャパシタチップ８０の絶縁耐圧を向上させることができる。

　また、本実施形態では、キャパシタ４０は、第１中間電極部５３および第２中間電極部５４のように中間電極部を複数備えているため、上記合計値（Ｄ１＋Ｄ２＋Ｄ３）であるキャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を構成する離間距離をさらに大きくとることができる。したがって、キャパシタチップ８０の絶縁耐圧を向上させることができる。

　（１－２）第１電極部５１と第１中間電極部５３の第１上電極層５３Ａとからなる第１キャパシタセル５５Ａの容量と、第１中間電極部５３の第１下電極層５３Ｂと第２中間電極部５４の第２上電極層５４Ａとからなる第２キャパシタセル５５Ｂの容量とは同一である。

　この構成によれば、第１キャパシタセル５５Ａの容量と第２キャパシタセル５５Ｂの容量とが異なる場合と比較して、キャパシタチップ８０の絶縁耐圧を向上させることができる。

　さらに、第２中間電極部５４の第２下電極層５４Ｂと第２電極部５２とからなる第３キャパシタセル５５Ｃの容量は、各キャパシタセル５５Ａ，５５Ｂのそれぞれの容量と同一である。

　この構成によれば、第１キャパシタセル５５Ａの容量、第２キャパシタセル５５Ｂの容量、および第３キャパシタセル５５Ｃの容量の少なくとも１つが他と異なる場合と比較して、キャパシタチップ８０の絶縁耐圧を向上させることができる。つまり、各キャパシタセル５５Ａ～５５Ｃの容量が互いに同一となることによってキャパシタチップ８０の絶縁耐圧をさらに向上させることができる。

　（１－３）リング状に形成された第１下電極層５３Ｂは、ｚ方向において第１電極部５１と異なる位置に配置され、平面視において第１電極部５１よりも外方に配置されている。この構成によれば、第１下電極層５３Ｂと第１電極部５１との間の距離Ｄ４を大きくとりやすくなる。

　リング状に形成された第２上電極層５４Ａは、ｚ方向において第１上電極層５３Ａと異なる位置に配置され、平面視において第１上電極層５３Ａよりも外方に配置されている。この構成によれば、第１上電極層５３Ａと第２上電極層５４Ａとの間の距離Ｄ５を大きくとりやすくなる。

　リング状に形成された第２下電極層５４Ｂは、ｚ方向において第１下電極層５３Ｂと異なる位置に配置され、平面視において第１下電極層５３Ｂよりも外方に配置されている。この構成によれば、第２下電極層５４Ｂと第１下電極層５３Ｂとの間の距離Ｄ６を大きくとりやすくなる。

　リング状に形成された第２電極部５２は、ｚ方向において第２上電極層５４Ａと異なる位置に配置され、平面視において第２上電極層５４Ａよりも外方に配置されている。この構成によれば、第２電極部５２と第２上電極層５４Ａとの間の距離Ｄ７を大きくとりやすくなる。

　このように、距離Ｄ４～Ｄ７を、キャパシタチップ８０の設定された絶縁耐圧に対して必要な距離とするためにキャパシタチップ８０のｚ方向と直交する方向に大型化することを抑制できる。

　［第２実施形態］
　図６および図７を参照して、第２実施形態のゲートドライバ１０について説明する。本実施形態のゲートドライバ１０は、第１実施形態のゲートドライバ１０と比較して、直列に接続されたキャパシタの個数が主に異なる。以下の説明では、第１実施形態と異なる点について説明し、第１実施形態のゲートドライバ１０と共通する構成要素には同一符号を付し、その説明を省略する。

　図６に示すように、本実施形態のゲートドライバ１０は、複数のキャパシタによる二重絶縁構造を備えている。つまり、キャパシタ４０Ａは、互いに直列に接続された第１キャパシタ４３Ａおよび第２キャパシタ４４Ａを有している。キャパシタ４０Ｂは、互いに直列に接続された第１キャパシタ４３Ｂおよび第２キャパシタ４４Ｂを有している。このように、キャパシタ４０Ａ，４０Ｂのそれぞれが二重絶縁構造となるため、ゲートドライバ１０の絶縁耐圧は、第１および第２実施形態よりも高くなり、たとえば７５００Ｖｒｍｓ程度である。

　第１キャパシタ４３Ａは、低圧回路２０に電気的に接続されている。第１キャパシタ４３Ａは、第１電極４５Ａおよび第２電極４６Ａを有している。第１電極４５Ａは低圧信号線２１Ａによって低圧回路２０に電気的に接続されている。

　第２キャパシタ４４Ａは、高圧回路３０に電気的に接続されている。第２キャパシタ４４Ａは、第１キャパシタ４３Ａと高圧回路３０とを接続している。第２キャパシタ４４Ａは、第１電極４７Ａおよび第２電極４８Ａを有している。第１電極４７Ａは、第１キャパシタ４３Ａの第２電極４６Ａと電気的に接続されている。第２キャパシタ４４Ａの第１電極４７Ａおよび第１キャパシタ４３Ａの第２電極４６Ａの双方は、電気的にフローティング状態である。第２電極４８Ａは、高圧信号線３１Ａによって高圧回路３０と電気的に接続されている。

　キャパシタ４０Ｂの第１キャパシタ４３Ｂは、低圧回路２０に電気的に接続されており、第１電極４５Ｂおよび第２電極４６Ｂを有している。キャパシタ４０Ｂの第２キャパシタ４４Ｂは、高圧回路３０に電気的に接続されており、第１電極４７Ｂおよび第２電極４８Ｂを有している。各キャパシタ４３Ｂ，４４Ｂは、各キャパシタ４３Ａ，４４Ａと同様であるため、その詳細な説明を省略する。

　図７は、ゲートドライバ１０の内部構成を示す平面図の一例を示している。なお、図６では、ゲートドライバ１０の回路構成を簡略化して示しているため、図７のゲートドライバ１０の外部端子の数は、図５のゲートドライバ１０の外部端子の数よりも多い。ここで、ゲートドライバ１０の外部端子の数とは、ゲートドライバ１０と、ＥＣＵ５０３やスイッチング素子５０１（図６参照）等のゲートドライバ１０の外部の電子部品とを接続可能な外部電極の数である。また、図７のゲートドライバ１０における低圧回路２０から高圧回路３０に信号を伝達する信号線の数（後述するワイヤＷの数）は、図６のゲートドライバ１０の信号線の数よりも多い。

　図７に示すように、ゲートドライバ１０は、第１実施形態のキャパシタチップ８０に代えて、第１キャパシタチップ８０Ａおよび第２キャパシタチップ８０Ｂを備えている。つまり、ゲートドライバ１０は、低圧回路チップ６０、高圧回路チップ７０、第１キャパシタチップ８０Ａ、および第２キャパシタチップ８０Ｂを備えている。低圧回路チップ６０、高圧回路チップ７０、第１キャパシタチップ８０Ａ、および第２キャパシタチップ８０Ｂは、ｙ方向において互いに離間して配列されている。これらチップ６０，７０，８０Ａ，８０Ｂは、低圧ダイパッド９１および高圧ダイパッド１０１の配列方向に配列されているともいえる。

　低圧リード９２から高圧リード１０２に向けて、低圧回路チップ６０、第１キャパシタチップ８０Ａ、第２キャパシタチップ８０Ｂ、および高圧回路チップ７０の順に配列されている。換言すると、平面視において、各キャパシタチップ８０Ａ，８０Ｂは、低圧回路チップ６０と高圧回路チップ７０との間に配置されている。

　本実施形態では、低圧回路チップ６０および第１キャパシタチップ８０Ａの双方は、低圧リードフレーム９０の低圧ダイパッド９１に搭載されている。高圧回路チップ７０および第２キャパシタチップ８０Ｂの双方は、高圧リードフレーム１００の高圧ダイパッド１０１に搭載されている。

　第１キャパシタチップ８０Ａは、キャパシタ４０Ａの第１キャパシタ４３Ａおよびキャパシタ４０Ｂの第１キャパシタ４３Ｂを含むものであり、より詳細には両キャパシタ４３Ａ，４３Ｂが１パッケージ化されたものである。つまり、第１キャパシタチップ８０Ａは、キャパシタ４０Ａ，４０Ｂのうち回路的に高圧回路３０よりも低圧回路２０の近くに配置されるキャパシタを含む。

　第２キャパシタチップ８０Ｂは、キャパシタ４０Ａの第２キャパシタ４４Ａおよびキャパシタ４０Ｂの第２キャパシタ４４Ｂを含むものであり、より詳細には両キャパシタ４４Ａ，４４Ｂが１パッケージ化されたものである。つまり、第２キャパシタチップ８０Ｂは、キャパシタ４０Ａ，４０Ｂのうち回路的に低圧回路２０よりも高圧回路３０の近くに配置されるキャパシタを含む。

　本実施形態では、両キャパシタチップ８０Ａ，８０Ｂの構成は、第１実施形態のキャパシタチップ８０の構成と同様である。つまり、キャパシタチップ８０Ａの各キャパシタ４３Ａ，４３Ｂの構成と、キャパシタチップ８０Ｂの各キャパシタ４４Ａ，４４Ｂの構成との双方は、キャパシタチップ８０のキャパシタ４０Ａ，４０Ｂの構成と同様である。このため、両キャパシタチップ８０Ａ，８０Ｂの詳細な構成の説明を省略する。

　低圧回路チップ６０と第１キャパシタチップ８０Ａとは、ワイヤＷによって接続されている。より詳細には、低圧回路チップ６０の第２電極パッド６２と第１キャパシタチップ８０Ａの第１電極パッド８１とがワイヤＷによって接続されている。これにより、低圧回路２０と第１キャパシタ４３Ａの第１電極４５Ａ（図６参照）とが電気的に接続され、低圧回路２０と第１キャパシタ４３Ｂの第１電極４５Ｂ（図６参照）とが電気的に接続されている。

　第１キャパシタチップ８０Ａと第２キャパシタチップ８０Ｂとは、ワイヤＷによって接続されている。より詳細には、第１キャパシタチップ８０Ａの第２電極パッド８２と第２キャパシタチップ８０Ｂの第１電極パッド８１とがワイヤＷによって接続されている。これにより、第１キャパシタ４３Ａの第２電極４６Ａと第２キャパシタ４４Ａの第１電極４７Ａとが電気的に接続され、第１キャパシタ４３Ｂの第２電極４６Ｂと第２キャパシタ４４Ｂの第１電極４７Ｂとが電気的に接続されている。

　第２キャパシタチップ８０Ｂと高圧回路チップ７０とは、ワイヤＷによって接続されている。より詳細には、第２キャパシタチップ８０Ｂの第２電極パッド８２と高圧回路チップ７０の第１電極パッド７１とがワイヤＷによって接続されている。これにより、第２キャパシタ４４Ａの第２電極４８Ａ（図６参照）と高圧回路３０とが電気的に接続され、第２キャパシタ４４Ｂの第２電極４８Ｂ（図６参照）と高圧回路３０とが電気的に接続されている。

　（第２実施形態の効果）
　本実施形態のゲートドライバ１０によれば、第１実施形態の効果と同様の効果に加え、以下の効果が得られる。

　（２－１）キャパシタ４０Ａは、互いに直列に接続された第１キャパシタ４３Ａおよび第２キャパシタ４４Ａを有している。キャパシタ４０Ｂは、互いに直列に接続された第１キャパシタ４３Ｂおよび第２キャパシタ４４Ｂを有している。この構成によれば、セット信号を伝達する信号線では第１キャパシタ４３Ａおよび第２キャパシタ４４Ａによって低圧回路２０と高圧回路３０との間で二重絶縁構造となり、リセット信号を伝達する信号線では第１キャパシタ４３Ｂおよび第２キャパシタ４４Ｂによって低圧回路２０と高圧回路３０との間で二重絶縁構造となるため、ゲートドライバ１０の絶縁耐圧を向上できる。

　［第３実施形態］
　図８および図９を参照して、第３実施形態のゲートドライバ１０について説明する。本実施形態のゲートドライバ１０は、第１実施形態のゲートドライバ１０と比較して、ゲートドライバ１０が複数のパッケージから構成される点が主に異なる。以降の説明では、第１実施形態と異なる点について説明し、第１実施形態のゲートドライバ１０と共通する構成要素には同一符号を付し、その説明を省略する。

　図８に示すように、本実施形態のゲートドライバ１０の回路構成は、第１実施形態のゲートドライバ１０の回路構成と同じである。ゲートドライバ１０は、低圧回路モジュール２００、高圧回路モジュール２１０、および絶縁モジュール２２０を備えている。

　低圧回路モジュール２００は、低圧回路２０を含む。一例では、図示していないが、低圧回路モジュール２００は、低圧回路２０を含む低圧回路チップと、低圧回路チップが搭載されている低圧ダイパッドを含む低圧リードフレームと、低圧リードフレームの一部と低圧回路チップとを封止する封止樹脂と、を備えている。

　高圧回路モジュール２１０は、高圧回路３０を含む。一例では、図示していないが、高圧回路モジュール２１０は、高圧回路３０を含む高圧回路チップと、高圧回路チップが搭載されている高圧ダイパッドを含む高圧リードフレームと、高圧リードフレームの一部と高圧回路チップとを封止する封止樹脂と、を備えている。

　絶縁モジュール２２０は、低圧回路２０から高圧回路３０へのセット信号およびリセット信号を送信可能とする一方、低圧回路２０と高圧回路３０とを絶縁する。つまり、絶縁モジュール２２０は、ゲートドライバ１０に含まれる低圧回路２０と高圧回路３０とを絶縁するのに用いられている。絶縁モジュール２２０は、キャパシタ４０を含む。キャパシタ４０は、第１実施形態と同様に、低圧回路２０と高圧回路３０との間の信号（セット信号およびリセット信号）を伝達するのに用いられる。図８に示すとおり、絶縁モジュール２２０は、回路的に低圧回路２０と高圧回路３０との間に配置されている。このため、低圧回路２０と高圧回路３０とは、キャパシタ４０を介して接続されるように構成されている。

　図９は、絶縁モジュール２２０の模式的な断面構造の一例を示している。図９に示すように、絶縁モジュール２２０は、キャパシタチップ８０と、低圧リードフレーム２２１と、高圧リードフレーム２２２と、キャパシタチップ８０および各リードフレーム２２１，２２２の一部を封止する封止樹脂２２３と、を備えている。

　各リードフレーム２２１，２２２は、導体からなり、本実施形態ではＣｕからなる。各リードフレーム２２１，２２２は、封止樹脂２２３の内外に跨って設けられている。
　低圧リードフレーム２２１は、低圧回路２０（図８参照）と電気的に接続されるリードフレームであり、封止樹脂２２３内に配置されている低圧ダイパッド２２１ａと、封止樹脂２２３の内外に跨って配置されている複数の低圧リード２２１ｂと、を有している。各低圧リード２２１ｂは、低圧回路２０と電気的に接続する外部端子を構成している。

　高圧リードフレーム２２２は、高圧回路３０（図８参照）と電気的に接続されるリードフレームであり、封止樹脂２２３の内外に跨って配置されている複数の高圧リード２２２ｂを有している。各高圧リード２２２ｂは、高圧回路３０と電気的に接続する外部端子を構成している。本実施形態では、キャパシタチップ８０が低圧ダイパッド２２１ａに搭載されている。

　キャパシタチップ８０の第１電極パッド８１と低圧リード２２１ｂとはワイヤＷによって接続されている。これにより、キャパシタ４０Ａの第１電極４１Ａと低圧リード２２１ｂとが電気的に接続されている。また図示していないが、キャパシタ４０Ｂの第１電極４１Ｂと別の低圧リード２２１ｂとが電気的に接続されている。

　キャパシタチップ８０の第２電極パッド８２と高圧リード２２２ｂとはワイヤＷによって接続されている。これにより、キャパシタ４０Ａの第２電極４２Ａと高圧リード２２２ｂとが電気的に接続されている。また図示していないが、キャパシタ４０Ｂの第２電極４２Ｂと別の高圧リード２２２ｂとが電気的に接続されている。

　（第３実施形態の効果）
　本実施形態のゲートドライバ１０によれば、第１実施形態の効果と同様の効果に加え、以下の効果が得られる。

　（３－１）キャパシタ４０は、低圧回路モジュール２００および高圧回路モジュール２１０とは別の半導体モジュールである絶縁モジュール２２０に含まれている。
　この構成によれば、異なる低圧回路モジュール２００および高圧回路モジュール２１０に対して、共通の絶縁モジュール２２０を用いることができる。これにより、低圧回路モジュール２００および高圧回路モジュール２１０の少なくとも一方が異なる複数種類のゲートドライバを製造する場合に製造コストを低減できる。

　［第４実施形態］
　図１０および図１１を参照して、第４実施形態のゲートドライバ１０について説明する。本実施形態のゲートドライバ１０は、第１実施形態のゲートドライバ１０と比較して、ゲートドライバ１０が複数のパッケージから構成される点が主に異なる。以降の説明では、第１実施形態と異なる点について説明し、第１実施形態のゲートドライバ１０と共通する構成要素には同一符号を付し、その説明を省略する。

　図１０に示すように、本実施形態のゲートドライバ１０の回路構成は、第１実施形態のゲートドライバ１０の回路構成と同じである。ゲートドライバ１０は、低圧回路ユニット３００および高圧回路モジュール３１０を備えている。高圧回路モジュール３１０は、第３実施形態の高圧回路モジュール２１０（図８参照）と同じ構成である。ここで、低圧回路ユニット３００は、「絶縁モジュール」に対応している。

　低圧回路ユニット３００は、低圧回路２０およびキャパシタ４０を含む。低圧回路ユニット３００は、低圧回路２０からのセット信号およびリセット信号を高圧回路３０に送信可能とする一方、低圧回路２０と高圧回路３０と絶縁する。

　図１１は、低圧回路ユニット３００の模式的な断面構造の一例を示している。図１１に示すように、低圧回路ユニット３００は、低圧回路２０を含む低圧回路チップ６０と、キャパシタチップ８０と、低圧リードフレーム３０１と、高圧リードフレーム３０２と、各チップ６０，８０および各リードフレーム３０１，３０２の一部を封止する封止樹脂３２０と、を備えている。

　各リードフレーム３０１，３０２は、導体からなり、本実施形態ではＣｕからなる。各リードフレーム３０１，３０２は、封止樹脂３２０の内外に跨って設けられている。
　低圧リードフレーム３０１は、低圧回路２０と電気的に接続されるリードフレームであり、封止樹脂３２０内に配置されている低圧ダイパッド３０１ａと、封止樹脂３２０の内外に跨って配置されている複数の低圧リード３０１ｂと、を有している。各低圧リード３０１ｂは、低圧回路２０と電気的に接続する外部端子を構成している。

　高圧リードフレーム３０２は、高圧回路３０（図１０参照）と電気的に接続されるリードフレームであり、封止樹脂３２０の内外に跨って配置されている複数の高圧リード３０２ａを有している。各高圧リード３０２ａは、高圧回路３０と電気的に接続する外部端子を構成している。

　本実施形態では、低圧回路チップ６０およびキャパシタチップ８０が低圧ダイパッド３０１ａに搭載されている。低圧回路チップ６０およびキャパシタチップ８０は、ｙ方向において互いに離間して配列されている。本実施形態では、低圧リード３０１ｂから高圧リード３０２ａに向かうにつれて、低圧回路チップ６０およびキャパシタチップ８０の順に配列されている。ワイヤＷによる低圧回路チップ６０およびキャパシタチップ８０の接続態様は、第１実施形態と同様である。本実施形態によれば、第１実施形態の効果と同様の効果が得られる。

　［第５実施形態］
　図１２および図１３を参照して、第５実施形態のゲートドライバ１０について説明する。本実施形態のゲートドライバ１０は、第１実施形態のゲートドライバ１０と比較して、ゲートドライバ１０が複数のパッケージから構成される点が主に異なる。以降の説明では、第１実施形態と異なる点について説明し、第１実施形態のゲートドライバ１０と共通する構成要素には同一符号を付し、その説明を省略する。

　図１２に示すように、本実施形態のゲートドライバ１０の回路構成は、第１実施形態のゲートドライバ１０の回路構成と同じである。ゲートドライバ１０は、低圧回路モジュール４００および高圧回路ユニット４１０を備えている。低圧回路モジュール４００は、第３実施形態の低圧回路モジュール２００と同じ構成である。ここで、高圧回路ユニット４１０は、「絶縁モジュール」に対応している。

　高圧回路ユニット４１０は、高圧回路３０およびキャパシタ４０を含む。高圧回路ユニット４１０は、低圧回路２０からのセット信号およびリセット信号を高圧回路３０に受信可能とする一方、低圧回路２０と高圧回路３０と絶縁する。

　図１３は、高圧回路ユニット４１０の模式的な断面構造の一例を示している。図１３に示すように、高圧回路ユニット４１０は、高圧回路チップ７０と、キャパシタチップ８０と、低圧リードフレーム４１１と、高圧リードフレーム４１２と、各リードフレーム４１１，４１２の一部および各チップ７０，８０を封止する封止樹脂４２０と、を備えている。

　各リードフレーム４１１，４１２は、導体からなり、本実施形態ではＣｕからなる。各リードフレーム４１１，４１２は、封止樹脂４２０の内外に跨って設けられている。
　低圧リードフレーム４１１は、低圧回路２０（図１２参照）と電気的に接続されるリードフレームであり、封止樹脂４２０の内外に跨って配置されている複数の低圧リード４１１ａを有している。各低圧リード４１１ａは、低圧回路２０と電気的に接続する外部端子を構成している。

　高圧リードフレーム４１２は、高圧回路３０と電気的に接続されるリードフレームであり、封止樹脂４２０内に配置されている高圧ダイパッド４１２ａと、封止樹脂４２０の内外に跨って配置されている複数の高圧リード４１２ｂを有している。各高圧リード４１２ｂは、高圧回路３０と電気的に接続する外部端子を構成している。

　本実施形態では、高圧回路チップ７０およびキャパシタチップ８０が高圧ダイパッド４１２ａに搭載されている。高圧回路チップ７０およびキャパシタチップ８０は、ｙ方向において互いに離間して配列されている。本実施形態では、低圧リード４１１ａから高圧リード４１２ｂに向かうにつれて、キャパシタチップ８０および高圧回路チップ７０の順に配列されている。

　ワイヤＷによる高圧回路チップ７０およびキャパシタチップ８０の接続態様は、第１実施形態と同様である。キャパシタチップ８０の第１電極パッド８１は、ワイヤＷによって複数の低圧リード４１１ａに接続されている。本実施形態によれば、第１実施形態の効果と同様の効果が得られる。

　［変更例］
　上記各実施形態は本開示に関するゲートドライバおよび絶縁モジュールが取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関するゲートドライバおよび絶縁モジュールは、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記各実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記各実施形態に共通する部分については、上記各実施形態と同一符号を付してその説明を省略する。

　・各実施形態において、平面視におけるキャパシタ４０Ａ，４０Ｂ（キャパシタ４３Ａ，４４Ｂ）の向きは任意に変更可能である。一例では、第１電極部５１、第２電極部５２、および各中間電極部５３，５４はそれぞれ、その長辺方向がｙ方向に沿い、短辺方向がｘ方向に沿うように配置されていてもよい。

　・各実施形態において、平面視における第１電極部５１の形状は任意に変更可能である。一例では、平面視における第１電極部５１の形状は、円形であってもよい。また、平面視における第１電極部５１の形状は、三角形または五角形以上の多角形であってもよい。また、平面視における第１電極部５１の形状は、楕円形または長円形状であってもよい。なお、第１中間電極部５３の第１上電極層５３Ａの平面視における形状も同様に変更してもよい。

　・各実施形態において、平面視における第２電極部５２の形状は任意に変更可能である。一例では、平面視における第２電極部５２の形状は、円環状であってもよい。また、平面視における第２電極部５２の形状は、三角形または五角形以上の多角形となるリング状であってもよい。また、平面視における第２電極部５２の形状は、楕円形または長円形のリング状であってもよい。なお、第１中間電極部５３の第１下電極層５３Ｂ、第１接続部５３Ｃ、第２中間電極部５４の第２上電極層５４Ａ、第２下電極層５４Ｂ、第２接続部５４Ｃの平面視における形状も同様に変更してもよい。

　・各実施形態において、各中間電極部５３，５４のｚ方向の位置は任意に変更可能である。
　一例では、第１中間電極部５３の第１上電極層５３Ａは、第２中間電極部５４の第２下電極層５４Ｂよりも絶縁層８５の表面８５ｓの近くに配置されていてもよい。つまり、第２下電極層５４Ｂは、第１上電極層５３Ａと、第２電極部５２との間に配置されていてもよい。

　一例では、第１中間電極部５３の第１下電極層５３Ｂは、第１電極部５１とｚ方向において揃った位置に配置されていてもよい。
　一例では、第２中間電極部５４の第２上電極層５４Ａは、第２電極部５２とｚ方向において揃った位置に配置されていてもよい。

　一例では、第２中間電極部５４の第２下電極層５４Ｂは、第１上電極層５３Ａよりも絶縁層８５の表面８５ｓの近くに配置されていてもよい。また第２下電極層５４Ｂは、第１下電極層５３Ｂよりも絶縁層８５の表面８５ｓから離れて配置されていてもよい。

　・各実施形態では、キャパシタ４０Ａ（４０Ｂ）の第１電極部５１、第２電極部５２、および各中間電極部５３，５４がｚ方向において互いにずれて配置されていたが、これに限られない。たとえば、図１４に示すように、第１電極部５１、第２電極部５２、および各中間電極部５３，５４がｚ方向において互いに揃った状態で配置されていてもよい。

　より詳細には、第１中間電極部５３の第１下電極層５３Ｂおよび第２中間電極部５４の第２下電極層５４Ｂの双方は、ｚ方向において第１電極部５１と揃った状態で配置されている。第１中間電極部５３の第１上電極層５３Ａおよび第２中間電極部５４の第２上電極層５４Ａの双方は、ｚ方向において第２電極部５２と揃った状態で配置されている。この場合、距離Ｄ４～Ｄ７は、キャパシタチップ８０が設定された絶縁耐圧となるように設定されている。距離Ｄ４～Ｄ７は、離間距離Ｄ１～Ｄ３以上であることが好ましいが、キャパシタチップ８０が設定された絶縁耐圧となる範囲内であれば、離間距離Ｄ１～Ｄ３よりも短くてもよい。

　この構成によれば、離間距離Ｄ１～Ｄ３をそれぞれ大きくとることができるため、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を構成する離間距離となる第１電極部５１と第１中間電極部５３の第１上電極層５３Ａとの間の離間距離Ｄ１と、第１下電極層５３Ｂと第２中間電極部５４の第２上電極層５４Ａとの間の離間距離Ｄ２と、第２下電極層５４Ｂと第２電極部５２との間の離間距離Ｄ３との合計値（Ｄ１＋Ｄ２＋Ｄ３）を大きくとることができる。したがって、キャパシタ４０Ａ（４０Ｂ）の絶縁耐圧を向上できるため、キャパシタチップ８０の絶縁耐圧を向上できる。

　・各実施形態では、キャパシタ４０Ａ（４０Ｂ）は２つの中間電極部５３，５４を有していたが、これに限られず、中間電極部の個数は任意に変更可能である。一例では、中間電極部は１つでもよいし、３つ以上であってもよい。

　図１５は、キャパシタ４０Ａが１つの中間電極部５９を有している場合のキャパシタチップ８０の断面構造を示す断面図である。
　図１５に示すように、キャパシタ４０Ａは、第１電極部５１、第２電極部５２、および中間電極部５９を有している。中間電極部５９は、第１電極部５１および第２電極部５２に接続されていない。中間電極部５９は、第１電極部５１および第２電極部５２に印加された電位に固定されない電気的にフローティング状態であるともいえる。第１電極部５１はキャパシタ４０Ａの第１電極４１Ａを構成し、キャパシタチップ８０の第１電極パッド８１と電気的に接続されている。第２電極部５２はキャパシタ４０Ａの第２電極４２Ａを構成し、キャパシタチップ８０の第２電極パッド８２と電気的に接続されている。キャパシタ４０Ａは、第１電極部５１と第２電極部５２とが中間電極部５９を介して結合することによって構成されている。

　中間電極部５９は、たとえば第１中間電極部５３と同じ構成である。中間電極部５９は、第１中間電極部５３の第１上電極層５３Ａに対応する上電極層５９Ａと、第１中間電極部５３の第１下電極層５３Ｂに対応する下電極層５９Ｂと、第１中間電極部５３の第１接続部５３Ｃに対応する接続部５９Ｃと、を有している。

　上電極層５９Ａは、ｚ方向において第１電極部５１と対向配置されている。上電極層５９Ａは、第１電極部５１よりも上方に配置されている。上電極層５９Ａは、第１電極部５１に対して基板８４から遠い位置に配置されているといえる。上電極層５９Ａは、第１電極部５１よりも絶縁層８５の表面８５ｓに近い位置に配置されているともいえる。上電極層５９Ａと第１電極部５１とによって第１キャパシタセル５５Ｄが構成されている。

　下電極層５９Ｂは、ｚ方向において第２電極部５２と対向配置されている。下電極層５９Ｂは、第２電極部５２よりも下方に配置されている。下電極層５９Ｂは、第２電極部５２に対して基板８４に近い位置に配置されているといえる。下電極層５９Ｂは、第２電極部５２よりも絶縁層８５の表面８５ｓから離れた位置に配置されているともいえる。下電極層５９Ｂと第２電極部５２とによって第２キャパシタセル５５Ｅが構成されている。下電極層５９Ｂは接続部５９Ｃによって上電極層５９Ａと電気的に接続されているため、第２キャパシタセル５５Ｅは第１キャパシタセル５５Ｄと直列接続されている。このように、中間電極部５９は、上電極層５９Ａ、下電極層５９Ｂ、および接続部５９Ｃによって段差状に形成されている。これにより、下電極層５９Ｂと第２電極部５２とのｚ方向の間の離間距離ＤＢが大きくなる。

　図示された例においては、第２電極部５２は、ｚ方向において中間電極部５９とは異なる位置に配置されている。より詳細には、第２電極部５２は、上電極層５９Ａよりも上方に配置されている。第２電極部５２は、上電極層５９Ａよりも絶縁層８５の表面８５ｓの近くに配置されているといえる。

　図示された例においては、上電極層５９Ａと第１電極部５１とのｚ方向の間の距離である離間距離ＤＡと、下電極層５９Ｂと第２電極部５２とのｚ方向の間の距離である離間距離ＤＢとの合計値（ＤＡ＋ＤＢ）は、第１電極部５１と第２電極部５２とのｚ方向の間の距離よりも大きくなる。また、上記合計値（ＤＡ＋ＤＢ）は、複数の絶縁層８５の厚さよりも大きくてもよい。ここで、複数の絶縁層８５の厚さは、基板主面８４ｓから絶縁層８５の表面８５ｓまでのｚ方向の距離である。

　このような構成のキャパシタ４０Ａでは、上電極層５９Ａと第１電極部５１との対向面積および離間距離ＤＡと、下電極層５９Ｂと第２電極部５２との対向面積および離間距離ＤＢとが、第１キャパシタセル５５Ｄの容量と第２キャパシタセル５５Ｅの容量とが同一となるように設定されている。

　より詳細には、上電極層５９Ａと第１電極部５１とのｚ方向の間の距離である離間距離ＤＡと、下電極層５９Ｂと第２電極部５２とのｚ方向の間の距離である離間距離ＤＢとは、互いに等しい。上電極層５９Ａと第１電極部５１との第１対向面積と、下電極層５９Ｂと第２電極部５２との第２対向面積とは、互いに等しい。ここで、離間距離ＤＡと離間距離ＤＢとの差がたとえば離間距離ＤＡの２０％以内であれば、離間距離ＤＡと離間距離ＤＢとが互いに等しいといえる。また、第１対向面積と第２対向面積との差がたとえば第１対向面積の２０％以内であれば、第１対向面積と第２対向面積とが互いに等しいといえる。

　このように、離間距離ＤＡおよび第１対向面積と、離間距離ＤＡおよび第２対向面積とが互いに等しくなるように設定されることによって、第１キャパシタセル５５Ｄの容量と第２キャパシタセル５５Ｅの容量とが互いに同一となる。このような構成によれば、第１実施形態の効果に準じた効果が得られる。

　なお、図１５に示す変更例のキャパシタチップ８０において、上電極層５９Ａが第２電極部５２とｚ方向において揃った位置に配置され、下電極層５９Ｂが第１電極部５１とｚ方向において揃った位置に配置されていてもよい。

　・第１および第４実施形態では、低圧回路２０とキャパシタ４０とが個別のチップとして形成されていたが、これに限られない。たとえば図１６に示すように、キャパシタ４０と低圧回路２０とが１つのチップに搭載されていてもよい。一例では、低圧回路チップ６０は、低圧回路２０とキャパシタ４０との双方を含んでもよい。つまり、低圧回路チップ６０の基板上に積層された絶縁層にキャパシタ４０が設けられていてもよい。この場合、キャパシタ４０の第１電極部５１、第２電極部５２、および各中間電極部５３，５４は、絶縁層に埋め込まれている。また、一例では、図示していないが、キャパシタチップ８０の基板８４に低圧回路２０が形成されていてもよい。

　・第１および第５実施形態では、高圧回路３０とキャパシタ４０とが個別のチップとして形成されていたが、これに限られない。たとえば図１７に示すように、キャパシタ４０と高圧回路３０とが１つのチップに搭載されていてもよい。一例では、高圧回路チップ７０は、高圧回路３０とキャパシタ４０との双方を含んでもよい。つまり、高圧回路チップ７０の基板上に積層された絶縁層にキャパシタ４０が設けられていてもよい。この場合、キャパシタ４０の第１電極部５１、第２電極部５２、および各中間電極部５３，５４は、絶縁層に埋め込まれている。また、一例では、図示していないが、キャパシタチップ８０の基板８４に高圧回路３０が形成されていてもよい。この場合、キャパシタチップ８０は、高圧ダイパッド１０１に搭載されている。

　・第３実施形態において、第２実施形態のキャパシタ４０の構成を適用してもよい。つまり、絶縁モジュール２２０は、第１キャパシタチップ８０Ａおよび第２キャパシタチップ８０Ｂを備えていてもよい。このように、絶縁モジュール２２０は、複数のキャパシタチップを備えていてもよい。

　・第４実施形態において、第２実施形態のキャパシタ４０の構成を適用してもよい。つまり、低圧回路ユニット３００は、低圧回路チップ６０、第１キャパシタチップ８０Ａ、および第２キャパシタチップ８０Ｂを備えていてもよい。このように、低圧回路ユニット３００は、複数のキャパシタチップを備えていてもよい。

　・第５実施形態において、第２実施形態のキャパシタ４０の構成を適用してもよい。つまり、高圧回路ユニット４１０は、高圧回路チップ７０、第１キャパシタチップ８０Ａ、および第２キャパシタチップ８０Ｂを備えていてもよい。このように、高圧回路ユニット４１０は、複数のキャパシタチップを備えていてもよい。

　・第１実施形態において、キャパシタチップ８０は、高圧ダイパッド１０１に搭載されていてもよい。ここで、キャパシタチップ８０においては、第１電極４１Ａが高圧ダイパッド１０１に対して十分に離れていることによって、高圧ダイパッド１０１の第２基準電位が変動して高電位となったとしてもキャパシタチップ８０と高圧ダイパッド１０１との間の絶縁を維持することができる。

　・第２実施形態において、第１キャパシタチップ８０Ａおよび第２キャパシタチップ８０Ｂの双方は低圧ダイパッド９１に搭載されていてもよい。ここで、第２キャパシタチップ８０Ｂにおいては、第２電極４８Ａ（４８Ｂ）が低圧ダイパッド９１に対して十分に離れていることによって、高圧ダイパッド１０１の第２基準電位が変動して高電位となったとしても第２キャパシタチップ８０Ｂと低圧ダイパッド９１との間の絶縁を維持することができる。

　また、第１キャパシタチップ８０Ａおよび第２キャパシタチップ８０Ｂの双方は高圧ダイパッド１０１に搭載されていてもよい。ここで、第１キャパシタチップ８０Ａにおいては、第１電極４５Ａ（４５Ｂ）が高圧ダイパッド１０１に対して十分に離れていることによって、高圧ダイパッド１０１の第２基準電位が変動して高電位となったとしても第１キャパシタチップ８０Ａと高圧ダイパッド１０１との間の絶縁を維持することができる。

　・各実施形態において、キャパシタチップ８０（８０Ａ，８０Ｂ）におけるキャパシタ４０Ａ（４０Ｂ，４３Ａ，４３Ｂ，４４Ａ，４４Ｂ）の第１電極部５１、第２電極部５２、各中間電極部５３，５４の構成は任意に変更可能である。一例では、図１８に示すように、平面視における第１電極部５１の形状は矩形リング状であり、平面視における第２電極部５２の形状は矩形板状である。平面視において、第１電極部５１は、第２電極部５２を囲うように設けられている。

　ｚ方向において第１電極部５１と対向配置された第１中間電極部５３は、第１上電極層５３Ａ、第１下電極層５３Ｂ、および第１接続部５３Ｃを有している。
　第１上電極層５３Ａは、ｚ方向において第１電極部５１と対向配置されている。これにより、第１キャパシタセル５５Ａが構成されている。平面視における第１上電極層５３Ａの形状は、矩形リング状である。

　第１下電極層５３Ｂは、平面視において第１上電極層５３Ａに対してずれて配置されている。平面視において、第１下電極層５３Ｂは、第１上電極層５３Ａよりも内方にはみ出した部分を有している。平面視における第１下電極層５３Ｂの形状は、矩形リング状である。平面視において、第１下電極層５３Ｂは、第１電極部５１よりも内方に配置されている。

　第１接続部５３Ｃは、第１上電極層５３Ａと第１下電極層５３Ｂとを接続するように構成されており、第１上電極層５３Ａの内周端部と第１下電極層５３Ｂの外周端部とに接している。第１接続部５３Ｃは、ｚ方向に沿って延びている。

　ｚ方向において第１中間電極部５３と対向配置された第２中間電極部５４は、第２上電極層５４Ａ、第２下電極層５４Ｂ、および接続部５４Ｃを有している。
　第２上電極層５４Ａは、ｚ方向において第１下電極層５３Ｂと対向配置されている。これにより、第２キャパシタセル５５Ｂが構成されている。第１下電極層５３Ｂは第１接続部５３Ｃを介して第１上電極層５３Ａに接続されているため、第２キャパシタセル５５Ｂは、第１キャパシタセル５５Ａと直列接続されている。平面視における第２上電極層５４Ａの形状は、矩形リング状である。平面視において、第２上電極層５４Ａは、第１上電極層５３Ａよりも内方に配置されている。

　第２下電極層５４Ｂは、平面視において第２上電極層５４Ａに対してずれて配置されている。平面視において、第２下電極層５４Ｂは、第２上電極層５４Ａよりも内方にはみ出した部分を有している。平面視における第２下電極層５４Ｂの形状は、矩形板状である。平面視において、第２下電極層５４Ｂは、第１下電極層５３Ｂよりも内方に配置されている。

　第２接続部５４Ｃは、第２上電極層５４Ａと第２下電極層５４Ｂとを接続するように構成されており、第２上電極層５４Ａの内周端部と第２下電極層５４Ｂの外周端部とに接している。第２接続部５４Ｃは、ｚ方向に沿って延びている。

　第２電極部５２は、ｚ方向において第２下電極層５４Ｂと対向配置されている。これにより、第３キャパシタセル５５Ｃが構成されている。第２下電極層５４Ｂは第２接続部５４Ｃを介して第２上電極層５４Ａに接続されているため、第３キャパシタセル５５Ｃは、第２キャパシタセル５５Ｂと直列接続されている。平面視における第２電極部５２の形状は、矩形板状である。平面視において、第２電極部５２は、第２上電極層５４Ａよりも内方に配置されている。

　離間距離Ｄ１および第１対向面積と、離間距離Ｄ２および第２対向面積と、離間距離Ｄ３および第３対向面積とが互いに等しくなるように設定されることによって、第１キャパシタセル５５Ａの容量と第２キャパシタセル５５Ｂの容量と第３キャパシタセル５５Ｃの容量とが互いに同一となる。このような構成によれば、第１実施形態の効果と同様の効果が得られる。

　なお、図１８では、キャパシタチップ８０の断面構造を模式的に示しているため、便宜上、第１電極部５１と第１下電極層５３Ｂとの間の距離Ｄ４が第１電極部５１と第１上電極層５３Ａとの間の離間距離Ｄ１よりも短くなるように図示されているが、実際は、距離Ｄ４は離間距離Ｄ１以上となっている。また同様に、図１８では、第１上電極層５３Ａと第２上電極層５４Ａとの間の距離Ｄ５が第１下電極層５３Ｂと第２上電極層５４Ａとの間の離間距離Ｄ２よりも短くなるように図示されているが、実際は、距離Ｄ５は離間距離Ｄ２以上となっている。また同様に、図１８では、第１下電極層５３Ｂと第２下電極層５４Ｂとの間の距離Ｄ６が離間距離Ｄ２よりも短くなるように図示されているが、実際は、距離Ｄ６は離間距離Ｄ２以上となっている。また同様に、図１８では、第２上電極層５４Ａと第２電極部５２との間の距離Ｄ７が第２下電極層５４Ｂと第２電極部５２との間の離間距離Ｄ３よりも短くなるように図示されているが、実際は、距離Ｄ７は離間距離Ｄ３以上となっている。

　・各実施形態のゲートドライバ１０は、低圧回路２０から高圧回路３０に信号を伝達する構成であったが、これに限られない。たとえば、ゲートドライバ１０は、低圧回路２０から高圧回路３０に信号を伝達する構成と、高圧回路３０から低圧回路２０に信号を伝達する構成との両方を備えていてもよい。一例として、図１９に示すように、第１実施形態のゲートドライバ１０に、高圧回路３０から低圧回路２０に信号を送信する信号経路を追加した構成について説明する。

　図１９に示すとおり、キャパシタ４０Ａ（４０Ｂ）の第１電極４１Ａ（４１Ｂ）が低圧回路２０に電気的に接続されており、第２電極４２Ａ（４２Ｂ）が高圧回路３０に電気的に接続されている。このため、キャパシタ４０Ａ，４０Ｂはともに第１信号用キャパシタに対応している。

　また、低圧回路２０から出力されるセット信号はキャパシタ４０Ａを介して高圧回路３０に伝達し、低圧回路２０から出力されるリセット信号はキャパシタ４０Ｂを介して高圧回路３０に伝達するため、低圧回路２０から出力された第１信号は、第１信号用キャパシタを介して高圧回路３０に伝達するともいえる。

　図１９に示すように、ゲートドライバ１０は、キャパシタ４０Ｃ、低圧信号線２１Ｃ、および高圧信号線３１Ｃをさらに備えている。ここで、キャパシタ４０Ｃは第２信号用キャパシタに対応している。

　キャパシタ４０Ｃは、高圧回路３０から低圧回路２０に向けて信号を送信する一方、高圧回路３０と低圧回路２０とを絶縁している。この信号としては、たとえばスイッチング素子５０１の温度異常を検出する信号であり、第２信号に対応している。キャパシタ４０Ｃは、第１電極４１Ｃおよび第２電極４２Ｃを有している。第１電極４１Ｃは、高圧回路３０と電気的に接続されている。第２電極４２Ｃは、低圧回路２０と電気的に接続されている。

　このように、図１９に示される変更例においては、ゲートドライバ１０は、キャパシタ４０（４０Ａ，４０Ｂ，４０Ｃ）を介して低圧回路２０と高圧回路３０との間で双方向に信号が伝達されるものである。この信号は、低圧回路２０から高圧回路３０に向けて伝達する第１信号と、高圧回路３０から低圧回路２０に向けて伝達する第２信号と、を含む。

　図示していないが、キャパシタチップ８０は、キャパシタ４０Ａ，４０Ｂ，４０Ｃを含むものであり、詳細には、キャパシタ４０Ａ，４０Ｂ，４０Ｃが１チップ化されたものである。図示していないが、キャパシタ４０Ａ～４０Ｃは、平面視において、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配置されている。キャパシタ４０Ｃの第１電極４１Ｃは第２電極パッド８２に電気的に接続されており、第２電極４２Ｃは第１電極パッド８１に電気的に接続されている。第２電極パッド８２は、ワイヤＷを介して高圧回路チップ７０の第１電極パッド７１に接続されているため、第１電極４１Ｃは、第２電極パッド８２およびワイヤＷを介して高圧回路３０に電気的に接続されている。第１電極パッド８１は、ワイヤＷを介して低圧回路チップ６０の第２電極パッド６２に接続されているため、第２電極４２Ｃは、第１電極パッド８１およびワイヤＷを介して低圧回路２０と電気的に接続されている。

　図示していないが、キャパシタ４０Ｃの構成は、キャパシタ４０Ａ，４０Ｂと同様である。ただし、キャパシタ４０Ｃの第１電極４１Ｃおよび第２電極４２Ｃと、第１電極部５１および第２電極部５２との対応関係がキャパシタ４０Ａ，４０Ｂとは異なる。キャパシタ４０Ｃの第２電極部５２はキャパシタ４０Ｃの第１電極４１Ｃを構成し、キャパシタ４０Ｃの第１電極部５１はキャパシタ４０Ｃの第２電極４２Ｃを構成している。

　なお、図１９に示す変更例のゲートドライバ１０のキャパシタチップの構成を以下のように変更してもよい。すなわち、図１９に示すキャパシタ４０Ｃを備えるゲートドライバ１０は、キャパシタチップ８０に代えて、図２０に示すように、低圧回路２０から高圧回路３０に信号（第１信号）を伝達するキャパシタチップ８０Ｔと、高圧回路３０から低圧回路２０に信号（第２信号）を伝達するキャパシタチップ８０Ｒと、を備えていてもよい。図示された例においては、両キャパシタチップ８０Ｔ，８０Ｒは、低圧ダイパッド９１に搭載されている。キャパシタチップ８０Ｔとキャパシタチップ８０Ｒとは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。ここで、キャパシタチップ８０Ｔは第１信号用キャパシタを含む第１キャパシタチップに対応し、キャパシタチップ８０Ｒは第２信号用キャパシタを含む第２キャパシタチップに対応している。

　キャパシタチップ８０Ｔは、キャパシタ４０Ａおよびキャパシタ４０Ｂを含むものであり、より詳細には、両キャパシタ４０Ａ，４０Ｂが１チップ化されたものである。つまり、キャパシタチップ８０Ｔは、低圧回路チップ６０と高圧回路チップ７０（ともに図２参照）とは別の両キャパシタ４０Ａ，４０Ｂ専用の半導体チップである。キャパシタチップ８０Ｔにおける両キャパシタ４０Ａ，４０Ｂの構成は、キャパシタチップ８０における両キャパシタ４０Ａ，４０Ｂの構成と同様である。

　キャパシタチップ８０Ｒは、キャパシタ４０Ｃを含むものであり、より詳細には、キャパシタ４０Ｃが１チップ化されたものである。つまり、キャパシタチップ８０Ｒは、低圧回路チップ６０、高圧回路チップ７０、およびキャパシタチップ８０Ｔとは別のキャパシタ４０Ｃ専用の半導体チップである。キャパシタチップ８０Ｒにおけるキャパシタ４０Ｃの構成は、キャパシタチップ８０における両キャパシタ４０Ａ，４０Ｂの構成と同様である。

　・各実施形態において、キャパシタチップ８０は、キャパシタ４０Ａ～４０Ｃが埋め込まれる絶縁層の構成として、１層または複数層から構成された樹脂層を備えていてもよい。この樹脂層としては、ポリイミド樹脂、フェノール樹脂、およびエポキシ樹脂のいずれかを含む材料が用いられていてもよい。また、キャパシタチップ８０は、キャパシタ４０Ａ～４０Ｃが埋め込まれる絶縁層の構成として、絶縁層８５のような酸化膜と樹脂層とが混在した構成であってもよい。

　・各実施形態において、各接続部５３Ｃ，５４Ｃの構成は任意に変更可能である。一例では、第１接続部５３Ｃは、平面視において第１上電極層５３Ａと第１下電極層５３Ｂとの双方と重なる位置において、これら電極層５３Ａ，５３Ｂの周方向において互いに離間して複数設けられていてもよい。また一例では、第２接続部５４Ｃは、平面視において第２上電極層５４Ａと第２下電極層５４Ｂとの双方と重なる位置において、これら電極層５４Ａ，５４Ｂの周方向において互いに離間して複数設けられていてもよい。要するに、第１接続部５３Ｃは、第１上電極層５３Ａと第１下電極層５３Ｂとを電気的に接続可能な構成であればよい。第２接続部５４Ｃは、第２上電極層５４Ａと第２下電極層５４Ｂとを電気的に接続可能な構成であればよい。

　・第１および第３～第５実施形態において、第１キャパシタセル５５Ａ、第２キャパシタセル５５Ｂ、および第３キャパシタセル５５Ｃの容量が互いに同一となる範囲において、たとえば第１電極部５１と第１上電極層５３Ａとの対向面積、第１下電極層５３Ｂと第２上電極層５４Ａとの対向面積、および第２下電極層５４Ｂと第２電極部５２との対向面積を調整することによって、離間距離Ｄ１～Ｄ３の少なくとも１つが他と異なっていてもよい。また、同様に、第１キャパシタセル５５Ａ、第２キャパシタセル５５Ｂ、および第３キャパシタセル５５Ｃの容量が互いに同一となる範囲において、たとえば離間距離Ｄ１～Ｄ３を調整することによって、第１電極部５１と第１上電極層５３Ａとの対向面積、第１下電極層５３Ｂと第２上電極層５４Ａとの対向面積、および第２下電極層５４Ｂと第２電極部５２との対向面積の少なくとも１つが他と異なっていてもよい。なお、第２実施形態のキャパシタ４３Ａ（４３Ｂ）、４４Ａ（４４Ｂ）についても同様に変更できる。

　・第１および第３～第５実施形態において、第１キャパシタセル５５Ａの容量、第２キャパシタセル５５Ｂの容量、および第３キャパシタセル５５Ｃの容量の少なくとも１つが他と異なっていてもよい。なお、第２実施形態のキャパシタ４３Ａ（４３Ｂ）、４４Ａ（４４Ｂ）についても同様に変更できる。

　・図１５に示す変更例において、第１キャパシタセル５５Ｄの容量および第２キャパシタセル５５Ｅの容量が互いに同一となる範囲において、たとえば第１電極部５１と上電極層５９Ａとの対向面積および第２電極部５２と下電極層５９Ｂとの対向面積を調整することによって、離間距離ＤＡ，ＤＢが互いに異なっていてもよい。また、第１キャパシタセル５５Ｄの容量および第２キャパシタセル５５Ｅの容量が互いに同一となる範囲において、たとえば離間距離ＤＡ，ＤＢを調整することによって、第１電極部５１と上電極層５９Ａとの対向面積および第２電極部５２と下電極層５９Ｂとの対向面積が互いに異なっていてもよい。

　・図１５に示す変更例において、第１キャパシタセル５５Ｄの容量および第２キャパシタセル５５Ｅの容量は互いに異なっていてもよい。
　・第３実施形態において、絶縁モジュール２２０は、ゲートドライバ１０以外の回路に適用されてもよい。同様に、第４実施形態の低圧回路ユニット３００および第５実施形態の高圧回路ユニット４１０も、ゲートドライバ１０以外の回路に適用されてもよい。

　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。

　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。

　本明細書における記述「Ａ及びＢの少なくとも一つ」は、「Ａのみ、または、Ｂのみ、または、ＡとＢの両方」を意味するものとして理解されたい。
　［付記］
　上記各実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

　（付記１）
　絶縁層（８５）と、前記絶縁層（８５）に埋め込まれたキャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）と、を有するアイソレータ（８０）であって、
　前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）は、
　前記絶縁層（８５）内に設けられ、当該絶縁層（８５）の表面（８５ｓ）に形成された第１パッド（８１）に接続される第１電極部（５１）と、
　前記絶縁層（８５）内に設けられ、前記絶縁層（８５）の表面（８５ｓ）に形成された第２パッド（８２）に接続される第２電極部（５２）と、
　前記絶縁層（８５）内に設けられ、前記第１電極部（５１）および前記第２電極部（５２）に接続されていない中間電極部（５３，５４）と、を含み、
　前記中間電極部（５３，５４）は、
　前記絶縁層（８５）の厚さ方向（ｚ方向）の位置が互いに異なる第１中間層（５３Ａ，５４Ａ）および第２中間層（５３Ｂ，５４Ｂ）と、
　前記絶縁層（８５）の厚さ方向（ｚ方向）に延びており、前記第１中間層（５３Ａ，５４Ａ）と前記第２中間層（５３Ｂ，５４Ｂ）とを繋ぐ接続部（５３Ｃ，５４Ｃ）と、を有し、
　前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）は、前記第１電極部（５１）と前記第２電極部（５２）とが前記中間電極部（５３，５４）を介して結合することによって構成されている
　アイソレータ。

　（付記２）
　前記中間電極部（５３，５４）は複数設けられており、
　前記第１電極部（５１）と前記第２電極部（５２）とは、前記複数の中間電極部（５３，５４）を介して結合して前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）を構成しており、
　前記複数の中間電極部（５３，５４）は、第１中間電極部（５３）および第２中間電極部（５４）を含み、
　前記第１中間電極部（５３）の前記第１中間層（５３Ａ）と前記第１電極部（５１）とが、前記絶縁層（８５）の厚さ方向（ｚ方向）に離間して対向していることによって第１キャパシタセル（５５Ａ）が構成されており、
　前記第１中間電極部（５３）の前記第２中間層（５３Ｂ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）から視て前記第１中間電極部（５３）の前記第１中間層（５３Ａ）とは異なる位置に配置されており、
　前記第１中間電極部（５３）の前記第２中間層（５３Ｂ）と、前記第２中間電極部（５４）の前記第１中間層（５４Ａ）とが、前記絶縁層（８５）の厚さ方向（ｚ方向）に離間して対向していることによって、前記第１中間電極部（５３）の前記接続部（５３C）を介して前記第１キャパシタセル（５５Ａ）と直列接続された第２キャパシタセル（５５Ｂ）が構成されている
　付記１に記載のアイソレータ。

　（付記３）
　前記第１中間電極部（５３）の前記第１中間層（５３Ａ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）から視て円形または多角形であり、
　前記第１中間電極部（５３）の前記第２中間層（５３Ｂ）、および、前記第２中間電極部（５４）の前記第１中間層（５４Ａ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）から視て、前記第１中間電極部（５３）の前記第１中間層（５３Ａ）を囲むように形成されたリング状であり、
　前記第２中間電極部（５４）の前記第２中間層（５４Ｂ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）から視て、前記第２中間電極部（５４）の前記第１中間層（５４Ａ）を囲むように形成されたリング状である
　付記２に記載のアイソレータ。

　（付記４）
　前記第１中間電極部（５３）の前記第２中間層（５３Ｂ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）において前記第１中間電極部（５３）の前記第１中間層（５３Ａ）と前記第１電極部（５１）との間に配置されており、
　前記第２中間電極部（５４）の前記第１中間層（５４Ａ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）において前記第１中間電極部（５３）の前記第１中間層（５３Ａ）よりも前記絶縁層（８５）の表面（８５ｓ）の近くに配置されている
　付記２または３に記載のアイソレータ。

　（付記５）
　前記第１中間電極部（５３）の前記第１中間層（５３Ａ）と前記第１電極部（５１）との対向面積および離間距離（Ｄ１）と、前記第１中間電極部（５１）の前記第２中間層（５３Ｂ）と前記第２中間電極部（５４）の前記第１中間層（５４Ａ）との対向面積および離間距離（Ｄ２）とは、前記第１キャパシタセル（５５Ａ）の容量と前記第２キャパシタセル（５５Ｂ）の容量とが同一となるように設定されている
　付記２～４のいずれか１つに記載のアイソレータ。

　（付記６）
　前記第２中間電極部（５４）の前記第２中間層（５４Ｂ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）から視て前記第２中間電極部（５４）の前記第１中間層（５４Ａ）とは異なる位置に配置されており、
　前記第２中間電極部（５４）の前記第２中間層（５４Ｂ）と、前記第２電極部（５２）とが、前記絶縁層（８５）の厚さ方向（ｚ方向）に離間して対向していることによって、前記第２中間電極部（５４）の前記接続部（５４Ｃ）を介して前記第２キャパシタセル（５５Ｂ）と直列接続された第３キャパシタセル（５５Ｃ）が構成されている
　付記２～５のいずれか１つに記載のアイソレータ。

　（付記７）
　前記第２中間電極部（５４）の前記第２中間層（５４Ｂ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）において前記第１中間電極部（５３）の前記第２中間層（５３Ｂ）と前記第２電極部（５２）との間に配置されている
　付記６に記載のアイソレータ。

　（付記８）
　前記第１キャパシタセル（５５Ａ）の容量と前記第２キャパシタセル（５５Ｂ）の容量とは同一であり、
　前記第２中間電極部（５４）の前記第２中間層（５４Ｂ）と前記第２電極部（５２）との対向面積および離間距離（Ｄ３）は、前記第１キャパシタセル（５５Ａ）および前記第２キャパシタセル（５５Ｂ）の容量と前記第３キャパシタセル（５５Ｃ）の容量とが同一となるように設定されている
　付記６または７に記載のアイソレータ。

　（付記９）
　前記第１中間層（５９Ａ）と前記第１電極部（５１）とが、前記絶縁層（８５）の厚さ方向（ｚ方向）に離間して対向することによって第１キャパシタセル（５５Ｄ）が構成されており、
　前記第２中間層（５９Ｂ）は、前記絶縁層（８５）の厚さ方向（ｚ方向）から視て前記第１中間層（５９Ａ）とは異なる位置に設けられており、
　前記第２中間層（５９Ｂ）と前記第２電極部（５２）とが前記絶縁層（８５）の厚さ方向（ｚ方向）に離間して対向することによって、前記接続部（５９Ｃ）を介して前記第１キャパシタセル（５５Ｄ）と直列接続された第２キャパシタセル（５５Ｅ）が構成されている
　付記１に記載のアイソレータ。

　（付記１０）
　前記第２中間層（５９Ｂ）が、前記絶縁層（８５）の厚さ方向（ｚ方向）において前記第１中間層（５９Ａ）と前記第１電極部（５１）との間に配置され、
　前記第２電極部（５２）は、前記第１中間層（５９Ａ）よりも前記絶縁層（８５）の表面（８５ｓ）の近くに配置されている
　付記９に記載のアイソレータ。

　（付記１１）
　前記第１中間層（５９Ａ）と前記第１電極部（５１）との対向面積および離間距離（ＤＡ）と、前記第２中間層（５９Ｂ）と前記第２電極部（５２）との対向面積および離間距離（ＤＢ）とは、前記第１キャパシタセル（５５Ｄ）の容量と前記第２キャパシタセル（５５Ｅ）の容量とが同一となるように設定されている
　付記９または１０に記載のアイソレータ。

　（付記１２）
　付記１～１１のいずれか１つに記載のアイソレータを備え、
　前記アイソレータ（８０）は、スイッチング素子（５０１）を駆動させるゲートドライバ（１０）に含まれる低圧回路チップ（６０）と高圧回路チップ（７０）との間に接続されるものであり、
　前記低圧回路チップ（６０）をさらに備える
　付記１５に記載の絶縁モジュール。

　（付記１３）
　付記１～１１のいずれか１つに記載のアイソレータを備え、
　前記アイソレータ（８０）は、スイッチング素子（５０１）を駆動させるゲートドライバ（１０）に含まれる低圧回路チップ（６０）と高圧回路チップ（７０）との間に接続されるものであり、
　前記高圧回路チップ（７０）をさらに備える
　付記１５に記載の絶縁モジュール。

　（付記１４）
　スイッチング素子（５０１）のゲートに駆動電圧信号を印加するゲートドライバ（１０）であって、
　第１電圧（Ｖ１）が印加されることによって動作するように構成された低圧回路（２０）を含む低圧回路チップ（６０）と、
　前記第１電圧（Ｖ１）よりも高い第２電圧（Ｖ２）が印加されることによって動作するように構成された高圧回路（３０）を含む高圧回路チップ（７０）と、
　前記低圧回路チップ（６０）と前記高圧回路チップ（７０）との間に接続されたアイソレータ（８０）と、を備え、
　前記アイソレータ（８０）は、
　絶縁層（８５）と、
　前記絶縁層（８５）内に設けられ、当該絶縁層（８５）の表面（８５ｓ）に形成された第１パッド（８１）に接続される第１電極部（５１）と、
　前記絶縁層（８５）内に設けられ、前記絶縁層（８５）の表面（８５ｓ）に形成された第２パッド（８２）に接続される第２電極部（５２）と、
　前記絶縁層（８５）内に設けられ、前記第１電極部（５１）および前記第２電極部（５２）に接続されていない中間電極部（５３，５４）と、を備え、
　前記中間電極部（５３，５４）は、
　前記絶縁層（８５）の厚さ方向（ｚ方向）の位置が互いに異なる第１電極部（５３Ａ，５４Ａ）および第２電極部（５３Ｂ，５４Ｂ）と、
　前記絶縁層（８５）の厚さ方向（ｚ方向）に延びており、前記第１電極部（５３Ａ，５４Ａ）と前記第２電極部（５３Ｂ，５４Ｂ）とを繋ぐ接続部（５３Ｃ，５４Ｃ）と、を有し、
　前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）は、前記第１電極部（５１）と前記第２電極部（５２）とが前記中間電極部（５３，５４）を介して結合することによって構成されている
　ゲートドライバ。

　（付記１５）
　前記第１電極部（５１）は、前記低圧回路（２０）に電気的に接続されており、
　前記第２電極部（５２）は、前記高圧回路（３０）に電気的に接続されている
　付記１４に記載のゲートドライバ。

　（付記１６）
　前記ゲートドライバ（１０）は、前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）を介して前記低圧回路（２０）と前記高圧回路（３０）との間で双方向に信号が伝達されるものであり、
　前記信号は、第１信号および第２信号を含み、
　前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）は、第１信号用キャパシタ（４０Ａ，４０Ｂ）および第２信号用キャパシタ（４０Ｃ）を含み、
　前記第１信号は、前記第１信号用キャパシタ（４０Ａ，４０Ｂ）を介して前記低圧回路（２０）から前記高圧回路（３０）に向けて伝達され、
　前記第２信号は、前記第２信号用キャパシタ（４０Ｃ）を介して前記高圧回路（３０）から前記低圧回路（２０）に向けて伝達される
　付記１４に記載のゲートドライバ。

　（付記１７）
　前記絶縁層（８５）は、酸化膜および樹脂の少なくとも一方からなる
　付記１４～１６のいずれか１つに記載のゲートドライバ。

　（付記１８）
　前記第１信号用キャパシタ（４０Ａ，４０Ｂ）および前記第２信号用キャパシタ（４０Ｃ）を含むアイソレータ（８０）を備える
　付記１３に記載のゲートドライバ。

　（付記１９）
　前記アイソレータは、
　前記第１信号用キャパシタ（４０Ａ，４０Ｂ）を含む第１キャパシタチップ（８０Ｔ）と、
　前記第２信号用キャパシタ（４０Ｃ）を含む第２キャパシタチップ（８０Ｒ）と、を備える
　付記１３のゲートドライバ。

　（付記２０）
　前記第１中間電極部（５３）の前記第１中間層（５３Ａ）と前記第１電極部（５１）との離間距離（Ｄ１）と、前記第１中間電極部（５１）の前記第２中間層（５３Ｂ）と前記第２中間電極部（５４）の前記第１中間層（５４Ａ）との離間距離（Ｄ２）と、前記第２中間電極部（５４）の前記第２中間層（５４Ｂ）と前記第２電極部（５２）との離間距離（Ｄ３）との合計値（Ｄ１＋Ｄ２＋Ｄ３）は、絶縁層（８５）の厚さよりも大きい
　付記７に記載のゲートドライバ。

　（付記２１）
　前記中間電極部（５９）の前記第１中間層（５９Ａ）と前記第１電極部（５１）との離間距離（ＤＡ）と、前記中間電極部（５９）の前記第２中間層（５９Ｂ）と前記第２電極部（５２）との離間距離（ＤＢ）との合計値（ＤＡ＋ＤＢ）は、絶縁層（８５）の厚さよりも大きい
　付記１０に記載のゲートドライバ。

　（付記２２）
　スイッチング素子（５０１）のゲートに駆動電圧信号を印加するゲートドライバ（１０）であって、
　第１電圧（Ｖ１）が印加されることによって動作するように構成された低圧回路（２０）を含む低圧回路チップ（６０）と、
　前記第１電圧（Ｖ１）よりも高い第２電圧（Ｖ２）が印加されることによって動作するように構成された高圧回路（３０）を含む高圧回路チップ（７０）と、を備え、
　前記低圧回路チップ（６０）は、
　絶縁層（８５）と、
　前記絶縁層（８５）内に設けられ、当該絶縁層（８５）の表面（８５ｓ）に形成された第１パッド（８１）に接続される第１電極部（５１）と、
　前記絶縁層（８５）内に設けられ、前記絶縁層（８５）の表面（８５ｓ）に形成された第２パッド（８２）に接続される第２電極部（５２）と、
　前記絶縁層（８５）内に設けられ、前記第１電極部（５１）および前記第２電極部（５２）に接続されていない中間電極部（５３，５４）と、を備え、
　前記中間電極部（５３，５４）は、
　前記絶縁層（８５）の厚さ方向（ｚ方向）の位置が互いに異なる第１電極部（５３Ａ，５４Ａ）および第２電極部（５３Ｂ，５４Ｂ）と、
　前記絶縁層（８５）の厚さ方向（ｚ方向）に延びており、前記第１電極部（５３Ａ，５４Ａ）と前記第２電極部（５３Ｂ，５４Ｂ）とを繋ぐ接続部（５３Ｃ，５４Ｃ）と、を有し、
　前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）は、前記第１電極部（５１）と前記第２電極部（５２）とが前記中間電極部（５３，５４）を介して結合することによって構成されている
　ゲートドライバ。

　（付記２３）
　スイッチング素子（５０１）のゲートに駆動電圧信号を印加するゲートドライバ（１０）であって、
　第１電圧（Ｖ１）が印加されることによって動作するように構成された低圧回路（２０）を含む低圧回路チップ（６０）と、
　前記第１電圧（Ｖ１）よりも高い第２電圧（Ｖ２）が印加されることによって動作するように構成された高圧回路（３０）を含む高圧回路チップ（７０）と、を備え、
　前記高圧回路チップ（７０）は、
　絶縁層（８５）と、
　前記絶縁層（８５）内に設けられ、当該絶縁層（８５）の表面（８５ｓ）に形成された第１パッド（８１）に接続される第１電極部（５１）と、
　前記絶縁層（８５）内に設けられ、前記絶縁層（８５）の表面（８５ｓ）に形成された第２パッド（８２）に接続される第２電極部（５２）と、
　前記絶縁層（８５）内に設けられ、前記第１電極部（５１）および前記第２電極部（５２）に接続されていない中間電極部（５３，５４）と、を備え、
　前記中間電極部（５３，５４）は、
　前記絶縁層（８５）の厚さ方向（ｚ方向）の位置が互いに異なる第１電極部（５３Ａ，５４Ａ）および第２電極部（５３Ｂ，５４Ｂ）と、
　前記絶縁層（８５）の厚さ方向（ｚ方向）に延びており、前記第１電極部（５３Ａ，５４Ａ）と前記第２電極部（５３Ｂ，５４Ｂ）とを繋ぐ接続部（５３Ｃ，５４Ｃ）と、を有し、
　前記キャパシタ（４０／４０Ａ，４０Ｂ，４０Ｃ）は、前記第１電極部（５１）と前記第２電極部（５２）とが前記中間電極部（５３，５４）を介して結合することによって構成されている
　ゲートドライバ。

　１０…ゲートドライバ
　２０…低圧回路
　３０…高圧回路
　４０，４０Ａ，４０Ｂ…キャパシタ
　４３Ａ，４３Ｂ…第１キャパシタ（キャパシタ）
　４４Ａ，４４Ｂ…第２キャパシタ（キャパシタ）
　５１…第１電極部
　５２…第２電極部
　５３…第１中間電極部
　５３Ａ…第１上電極層（第１中間層）
　５３Ｂ…第１下電極層（第２中間層）
　５３Ｃ…第１接続部（接続部）
　５４…第２中間電極部
　５４Ａ…第２上電極層（第１中間層）
　５４Ｂ…第２下電極層（第２中間層）
　５４Ｃ…第２接続部（接続部）
　５５…キャパシタセル
　５５Ａ…第１キャパシタセル
　５５Ｂ…第２キャパシタセル
　５５Ｃ…第３キャパシタセル
　５５Ｄ…第１キャパシタセル
　５５Ｅ…第２キャパシタセル
　５９…中間電極部
　５９Ａ…上電極層（第１中間層）
　５９Ｂ…下電極層（第２中間層）
　５９Ｃ…接続部
　６０…低圧回路チップ
　７０…高圧回路チップ
　８０…キャパシタチップ
　８０Ａ…第１キャパシタチップ
　８０Ｂ…第２キャパシタチップ
　８０Ｒ…キャパシタチップ
　８０Ｔ…キャパシタチップ
　８０ｓ…チップ主面
　８１…第１電極パッド（第１パッド）
　８２…第２電極パッド（第２パッド）
　８５…絶縁層
　８５ｓ…表面
　２２０…絶縁モジュール
　３００…低圧回路ユニット（絶縁モジュール）
　４１０…高圧回路ユニット（絶縁モジュール）
　５０１，５０２…スイッチング素子
　Ｄ１～Ｄ３，ＤＡ，ＤＢ…離間距離

Claims

　絶縁層と、前記絶縁層に埋め込まれたキャパシタと、を有するアイソレータであって、
　前記キャパシタは、
　前記絶縁層内に設けられ、当該絶縁層の表面に形成された第１パッドに接続される第１電極部と、
　前記絶縁層内に設けられ、前記絶縁層の表面に形成された第２パッドに接続される第２電極部と、
　前記絶縁層内に設けられ、前記第１電極部および前記第２電極部に接続されていない中間電極部と、
を含み、
　前記中間電極部は、
　前記絶縁層の厚さ方向の位置が互いに異なる第１中間層および第２中間層と、
　前記絶縁層の厚さ方向に延びており、前記第１中間層と前記第２中間層とを繋ぐ接続部と、
を有し、
　前記キャパシタは、前記第１電極部と前記第２電極部とが前記中間電極部を介して結合することによって構成されている
　アイソレータ。
　前記中間電極部は複数設けられており、
　前記第１電極部と前記第２電極部とは、前記複数の中間電極部を介して結合して前記キャパシタを構成しており、
　前記複数の中間電極部は、第１中間電極部および第２中間電極部を含み、
　前記第１中間電極部の前記第１中間層と前記第１電極部とが、前記絶縁層の厚さ方向に離間して対向していることによって第１キャパシタセルが構成されており、
　前記第１中間電極部の前記第２中間層は、前記絶縁層の厚さ方向から視て前記第１中間電極部の前記第１中間層とは異なる位置に配置されており、
　前記第１中間電極部の前記第２中間層と、前記第２中間電極部の前記第１中間層とが、前記絶縁層の厚さ方向に離間して対向していることによって、前記第１中間電極部の前記接続部を介して前記第１キャパシタセルと直列接続された第２キャパシタセルが構成されている
　請求項１に記載のアイソレータ。
　前記第１中間電極部の前記第１中間層は、前記絶縁層の厚さ方向から視て円形または多角形であり、
　前記第１中間電極部の前記第２中間層、および、前記第２中間電極部の前記第１中間層は、前記絶縁層の厚さ方向から視て、前記第１中間電極部の前記第１中間層を囲むように形成されたリング状であり、
　前記第２中間電極部の前記第２中間層は、前記絶縁層の厚さ方向から視て、前記第２中間電極部の前記第１中間層を囲むように形成されたリング状である
　請求項２に記載のアイソレータ。
　前記第１中間電極部の前記第２中間層は、前記絶縁層の厚さ方向において前記第１中間電極部の前記第１中間層と前記第１電極部との間に配置されており、
　前記第２中間電極部の前記第１中間層は、前記絶縁層の厚さ方向において前記第１中間電極部の前記第１中間層よりも前記絶縁層の表面の近くに配置されている
　請求項２または３に記載のアイソレータ。
　前記第１中間電極部の前記第１中間層と前記第１電極部との対向面積および離間距離と、前記第１中間電極部の前記第２中間層と前記第２中間電極部の前記第１中間層との対向面積および離間距離とは、前記第１キャパシタセルの容量と前記第２キャパシタセルの容量とが同一となるように設定されている
　請求項２～４のいずれか一項に記載のアイソレータ。
　前記第２中間電極部の前記第２中間層は、前記絶縁層の厚さ方向から視て前記第２中間電極部の前記第１中間層とは異なる位置に配置されており、
　前記第２中間電極部の前記第２中間層と、前記第２電極部とが、前記絶縁層の厚さ方向に離間して対向していることによって、前記第２中間電極部の前記接続部を介して前記第２キャパシタセルと直列接続された第３キャパシタセルが構成されている
　請求項２～５のいずれか一項に記載のアイソレータ。
　前記第２中間電極部の前記第２中間層は、前記絶縁層の厚さ方向において前記第１中間電極部の前記第２中間層と前記第２電極部との間に配置されている
　請求項６に記載のアイソレータ。
　前記第１キャパシタセルの容量と前記第２キャパシタセルの容量とは同一であり、
　前記第２中間電極部の前記第２中間層と前記第２電極部との対向面積および離間距離は、前記第１キャパシタセルおよび前記第２キャパシタセルの容量と前記第３キャパシタセルの容量とが同一となるように設定されている
　請求項６または７に記載のアイソレータ。
　前記第１中間層と前記第１電極部とが、前記絶縁層の厚さ方向に離間して対向することによって第１キャパシタセルが構成され、
　前記第２中間層は、前記絶縁層の厚さ方向から視て前記第１中間層とは異なる位置に設けられており、
　前記第２中間層と前記第２電極部とが前記絶縁層の厚さ方向に離間して対向することによって、前記接続部を介して前記第１キャパシタセルと直列接続された第２キャパシタセルが構成されている
　請求項１に記載のアイソレータ。
　前記第２中間層が、前記絶縁層の厚さ方向において前記第１中間層と前記第１電極部との間に配置され、
　前記第２電極部は、前記第１中間層よりも前記絶縁層の表面の近くに配置されている
　請求項９に記載のアイソレータ。
　前記第１中間層と前記第１電極部との対向面積および離間距離と、前記第２中間層と前記第２電極部との対向面積および離間距離とは、前記第１キャパシタセルの容量と前記第２キャパシタセルの容量とが同一となるように設定されている
　請求項９または１０に記載のアイソレータ。
　請求項１～１１のいずれか一項に記載のアイソレータを備え、
　前記アイソレータは、スイッチング素子を駆動させるゲートドライバに含まれる低圧回路チップと高圧回路チップとの間に接続されるものであり、
　前記低圧回路チップをさらに備える
　絶縁モジュール。
　請求項１～１１のいずれか一項に記載のアイソレータを備え、
　前記アイソレータは、スイッチング素子を駆動させるゲートドライバに含まれる低圧回路チップと高圧回路チップとを絶縁するのに用いられるものであり、
　前記高圧回路チップをさらに備える
　絶縁モジュール。
　スイッチング素子のゲートに駆動電圧信号を印加するゲートドライバであって、
　第１電圧が印加されることによって動作するように構成された低圧回路を含む低圧回路チップと、
　前記第１電圧よりも高い第２電圧が印加されることによって動作するように構成された高圧回路を含む高圧回路チップと、
　前記低圧回路チップと前記高圧回路チップとの間に接続されたアイソレータと、
を備え、
　前記アイソレータは、
　絶縁層と、
　前記絶縁層内に設けられ、当該絶縁層の表面に形成された第１パッドに接続される第１電極部と、
　前記絶縁層内に設けられ、前記絶縁層の表面に形成された第２パッドに接続される第２電極部と、
　前記絶縁層内に設けられ、前記第１電極部および前記第２電極部と接続されていない中間電極部と、
を備え、
　前記中間電極部は、
　前記絶縁層の厚さ方向の位置が互いに異なる第１中間層および第２中間層と、
　前記絶縁層の厚さ方向に延びており、前記第１中間層と前記第２中間層とを繋ぐ接続部と、
を有し、
　前記第１電極部と前記第２電極部とが前記中間電極部を介して結合することによってキャパシタが構成されている
　ゲートドライバ。
　前記第１電極部は、前記低圧回路に電気的に接続されており、
　前記第２電極部は、前記高圧回路に電気的に接続されている
　請求項１４に記載のゲートドライバ。
　前記ゲートドライバは、前記キャパシタを介して前記低圧回路と前記高圧回路との間で双方向に信号が伝達されるものであり、
　前記信号は、第１信号および第２信号を含み、
　前記キャパシタは、第１信号用キャパシタおよび第２信号用キャパシタを含み、
　前記第１信号は、前記第１信号用キャパシタを介して前記低圧回路から前記高圧回路に向けて伝達され、
　前記第２信号は、前記第２信号用キャパシタを介して前記高圧回路から前記低圧回路に向けて伝達される
　請求項１４に記載のゲートドライバ。
　前記絶縁層は、酸化膜および樹脂の少なくとも一方からなる
　請求項１４～１６のいずれか一項に記載のゲートドライバ。