JP2008532308A - 電子デバイス及びその使用方法 - Google Patents

Abstract

集積化コンデンサ構体は、第１のコンデンサ（６０）を有する第１の枝路と、第２のコンデンサ（７０）を有する第２の枝路とを備える。第２のコンデンサ（７０）は、第１のコンデンサ（６０）よりも高容量密度及び低ブレークダウン電圧を有する。第１の枝路は、第２の枝路よりも短いＲＣ時定数を有し、パルス化電圧ピークが実質上第１の枝路の方へ進むようにする。この第１のコンデンサ（６０）は、パルス化電圧ピークの電荷を蓄えるのに十分な容量を有する。一実施例では、第２のコンデンサ（７０）は、積層コンデンサである。本構体は、ＥＳＤ保護に適しており、このため、ダイオード（２１）及び抵抗（２２）を追加的に備えることができる。

Description

本発明は、第１の誘電体層及び高容量密度を有するコンデンサを備えた電子デバイスに関する。

このような電子デバイスは、米国特許第６，０６４，１０８号から既知である。この文献には、複数のコンデンサ電極を誘電体層により離間させて、互いに上に積み重ねた多層構造のフィルムコンデンサが開示されている。得られるコンデンサ構体は、単に２つの電極を有する薄膜コンデンサと比べて比較的高い容量密度を有する。それにも関わらず、多層構造のフィルムコンデンサは、ＣＭＯＳ製造プロセスで適切に製作することができる。

容量は高められるが、ブレークダウン電圧が比較的制限されることが、既知のデバイスの欠点である。本来、コンデンサの容量とブレークダウン電圧との間には逆相関があり、誘電体層の厚さを増大させると、ブレークダウン電圧は高くなるが、容量密度は低減する。当然のことながら、コンデンサ電極の積層化は、有効面積が２倍になるので、ブレークダウン電圧の低下なく容量を改善することが可能である。しかしながら、多層化は、ブレークダウン電圧を高くすることにはならない。

したがって、本発明の目的は、容量を低減しないにも関らず、ブレークダウン電圧が高くなる、冒頭で述べた種類のデバイスを提供することにある。

本発明の目的は、電子デバイスが入力端及び少なくとも１つの出力端を有する集積化コンデンサを備え、コンデンサ構体は、第１の枝路及び第２の枝路を備え、第１の枝路は、コンデンサ構体の入力端と出力端との間に結合されるとともに第１のコンデンサを備え、第２の枝路は、入力端に結合されるとともに、第１のコンデンサよりも、高い容量密度、且つ低いブレークダウン電圧を有する第２のコンデンサを備える。
尚、第１の枝路は、パルス化電圧ピークが実質上第１の枝路の方に進むように、第２の枝路より短いＲＣ時定数を有し、第１のコンデンサは、パルス化電圧ピークによる電荷を蓄えるのに十分な容量を有するようにすることで達成される。

本発明に至る実験にて、入力端及び出力端に隣接して位置するコンデンサの部分が、入力端及び出力端よりも離れて位置する部分よりも、パルス化電圧ピーク後にブレークダウンしやすいということを確かめた。基本的に、これらの部分を個別のコンデンサに分けることにより、問題は解決した。即ち、高ブレークダウン電圧を有する第１のコンデンサを、容量密度が高いコンデンサと組み合わせ、パルス化電圧ピークによる電荷が第１のコンデンサを経て流れるようにして、第２のコンデンサのブレークダウンを防ぐことができる。この組み合わせの動作は、パルス化電圧ピークの電流フローが速度効果によるという見識に基づくものであり、２つの並列枝路から、最も早く反応する枝路が選ばれる。

第１のコンデンサが満たすべき追加の要件は、その容量を電圧ピークの電荷を蓄えるのに十分な大きさにする必要があることである。そうしなければ、パルス化電圧ピークによる電荷が、第２のコンデンサに流れてしまい、第２のコンデンサがブレークダウンするという付随するリスクを伴うことなる。容量は、コンデンサに蓄えられる電荷とコンデンサ間に供給された電圧との比率に等しいことが一般的に知られているので、必要とされる容量は、パルス化電圧ピークの速度と電圧に当然依存する。第１のコンデンサの容量は、少なくとも１０ｐＦとすることが好適であり、少なくとも１００ｐＦとするのがより好適であり、少なくとも５００ｐＦとするのが最も好適である。

応答の‘早い方の枝路’の要件は、ＲＣ時定数で電気的に表わされる。この定数は、有効キャパシタンスと直列抵抗とからなり、これは電流が流れる速度の目安になる。第１の枝路の時定数は、第２の枝路のものよりも小さくする必要がある。適宜、第２の枝路のＲＣ時定数を大きくするように追加の抵抗を設けるようにする。一態様では、第２の枝路が、入力端と第２のコンデンサとの間に追加の抵抗を備えるようにする。他の態様では、頂部の電極材料が十分な抵抗値を有して、第２の枝路が追加の抵抗を含むようにする。或いは又、抵抗を、適切な負荷として第２のコンデンサの後段に接続することができる。追加の抵抗の値は、０．１Ω〜１００Ωの値とするのが適しており、好ましくは１〜１０Ωの範囲の値にする。

静電放電（ＥＳＤ）から生じるパルスなどのパルス化電圧ピークは、実際には動的現象であることが知られている。従って、第１の枝路を短いＲＣ時定数とする要件は、同様に動的な期間として理解するべきである。即ち、電圧パルス内の限りなく短い瞬時にて、そのパルス化電圧ピークによる電荷の一部が第１の枝路のコンデンサを既に満たしてしまったとしても、第１の枝路はより速く応答するようにすべきである。実際上、第１の枝路を経るパルス化電圧ピークの（電流）フローの関数的な要件が最も重要になる。通常、任意の特定の系に対する実装は、微分方程式に基づくシミュレーションで制御して精緻化する。

第１及び第２のコンデンサは、同一の層から構成するのが好適である。即ち、第２のコンデンサの第１の誘電体層は、第１のコンデンサの誘電体の一部とするのが好適である。これはプロセス工程の数を減少させる。

更に他の好適な例では、第２のコンデンサを、積層コンデンサとし、第１の誘電体層が第１の電極と中間電極との間に存在し、第２の誘電体層が第２の電極と中間電極との間に存在し、且つ第２のコンデンサの第１及び第２の電極が互いに結合されるようにする。第２のコンデンサとして、中間電極を有する積層コンデンサを使用することは、容量が容易に２倍になるという利点を有する。更に、ブレークダウンも十分に改善される。即ち、第２のコンデンサの表面積は、第１のコンデンサの少なくとも１．５倍にするのが好適であり、２倍の表面積相当にするのがより好適であり、随意、３倍又は５倍以上にする。

特定の変形例では、第１のコンデンサの誘電体が、第１及び第２の誘電体層の双方を備えるようにする。これは、単一の積層コンデンサの製造と比較して、事実上追加のマスクが必要なくなるという利点を有する。

最適には、第１及び第２の誘電体層を、強誘電体で構成する。この種類の材料は、高誘電率を有し、半導体産業において本来の既知の方法で処理することができる。

別の好適例では、第２のコンデンサを、トレンチコンデンサとする。この種類のコンデンサは、高容量密度をもたらすが、特にこのようなトレンチコンデンサを積層した場合に、そのブレークダウン特性が、幾つかの用途にとって不十分なものになる。本発明に従って、トレンチコンデンサと高ブレークダウン電圧を有するコンデンサとを組み合わせることで、トレンチコンデンサをより広い範囲の用途に適用することができる。高ブレークダウン電圧のコンデンサは、基板の表面上に設ける薄膜コンデンサとするのが好適である。

本発明の電子デバイスは、トランジスタやダイオードなどの半導体素子を適切に備えることができる。本発明の電子デバイスは、所望の回路トポロジに従って相互接続され、且つ半導体基板上に存在する複数のトランジスタを備える集積回路とすることができる。或いは又、本発明の電子デバイスは、特定の機能用に設計される周辺機器とし、少数の能動コンポーネントと随意組み合わせる、複数の受動素子を備えることができる。

本コンデンサ構体を、様々な用途に用いることができるが、ＥＳＤ保護回路に用いるのが特に適している。

この種類の回路には、例えば６０Ｖまでの極めて高いブレークダウン電圧を必要とする。ＥＳＤ保護回路は、集積回路の一部として具体化されるが、例えばダイオード、コンデンサ及び抵抗の組み合わせとして別個のものとして具体化することもできる。後者の回路は、特に極めて高い電圧、例えば４、８又は１６ｋＶ相当のＥＳＤパルスに対する保護を意図している。このような電圧では、通常のブレークダウン特性は十分でない。これらのデバイスは、パイ・トポロジ（pi-topology）の集積回路、或いはＲＣやＬＣ、又はＣＬＣの構成によるフィルタリング機能を適宜有することもできる。このようなフィルタリング機能にとって容量密度を高くすることは、サイズの縮小化及び特殊用途用の双方にとって有利である。このようなＥＳＤの用途にとっては、第１のコンデンサをグランドに接続するのが好適である。

好適な用途では、第２のコンデンサを、信号経路の一部として本コンデンサ構体の別の出力端に結合させる。この構成では、第２のコンデンサは、信号／雑音比を改善するためのフィルタとして用いられる。しかしながら、第１及び第２のコンデンサを並列に接続することを除外するものではない。ＥＳＤの用途では、第１及び第２のコンデンサを双方ともグランドに接続するが、このことは他の用途に厳密に必要とされることではない。或いは又、第２のコンデンサは、第１のコンデンサに並列に接続される、大きめの回路段の一部を構成することができる。

特定の態様では、マイクロホンチャネルなどのオーディオ信号又はビデオ信号のＡＣカップリング用に、第２のコンデンサを用いることができる。特に、オーディオ信号の場合、十分な帯域幅を有することが極めて重要である。このようなＡＣカップリングは、特にＤＣ／ＡＣコンバータが存在する場合にも必要である。この場合、信号／雑音比を改善するフィルタリングに必要とされる最小キャパシタンスは、低いコーナー周波数によって決定される。これにより、コンデンサの値は好ましくは５０〜７０ｎＦ程度となり、このコンデンサは、ＥＳＤ保護回路における厳しいブレークダウン要件をも満たすものとなる。標準的なアナログビデオ信号は、約１５ｋＨｚで開始して、５．５ＭＨｚの帯域幅を有する。尚、最低周波数は、最小容量値をも決定する。標準的な電圧レベルは１Ｖｒｍｓである。

別の特殊な例では、第２のコンデンサは、データ信号のＡＣカップリングに用いる。これらの信号は、代表的には、１Ｖ〜３．３Ｖの範囲内にある。信号周波数は、用途に応じて全く異なるものとなりうる（１００ｋＨｚ〜１ＧＨｚ）。

第２の例では、第２のコンデンサを、本コンデンサ構体の出力端に結合させ、この出力端をグランドに結合させる。ここでは、第２のコンデンサを主としてＥＳＤ保護機能の一部として用いる。

この好適な例では、本コンデンサ構体の出力端を、電子デバイスのコンタクトパッドに結合させ、コンタクトパッドは、電子デバイスから或る系を有する他の電子デバイスへの接続部を構成するように設計する。ＥＳＤ保護は、一般に２つの理由のために必要とされる。まず、ＥＳＤパルスは、外部露出の結果として生じうる。これは、主に、キーボード、マイクロホン、ディスプレイ、カメラなどのコンシューマ電子機器のユーザインタフェースに接触することによるものである。第２に、ＥＳＤパルスは、アセンブル工程中に生じうる。デバイスは、通常一回だけアセンブルするから、コンタクトパッドがユーザインタフェースへの接続を有していないときには、１つのＥＳＤパルスをコンタクトパッドから離れたところに向けることができれば、ＥＳＤ保護は、原則的には十分なものである。従って、アセンブル中に、デバイスのいずれかのピン（バンプ）間でＥＳＤ事象が起こりうるので、通常は、全ての入出力接続部には、ＥＳＤ用のダイオードを持たせる必要がある。このための明確な入出力ピンは特定されない。しかしながら、アセンブル中のＥＳＤパルスは、非常に低いものであるので（４００Ｖ〜５００Ｖまでの、ｋＶよりもはるかに低い）、これらのダイオードは、非常に小さいものとすることができる。

ブレークダウン電圧が十分に高いコンデンサでさえ、特にアセンブル中に生じる静電放電に対して、ＥＳＤ保護の第１のトラップとして、首尾よく用いることができる。この場合、第２のコンデンサは、第２のトラップとして作用する。このＥＳＤ保護回路の例では、ダイオード、トランジスタ及びコンデンサ間の選択を、自由に設計可能とする。しかしながら、例えば電圧制限などのクランピングを可能とするという観点から、多くの場合、能動素子が好ましいことは理解されるであろう。

本発明を、デバイスに存在させる１つのコンデンサ構体に基づいて説明したが、２つ以上のコンデンサ構体をデバイスに存在させることを除外するものではない。２つ以上のコンデンサ構体は、機能的に独立させるか、或いは機能的に結合させることができる。

第２の積層コンデンサを有する例を説明し、図面に示すが、積層コンデンサが２つ以上の誘電体層を含むことができることを除外するものではない。図に示す実施例は、第２のコンデンサが第１のコンデンサに隣接して位置しているコンデンサ構体を開示しているが、単一の積層構造を除外するものではない。このような構造では、入力端を中間電極により形成する。第１のコンデンサは、この中間電極の片側に設ける。第２のコンデンサは、中間電極の反対側に規定する。ＲＣ時定数が長い第２の枝路に設けるのに必要とされる追加の抵抗は、第２のコンデンサの後段に接続するか、又は抵抗層として集積化することができる。

本発明のデバイスは、集積回路を“積層ダイ構成”として知られる構成で頂部側にアセンブルするアセンブリに適切に用いることができる。本発明のデバイスを集積回路の頂部側にアセンブルする逆の状態は、特に集積回路が本発明のデバイスより大きい表面積を有する場合に、適切に変えることができる。好適には、２つのダイを、バンプ接続部によって相互に接続する。これらは、通常“チップスケールパッケージ”と称されるパッケージに一体化することができる。また、抵抗を設けることは周知であり、未公開の欧州特許出願第０４１０３３２７．５（ＰＨＮＬ０４０８１２）号にも説明されている。しかしながら、バンプ接続部を有する、チップスケールパッケージ以外のパッケージを除外するものではなく、例えば、好適な代替方法は、国際特許出願ＷＯ２００４／０５７６８８（Ａ１）に開示されるリードフレームベースの積層ダイパッケージとするか、又は接続部の少なくとも一部にボンディングワイヤで設けるパッケージとする。

本発明によるデバイスの前述した態様及び他の態様は、図面を参照して更に明らかにされるであろう。

図面は、実寸図示したものではなく、単に図解的に示したものである。異なる図における同等の参照番号は、同様な部分を示す。図は、説明用のものであり、本発明の例を示すものである。他の例は、当業者に明らかになるであろう。

図１は、本発明の一例のデバイスを示す。この図は、いずれにせよそれに限定されるものではなく、単に図解したものである。図１に示すような電子コンポーネントを製造する場合に、半導体基板１には、第１の半導体領域２及び第２の半導体領域３が設けられている。基板１は、第１のドーピングタイプのドーパントとしてＢでドープされている。第１の半導体領域２は、低ドーピング密度のＢでドープされている。第２の半導体領域３は、第２のドーピングタイプのドーパントとしてＰでドープされている。例えばＳｉＯ_２、Ｓｉ３Ｎ４、又はＳｉ３Ｎ４とＳｉＯ２との組み合わせからなる絶縁層４を、半導体基板１の上に設ける。絶縁層４は、ＴｉＯ_２か、ＺｒＯ_２か、Ａｌ_２Ｏ_３か、ＭｇＯか、又はＳｉ３Ｎ４とＴｉＯ_２との組み合わせからなるバリヤ層５により覆うことができる。特に、それにはＴｉＯ_２が適している。この上に、まず、例えばＰｔからなるパターン化される導電層６を層の厚さ５０ｎｍ〜１μｍで設ける。他の金属を代わりに用いることもできる。付着性の改善のために、例えばＴｉの追加の層を設けることができる。他の金属及び金属積層体を代わりに用いることができ、例えば、ＴｉＷ／Ｐｔ，ＴａＰｔ，Ｗ，Ｎｉ，Ｍｏ，Ａｕ，Ｃｕ，Ｉｒ，ＩｒＯ２／Ｉｒ，Ｔｉ／Ｐｔ／Ａｌ，Ｔｉ／Ａｇ，Ｔｉ／Ａｇ／Ｔｉ，Ｔｉ／Ａｇ／Ｉｒ，Ｔｉ／Ｉｒ，Ｔｉ／Ｐｄ，Ｔｉ／Ａｇ_１−ｘＰｔ_ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ_１−ｘＰｄ_ｘ（０≦ｘ≦１），Ａｇ_１−ｘＰｔ_ｘ（０≦ｘ≦１），Ｔｉ／Ｐｔ_１−ｘＡｌ_ｘ（０≦ｘ≦１）、Ｐｔ_１−ｘＡｌ_ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ／Ｐｔ_１−ｘＡｌ_ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ／Ｒｕ，Ｒｕ、Ｒｕ／ＲｕＯ_２，Ｔｉ／Ｒｕ，Ｔｉ／Ｉｒ，Ｔｉ／Ｉｒ／ＩｒＯ_２，Ｔｉ／Ｒｕ／Ｒｕ_ｘＰｔ_１−ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ／Ｉｒ／ＩｒＯ_ｘ（０≦ｘ≦２），Ｔｉ／Ａｇ／Ｒｕ／ＲｕＯ_ｘ（０≦ｘ≦２），Ｔｉ／Ａｇ／Ｒｕ／Ｒｕ_ｘＰｔ_１−ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ／Ｒｕ／Ｒｕ_ｘＰｔ_１−ｘＲｕＯ_ｙ（０≦ｘ≦１，０≦ｙ≦２），Ｔｉ／Ａｇ／Ｒｕ／ＲｕＯ_ｘ／Ｒｕ_ｙＰｔ_１−ｙ（０≦ｘ≦２，０≦ｙ≦１），Ｔｉ／Ａｇ／Ｒｕ_ｘＰｔ_１−ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ／Ｐｔ_ｘＡｌ_１−ｘ（０≦ｘ≦１），Ｐｔ_ｘＡｌ_１−ｘ／Ａｇ／Ｐｔ_ｙＡｌ_１−ｙ（０≦ｘ≦１，０≦ｙ≦１），Ｔｉ／Ａｇ／Ｐｔ_ｙ（ＲｈＯ_ｘ）_１−ｙ（０≦ｘ≦２
，０≦ｙ≦１），Ｔｉ／Ａｇ／Ｒｈ／ＲｈＯ_ｘ（０≦ｘ≦２），Ｒｈ、Ｒｈ／ＲｈＯ_２，Ｔｉ／Ａｇ／Ｐｔ_ｘＲｈ_１−ｘ（０≦ｘ≦１），Ｔｉ／Ａｇ／Ｐｔ_ｙ（ＲｈＯ_ｘ）_１−ｙ／Ｐｔ_ｚＲｈ_１−ｚ（０≦ｘ≦２，０≦ｙ≦１，０≦ｚ≦１），Ｔｉ／Ａｇ_ｘ／Ｐｔ_１−ｘ／Ｉｒ（０≦ｘ≦１），Ｔｉ／Ａｇ_ｘ／Ｐｔ_１−ｘ／Ｉｒ／ＩｒＯ_ｙ（０≦ｘ≦１，０≦ｙ≦２），Ｔｉ／Ａｇ_ｘ／Ｐｔ_１−ｘ／Ｐｔ_ｙＡｌ_１−ｙ（０≦ｘ≦１，０≦ｙ≦１），Ｔｉ／Ａｇ_ｘ／Ｐｔ_１−ｘ／Ｒｕ（０≦ｘ≦１），Ｔｉ／Ａｇ_ｘ／Ｐｔ_１−ｘ／Ｒｕ／ＲｕＯ_ｙ（０≦ｘ≦１，０≦ｙ≦２），Ｔｉ／Ａｇ／Ｃｒ，Ｔｉ／Ａｇ／Ｔｉ／ＩＴＯ，Ｔｉ／Ａｇ／Ｃｒ／ＩＴＯ，Ｔｉ／Ａｇ／ＩＴＯ，Ｔｉ／Ｎｉ／ＩＴＯ，Ｔｉ／Ｒｈ，Ｔｉ／Ｒｈ／ＲｕＯ_２などを用いることができる。第１の導電層６は、図２〜４に示し、後に詳細に説明するように、第１及び第２のコンデンサの第１の電極を構成する。図２に対応する上面図を図５に示す。図４のデバイスと同様のデバイスの上面図を図６に示す。図１に対応する電気回路図を図７及び図８に示す。

第１の誘電体層７を、第１の導電層６上に設けるとともに、第１の導電層６が無い位置におけるバリヤ層５上にも設ける。好適な例では、第１の誘電体層を複合酸化物層７とし、例えばＰｂ_１−ｙＬａ_ｙＺｒ_１−ｘＴｉ_ｘＯ_３（０．００≦ｙ≦０．２０及び０．０≦ｘ≦１．０）の強誘電体層とする。誘電率が比較的高い他の複合酸化物層も、当業者に知られており、バリウムチタン酸ストロンチウム、チタン酸鉛−マンガンニオブ酸鉛などの材料が含まれている。タンタル酸化物、酸化ハフニウム又は窒化珪素などの他の材料を代わりに用いることができる。適切な材料のリストは、国際特許出願のＷＯ０２／７５７８０に開示されている。付着性を改善するために、第１の誘電体層７とは別の組成の核形成層を、第１の導電層６の上に付着することができる。適切な核形成層は、例えば、酸化チタン、ＰｂＺｒ_１−ｘＴｉ_ｘＯ_３又はＰｂ_１−ｙＬａ_ｙＺｒ_１−ｘＴｉ_ｘＯ_３（ｘ及びｙは、前述と同様の範囲を有する）である。

中間電極層１６を、第１の誘電体層７の上に設け、第２の誘電体層１７で覆う。中間電極１６のパターンは、第２のコンデンサの中間電極を含み、随意、第１のコンデンサのフローティング電極を含む。また、第２の誘電体層１７も、複合酸化物層で構成するのが好適であり、より好適には、（少なくともその大部分を）第１の誘電体層７のものと同一の材料とする。同一材料の使用は、誘電体の最も正規の構造を提供することになり、それ故、好適である。この誘電体の構造は、ブレークダウン特性及び誘電特性の双方に確実に影響を及ぼす。別の核形成層の使用を除外するものではない。この中間電極層１６の材料は、第１の導電層６のものと同一とすることが好適である。中間電極用の付着層は、たぶん用いなくてもよいが、必要に応じて用いることができる。（多）結晶の強誘電体層の成長は、基板構造に依存する。フローティング電極は、誘電体の隣接部分が異なる支持体を有することになるので、好ましくない。しかしながら、第１の導電層と中間電極層に同一材料を使用すると、フローティング電極上の誘電体の構造とフローティング電極に隣接する誘電体の構造とが、極めて似たものとなるか、又はまさに同一のものとなると考えられる。

誘電体層７，１７として複合酸化物層を使用する場合には、電極材料としてＰｔを使用するのが好適である。代わりとなる焼結技法により、特に還元雰囲気下での後処理を使用する場合には、Ｃｕ，Ａｇ又はＮｉなどの他の金属を導電層６，１６用に適用することができる。ＲｕＯｘ又はＩｒＯ２などの導電性酸化物、又はＬａ，ＳｒＲｕＯ３などのペロブスカイト格子を有する導電性酸化物は、他の好適な代替材料となる。特に、ゾルゲル技法による場合のように湿式化学法で複合酸化物層を設ける場合には、層の構造が極めて良好になることが確かめられ、付着性も優れている。

半導体基板１まで達するコンタクトホールは、誘電体層毎に特有の慣例のエッチング剤で、第１及び第２の誘電体層７，１７をエッチングした後に形成した。コンタクトホールは、Ａｌ，Ｃｕ，Ｐｔ，又はＡｌとＣｕの合金、又はＡｌとＳｉの合金、又はＴｉとＡｌ、又はＴｉとＣｕ，ＴｉとＡｌ及びＣｕの合金の組み合わせ、又はＴｉとＡｌとＳｉの組み合わせ、又はＴｉＷとＡｌ、又はＴｉＷとＣｕ、又はＴｉＷとＡｌ及びＣｕの合金の組み合わせ、又はＡｌとＳｉの組み合わせ、又はＴｉＷか又はＴｉＷＮ（その双方をＴｉＷ（Ｎ）と称する）とＡｌ、又はＴｉＷ（Ｎ）とＣｕ、又はＴｉＷ（Ｎ）とＡｌ及びＣｕの合金、ＡｌとＳｉの組み合わせ、又はＴｉＮとＡｌ、又はＴｉＮとＣｕ、又はＴｉＮとＡｌ及びＣｕの合金の組み合わせ、又はＡｌ及びＳｉの組み合わせなどの導電体で満たし、第１、第２及び第３の供給リード８，９，１９を形成した。この実施例では、ＴｉＷ（Ｎ）及びＡｌを使用している。導電体は、第２の導電層１０を形成するために複合酸化物層１７の頂面にも設けて、第２の導電層１０にコンデンサの第２の電極を規定する。特に、導電体としてＣｕを用いる場合には、例えばＴａＮ又はＴｉＮなどの追加のバリヤ層を、複合酸化物層１７と第２の導電層１０との間に設けることができる。この上に、不活性化層１１（この場合には窒化珪素）を設ける。不活性化層１１には、回路の“入力”、“出力”、及びグランドコンタクトをそれぞれ規定するコンタクトホール１２，１３を設ける。そして、金属バンプ又は半田バンプを既知の方法でコンタクトに設ける。

図２に、本発明によるデバイスのこの第１実施例を別の断面図にて開示する。この断面図には、ダイオードが設けられていない。保護ダイオードがあるのが好適ではあるが、本発明にとって不可欠なものではない。この図には、第１のコンデンサ６０及び第２のコンデンサ７０を示してある。第１のコンデンサ６０は、それぞれ、図１に示すような第１及び第２の導電層における、第１の電極６１及び第２の電極６２を備えている。第２のコンデンサ７０は、積層型コンデンサであり、第１の電極７１、第２の電極７２及び中間電極７３を有する。縦の相互接続部又はリード９を介して、第１及び第２の電極７１，７２は、出力端８３に結合されている。この実施例では、第１及び第２の電極７１，７２はコンデンサ７０の出力端を構成し、一方、中間電極７３はビア６５によって第１のコンデンサ６０の第２の電極６２に結合されている。固有の特徴は、第１及び第２の誘電体層７，１７が中間電極７３の外側に連続していることである。このように、縦の相互接続部９は、実際上、第１及び第２の電極７１，７２によって形成される電極構造の一部である。縦の相互接続部９は、実際にはそれがこの電極構造の一部となるように設計するのが好適である。誘電体によって中間電極の横からのカプセル化は、機構的な安定性にとって有利であると考えられる。このカプセル化は、誘電体以外の如何なる材料であっても中間電極の界面の数及び長さを減少させる。この界面の減少は、亀裂又は剥離が始まる箇所の数を減らすことになるため、機械的な安定性を改善することになる。

この第１実施例の他の特徴は、第１のコンデンサから第２のコンデンサまで第１の誘電体層と、これに加えて第２の誘電体層も連続していることになる。コンデンサの縁部は、結果的に機械的に弱い領域となる。これは、コンデンサをエッチングによって通常規定し、（そして、縁部が形成される）ことで、一層強いめられることさえある。常に、幾らかのエッチング剤が残るというリスクがあり、特に熱処理の影響下で亀裂又は剥離を起こしうる。誘電体層を拡張させることにより、コンデンサ構体における縁部の数が少なくなる。

図５に、第１実施例の上面図を示す。第１の導電層における第１の電極６１，７１は、破線で示している。第２のコンデンサ７０の中間電極７３は、一点鎖線で示している。第２の導電層の主要部、特に第２の電極６２，７２、コンデンサ構体の入力端８１、及び出力端８２，８３は、実線で示している。明確化のために、誘電体層はこの図には示していない。

電圧パルスが入力端８１にて本構体に入ることがある。入力端８１は、ＥＳＤ保護回路の一部とする場合に、電子デバイスのコンタクトパッドに接続されるものである。電圧パルスは、第１のコンデンサ６０の第２の電極６２に到達することになる。そして、少なくとも電流の大部分は、本構体の出力端８２に直接誘導される。好適には、本実施例においても、この出力端は、１つのコンタクトパッドの形態で、又は基板を経る導電経路によりグランドに接続する。この出力端への短い経路は、第１のコンデンサの第１及び第２の電極６１，６２とこれらの電極６１，６２間の誘電体（図示せず）とによって形成される。この短い経路は、第１の電極６１から、出力端８２に結合される給電リード１９にまでビア６４でつながっている。このように、短い経路には、内部抵抗が第１の導電層よりも低い第２の導電層１０を用いる。

しかしながら、電圧パルスだけでなく、正常な信号も入力端８１に入る。従って、本発明のコンデンサ構体は、信号経路の一部となる。この信号経路は、第２のコンデンサ７０を経て別の出力端８３まで続く。ここで、第２のコンデンサ７０は、ＡＣ（交流）カップリングを成す。即ち、交流信号のみを通すことができるが、直流信号は通すとことはできない。このようなカップリングは、本来既知であり、ここでは、電圧パルス、接触抵抗、何らかのダイオード又はブレークダウン用コンデンサの存在などから生じうる雑音が直流信号を構成するので、ＡＣカップリングは適している。従って、雑音を適切に除去することができる。

第２のコンデンサ７０の入力端は、第１のコンデンサ６０の第２の電極６２、及びビア６５を経て本構体の入力端８１に結合させる。第２のコンデンサ７０の入力端は、中間電極７３によって構成される。第２のコンデンサ７０の出力端は、ビア９によって別の出力端８３に結合される第１及び第２の電極７１，７２によって構成される。電圧パルスは、第１のコンデンサ６０によって除去されるので、第２のコンデンサ７０のブレークダウン要件は、かなり低減する。同時に、特にオーディオ信号をフィルタリングする場合には、極めて大きいキャパシタンスを必要とする。これは、前述した電極の積層化によって達成される。更に、空気に対して好ましくは１０００以上の高誘電率を有する誘電体層の使用によって、その容量は増大する。ここで示していないが、縦の相互接続部９は、リング状構造にして、図２に示す態様で中間電極６３の周りに設けるようにすることができる。

図３に、本発明によるデバイスの第２実施例の断面図を示す。第１実施例に対する１つの主な相違点は、ここで示される誘電体層７，１７が、第１のコンデンサ６０から第２のコンデンサ７０まで連続しておらず、また第２のコンデンサ７０の外部にまでも延在していないことである。代わりに、平坦化層８４を適用する。本実施例の構体の製造は、第１の導電層の堆積及びパターンニングから開始する。パターンニングは、フォトリソグラフィックマスクを付着して、マスクを通して適宜エッチングすることによって行う。この後に、第１の誘電体層７及び中間電極層を設ける。中間電極層は、フローティング電極６３及び中間電極７３となるようにパターンニングする。次に、第２の誘電体層１７を堆積する。強誘電体層の場合には、当業者に知られているように、堆積後に熱処理が行われる。熱処理は、各堆積工程後に行うのが好適である。第１及び第２の誘電体層７，１７は数回の堆積工程で付着することができる。誘電体層の形成後に、フォトリソグラフィックマスクを適用して、誘電体層７，１７の一部をエッチングする。エッチングには、ウェットエッチング処理が好適であり、そこでは、金属がエッチングストップ層として機能する。エッチング処理は、米国特許第４，７５９，８２３号から本来既知である。アンダーエッチングの影響を最小にするように、その設計を最適化することができる。次に、本構体には、平坦化層を適用する。平坦化層には本来既知の無機及び有機絶縁層を用いることができる。適切な例としては、酸化珪素又は窒化珪素を堆積する。このような単一エッチング及び平坦化処理の代わりに、このような処理を各誘電体層に対して別々に行うこともできる。しかしながら、この場合には、第２の誘電体層の硬化温度まで安定している充填材を使用する必要がある。多くの強誘電体層は、少なくとも６００℃、好ましくは約８００℃の硬化又は転換温度を有する。この場合に、好適な充填剤は、酸化物及び窒化物である。第２の導電層１０を最後に堆積してから、既知の方法で絶縁体８５を付着する。第２の導電層１０を、平坦化層８４の堆積前に、第１及び第２のコンデンサの上に局所的に付着することができることは明らかである。それは、下位層のパターンニング前に行うことさえできる。更に、追加の相互接続層を隔離層８５の頂面に設けることができ、追加の相互接続層をこの隔離層８５を経て局所的に延在させて、コンデンサ、及び基板にて規定されるダイオードなどの他のコンポーネントにも随意接触させることができる。第２の導電層に加えて相互接続層を使用することは、誘電体に対する付着の要件及び相互接続部の内部抵抗の要件を満たすのに有利となる。

図４は、さらに別の実施例における断面図である。ここでは、フローティング電極を第１のコンデンサ６０に設けておらず、第１及び第２の誘電体層７，１７を、単一の第１の誘電体６４に融合させる。第２の誘電体層１７は、第１及び第２のコンデンサ６０，７０の外側に切り離してエッチングするのに対し、第１の誘電体層７は、連続させる。第２の電極６２，７２及び中間電極７３をエッチングマスクとして用いるエッチング作業によると、コンデンサ６０，７０の領域の外側における第１の誘電体層７が或る程度エッチングすることになる。図に示すような、その厚さの３０％削減の状況は、多分に誇張している。エッチングマスクとして第２の電極６２，７２及び中間電極７３を使用することは、最少のマスク数で効率的な処理手順を可能とする。それにも関わらず、この手法は、強誘電材料のうちで転換温度高い種類のものにも適用可能である。他の重要な相違点は、導電層に加えて、相互接続層として別個の導電層１０を使用することであり、そこには、第１及び第２のコンデンサ６０，７０の第２の電極６２，７２を規定する。これは、比較的高い内部抵抗を有する貴金属をこれらの電極用の材料として選定する場合に、特に好適である。相互接続層への更なる縦の相互接続部を、ダイオードなどの他のコンポーネントに接触するように、コンデンサ構体に隣接して設けることができる。

更に、中間電極７３ではなく、第１及び第２の電極７１，７２は、第２のコンデンサ７０の入力端を構成する。この設計は、まず第１に、得られる構体の表面積が大きくなる傾向にあるので、あまり望ましくない。第２に、第１及び第２のコンデンサ６０，７０の第１の電極６１，７１が、かなり異なって帯電される。即ち、第１のコンデンサ６０の第１の電極６１は、グランドに結合させる一方で、第２のコンデンサ７０の第１の電極７１は、入力端を構成する。換言すれば、第１の電極６１と第１の電極７１との間の距離は、この箇所でブレークダウンを起こすことの無い最小の距離に画成する。この距離は、誘電体６４の厚さと同程度にすることが好適である。図３及び図４を参照して説明したような、これらの特徴の各々は、別々に組み合わせることができることは理解されるであろう。

この第４実施例の更なる変形例では、追加の抵抗を設ける。この抵抗は、相互接続層よりも高いシート抵抗値を有する別の金属層として設け、そして、回路の抵抗を形成するように適切にパターンニングする。このような金属層は、例えば、ＴｉＷ，ＴｉＷ（Ｎ），ＴｉＮ，ＳｉＣｒ，ＳｉＣｒ（Ｏ），ＳｉＣｒ（Ｎ）又は他の任意の抵抗材料の層である。その層は局所的に、即ち抵抗を形成する箇所のみを残存させるように、パターンニングすることができるが、その抵抗の領域だけでなく、相互接続層の頂部も残存させるようにすることもできる。それは、不活性化層で覆うことが好適である。また、前の図に示したような、第１のコンデンサのフローティング電極、第２のコンデンサの反転入力端及び出力端を有する変形のデバイス構成にも同様に、抵抗を適用することもできる。

図６は、第３実施例に似ている第４実施例の上面図を示す。主な相違点は、追加の相互接続層を設けていないことである。この図では、図５と同様な線を用いている。この実施例では、本構体に対して１つの出力端８２があるだけであり、好適であって不可欠ではないが、この出力端は、グランドに接続する。その結果として、中間電極７３から出力端８２までのリード１９がある。

図７は、図１及び図５に対応する電気回路図を示す。この図では、入力端８１、出力端８２、及び別の出力端８３を有する電子デバイスを示している。それは、ＥＳＤ保護として、及びバンドパスフィルタとして好適な回路を示している。図１に示すような、領域２，３を備えるダイオード２１は、一次のＥＳＤ保護素子である。好適には背合わせ（逆直列）ダイオードとするが、代わりに、ツェナーダイオード、前後（直列）ダイオード、ｐｎダイオード、又はフローティングダイオードを用いることができる。特定の種類のダイオードは、要求される電圧の安定性にとりわけ依存する。本実施例では、ダイオードは、例えば６０Ｖを超えるパルス化電圧ピークに耐えて対処することができるように設計する。抵抗２２は、信号経路内に置かれる。その値は、高周波の用途用に通常は５０Ωとするが、オーディオ用途用に１ｋΩ〜１００ｋΩの範囲内の値にすることもできる。次に、第１のコンデンサ６０を第１の出力端８２に通じる第１の枝路に接続する。この第１の出力端８２は、グランドに接続する。第１のコンデンサ６０は、例えば０．７ｎＦのキャパシタンス及び６０Ｖを超えるブレークダウン電圧を有する。第２のコンデンサ７０は、第２の枝路の一部を構成する。この第２のコンデンサ７０は、別の出力端８３に接続され、それは集積回路の入力端に接続される。この第２のコンデンサ７０は、例えば７．３ｎＦのキャパシタンス及び３０Ｖを超えるブレークダウン電圧を有する。原理上は、電極を積層化すると、そのキャパシタンスは、実際上３．６５ｎＦの２倍になる。

０．７ｎＦの第１のキャパシタンスは、極めて高い電圧パルスの場合でも十分であることが分かる。例えば、１６ｋＶの値は、携帯電話又は他の携帯装置内の多くのアプリケーション用に規定されている。このような高電圧（１６ｋＶ）のＥＳＤの事象中には、ＥＳＤダイオードに流れる電流が、数アンペアにまで達し、ダイオードにかかる電圧を６０Ｖに下げることができる。電圧降下の最大持続時間は、約１０ｎｓ〜５０ｎｓである。ダイオードにかかる電圧は、第１のＲＣ段用の入力電圧となる。５０Ωの抵抗２２及び０．７ｎＦの第１のキャパシタンスの場合に、第１の枝路の時定数は、３５ｎｓとなる。５０ｎｓの最大時間でさえ、コンデンサ６０は前記６０Ｖに到達せず、第１のコンデンサ６０にかかる電圧は、第２のＲＣ段（即ち、第２の枝路）の入力電圧となる。第２の枝路は、数オームの追加の抵抗２３を有する。これは、第２の枝路の出力端８３をグランドに結合させる場合に、特に好適である。従って、その時定数は、５３Ω＊３．６５ｎＦ＝１９０〜２００ｎｓである。その時定数は、第１のＲＣ段のものより大きいので、第２の枝路のコンデンサ７０は、３０Ｖより大きい電圧降下に直面しないようにする。

この例に示す値は、１６ｋＶの電圧パルスに対する保護に関するものであることは明らかであり、約６０Ｖまでの引き下げを達成するように１つ以上のダイオードと組み合わせている。前述したように、本発明のデバイスは、低めの電圧パルスが予期される用途にも適切に用いることができるとともに、静電放電ではなく、バッテリの電圧変化などが極めて脆弱なコンデンサにとって有害となり得る用途にも適切に用いることができる。

更に、この例のコンデンサの値は、本発明の範囲を制限することを意味するものではないことは明らかである。例えば、第２のコンデンサのキャパシタンスは、１００ｎＦと同程度の大きさにすることができ、一方でブレークダウン電圧は僅か５Ｖとすることができる。

図８に、図６に対応するＥＳＤ保護回路の第２の実施例を示す。ここでは、第１のコンデンサ６０及び第２のコンデンサ７０の双方は、入力端８１と第１の出力端８２との間に設ける。また、この実施例では、第１の出力端８２を、グランドに接続する。本実施例は、典型的な一次ＲＣローパスフィルタを示す。そのコンデンサ及び抵抗の値は、図７に示すものと同じように選定することができる。

要するに、集積化コンデンサ構体は、第１のコンデンサ６０を有する第１の枝路と、第２のコンデンサ７０を有する第２の枝路とを備える。第２のコンデンサ７０は、第１のコンデンサ６０よりも高容量密度及び低ブレークダウン電圧を有する。第１の枝路は、第２の枝路よりも短いＲＣ時定数を有し、パルス化電圧ピークが実質上第１の枝路の方へ進むようにする。この第１のコンデンサ６０は、パルス化電圧ピークの電荷を蓄えるのに十分な容量を有する。一実施例では、第２のコンデンサ７０は、積層コンデンサである。本構体は、ＥＳＤ保護に適しており、このため、ダイオード２１及び抵抗２２を追加的に備えることができる。

第１実施例のデバイスの断面図である。 第１実施例のデバイスの別の断面図である。 第２実施例のデバイスの断面図である。 第３実施例のデバイスの断面図である。 第１実施例のデバイスの上面図である。 第３実施例に似ている第４実施例のデバイスの上面図である。 本発明のデバイスに対する電気回路図である。 本発明のデバイスに対する電気回路図である。

符号の説明

１ 基板
２ 第１の半導体領域
３ 第２の半導体領域
４ 絶縁層
５ バリヤ層
６ 第１の導電層
７ 第１の誘電体層
８ 第１の給電リード
９ 第２の給電リード
１０ 第２の導電層
１１ 不活性化層
１２，１３ コンタクトホール
１５ グランドコンタクト
１７ 第２の誘電体層
１８ 抵抗層
１９ 第３の給電リード
２１ ダイオード
２２ 抵抗
２３ 追加の抵抗
６０ 第１のコンデンサ
６１ 第１のコンデンサの第１の電極
６２ 第１のコンデンサの第２の電極
６３ フローティング電極
６４ 誘電体
６５ ビア
７０ 第２のコンデンサ
７１ 第２のコンデンサの第１の電極
７２ 第２のコンデンサの第２の電極
７３ 中間電極
８１ 入力端
８２ 出力端
８３ 別の出力端
８４ 平担化層
８５ 隔離層

Claims (15)

1. 入力端及び少なくとも１つの出力端を有する集積化コンデンサ構体を備えた電子デバイスであって、前記コンデンサ構体は、第１の枝路及び第２の枝路を備え、前記第１の枝路は、前記コンデンサ構体の入力端と出力端との間に結合されるとともに、第１のコンデンサを備え、前記第２の枝路は、前記入力端に結合されるとともに、前記第１のコンデンサよりも高容量密度及び低ブレークダウン電圧を有する第２のコンデンサを備え、且つ前記第１の枝路は、パルス化電圧ピークが実質上前記第１の枝路の方に進むように、前記第２の枝路よりも短いＲＣ時定数を有し、前記第１のコンデンサは、前記パルス化電圧ピークの電荷を蓄えるのに十分な容量を有する、電子デバイス。
2. 前記第１のコンデンサ及び前記第２のコンデンサは、共通の第１の誘電体層を備える、請求項１に記載の電子デバイス。
3. 前記第２の枝路の大きいＲＣ時定数は、追加の抵抗で実現される、請求項１に記載の電子デバイス。
4. 前記第２のコンデンサは、積層コンデンサであり、前記第１の誘電体層が、第１の電極と中間電極との間に存在するとともに、第２の誘電体層が、第２の電極と前記中間電極との間に存在し、且つ前記第２のコンデンサの第１の電極及び第２の電極が、互いに結合されている、請求項１又は２に記載の電子デバイス。
5. 前記第１のコンデンサの誘電体は、前記第１の誘電体層及び前記第２の誘電体層の双方を備える、請求項４に記載の電子デバイス。
6. 前記第１及び第２の誘電体層は、強誘電体からなる、請求項３又は４に記載の電子デバイス。
7. 前記第２のコンデンサは、トレンチコンデンサである、請求項１、２又は３に記載の電子デバイス。
8. 前記コンデンサ構体は、ダイオードを更に備えているＥＳＤ保護回路の一部を構成する、請求項１〜７のいずれか一項に記載の電子デバイス。
9. 抵抗を更に備える、請求項８に記載の電子デバイス。
10. 前記第２の枝路は、前記コンデンサ構体の別の出力端に結合されている、請求項１又は８に記載の電子デバイス。
11. 前記コンデンサ構体の入力端は、前記電子デバイスのコンタクトパッドに結合され、前記コンタクトパッドは、前記電子デバイスから、或る系を有する別の電子デバイスへの接続部を成すように設計されている、請求項１又は１０に記載の電子デバイス。
12. 前記コンデンサ構体は、ボンディングパッド用の一次のＥＳＤ保護回路であり、実質上ダイオードをなくした、請求項１１に記載の電子デバイス。
13. 請求項１又は８に記載の電子デバイスと、静電放電（ＥＳＤ）に対して前記電子デバイスによって保護すべき集積回路とを備えるアセンブリ。
14. 電子回路のＥＳＤ保護用及び前記第２のコンデンサでの信号のフィルタリング用に、請求項１〜１２のいずれか一項に記載の電子デバイスを使用する使用方法。
15. 前記第２のコンデンサを、オーディオ信号又はビデオ信号のＡＣカップリングに用いる、請求項１４に記載の電子デバイスの使用方法。

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