JP2010165730A - 高周波帯用ｅｓｄ保護回路 - Google Patents

Abstract

【課題】高周波帯で使用するＥＳＤ保護回路の低損失化を実現する高周波帯用ＥＳＤ保護回路の提供。
【解決手段】半導体回路３０における静電破壊の保護を高周波帯に対して行う回路として、１／４λ結合線路２１で構成したバンドパスフィルタ２０、あるいはハイパスフィルタ、または１／４λのショートスタブを用いる。これにより、ダイオードを用いない構成による高周波帯での静電破壊保護効果を実現でき、ＥＳＤ保護回路の小型化、低損失化を図ることができる。
【選択図】図２

Description

本発明は、シリコン集積回路における静電破壊を保護するために用いられる高周波帯用ＥＳＤ保護回路に関する。

従来のシリコン集積回路に用いる静電破壊（Electrostatic Discharge（ＥＳＤ））保護回路としては、例えば、入出力ＰＡＤと半導体回路（半導体集積回路）との間に、電源（ＶＣＣ）とグランドに対してそれぞれ並列にダイオードを挿入するＥＳＤ保護回路が一般的に使われている。静電破壊信号は、ＤＣ〜６ＧＨｚ程度の周波数成分を持っており、ＥＳＤ保護回路は、この周波数成分を除去するようにＬｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ（ＬＰＦ）を構成する。つまり、ＬＰＦのカットオフ周波数をシリコン集積回路で使用する周波数以上に設定する。

図１３は、従来のＥＳＤ保護回路の構成図である（例えば、非特許文献１参照）。この従来のＥＳＤ保護回路は、入出力パッド（Ｉ／Ｏ−ＰＡＤ）１０１、抵抗１０２、ダイオード１０３ａ、１０３ｂ、および半導体回路１０４を備えており、ダイオード１０３ａ、１０３ｂの容量と抵抗１０２で、ＬＰＦを構成している。

B. Razavi "Design of Analog CMOS Integrated Circuits" p.657-660

しかしながら、従来のＥＳＤ保護回路には、以下のような課題がある。
例えば、ミリ波帯用のＥＳＤ保護回路としては、ミリ波帯でＥＳＤ保護回路が性能に影響しないように、ＬＰＦのカットオフ周波数を高周波帯以上にする必要がある。ここで、容量を小さくするためには、ダイオードを小型化する必要があるが、小型化には限界がある。

本発明は、前記のような課題を解決するためになされたものであり、高周波帯で使用するＥＳＤ保護回路の低損失化を実現する高周波帯用ＥＳＤ保護回路を得ることを目的とする。

本発明に係る高周波帯用ＥＳＤ保護回路は、半導体集積回路における静電破壊（ＥＳＤ）の保護を高周波帯に対して行う回路として、バンドパスフィルタ、ハイパスフィルタ、あるいは１／４λのショートスタブを用いたものである。

本発明に係る高周波帯用ＥＳＤ保護回路によれば、カットオフ周波数を高周波帯以上にするにあたって、バンドパスフィルタ、ハイパスフィルタ、あるいは１／４λのショートスタブを備えた保護回路を適用することにより、高周波帯で使用するＥＳＤ保護回路の低損失化を実現する高周波帯用ＥＳＤ保護回路を得ることができる。

本発明の実施の形態１に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態２に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態３に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態４に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態５に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態６に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態７に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態７の高周波帯用ＥＳＤ保護回路の効果を説明する図である。 本発明の実施の形態８に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態８の高周波帯用ＥＳＤ保護回路の効果を説明する図である。 本発明の実施の形態９に係る高周波帯用ＥＳＤ保護回路の構成図である。 本発明の実施の形態１０に係る高周波帯用ＥＳＤ保護回路の構成図である。 従来のＥＳＤ保護回路の構成図である。

以下、本発明の高周波帯用ＥＳＤ保護回路の好適な実施の形態につき図面を用いて説明する。

実施の形態１．
図１は、本発明の実施の形態１に係る高周波帯用ＥＳＤ保護回路の構成図である。本実施の形態１における高周波帯用ＥＳＤ保護回路は、入出力パッド（Ｉ／Ｏ−ＰＡＤ）１０、バンドパスフィルタ（ＢＰＦ）２０、および半導体回路３０で構成されている。

ＢＰＦの低域のカットオフ周波数を、静電破壊信号の周波数以上に設定することで、ＥＳＤ保護回路として機能させることができる。このＢＰＦとしては、実施の形態２、３で後述するように、ダイオードを用いない構成で実現することができる。この結果、カットオフ周波数を高周波帯以上にするにあたって、ＥＳＤ保護回路の小型化、低損失化を図ることができる。

以上のように、実施の形態１によれば、ＢＰＦを用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態２．
本実施の形態２では、先の実施の形態１で説明したＢＰＦ２０の具体的な構成について説明する。図２は、本発明の実施の形態２に係る高周波帯用ＥＳＤ保護回路の構成図である。基本的な構成は、先の実施の形態１の図１と同様である。さらに、本実施の形態２の図２の構成では、ＢＰＦ２０が１／４λ結合線路２１で構成されている。

１／４λ結合線路２１で構成したＢＰＦ２０の帯域の低域のカットオフ周波数を、静電破壊信号の周波数以上に設定することで、ＥＳＤ保護回路として機能する。

以上のように、実施の形態２によれば、１／４λ結合線路からなるＢＰＦを用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態３．
本実施の形態３では、先の実施の形態１で説明したＢＰＦ２０の具体的な構成について、先の実施の形態２とは異なる構成を説明する。図３は、本発明の実施の形態３に係る高周波帯用ＥＳＤ保護回路の構成図である。基本的な構成は、先の実施の形態１の図１と同様である。さらに、本実施の形態３の図３の構成では、ＢＰＦ２０がカップルドラインフィルタ２２で構成されている。

カップルドラインフィルタ２２で構成したＢＰＦ２０の低域のカットオフ周波数を、静電破壊信号の周波数以上に設定することで、ＥＳＤ保護回路として機能する。

以上のように、実施の形態３によれば、カップルドラインフィルタからなるＢＰＦを用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態４．
先の実施の形態１〜３では、ＢＰＦを用いてＥＳＤ保護回路を構成する場合について説明した。これに対して、本実施の形態４では、ＢＰＦ２０の代わりにハイパスフィルタ（ＨＰＦ）４０を用いる場合について説明する。

図４は、本発明の実施の形態４に係る高周波帯用ＥＳＤ保護回路の構成図である。本実施の形態４における高周波帯用ＥＳＤ保護回路は、入出力パッド（Ｉ／Ｏ−ＰＡＤ）１０、ハイパスフィルタ（ＨＰＦ）４０、および半導体回路３０で構成されている。

ＨＰＦのカットオフ周波数を、静電破壊信号の周波数以上に設定することで、ＥＳＤ保護回路として機能させることができる。このＨＰＦとしては、実施の形態５、６で後述するように、ダイオードを用いない構成で実現することができる。この結果、カットオフ周波数を高周波帯以上にするにあたって、ＥＳＤ保護回路の小型化、低損失化を図ることができる。

以上のように、実施の形態４によれば、ＨＰＦを用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態５．
本実施の形態５では、先の実施の形態４で説明したＨＰＦ４０の具体的な構成について説明する。図５は、本発明の実施の形態５に係る高周波帯用ＥＳＤ保護回路の構成図である。基本的な構成は、先の実施の形態４の図４と同様である。さらに、本実施の形態５の図５の構成では、ＨＰＦ４０がギャップコンデンサ４１で構成されている。

ギャップコンデンサ４１のハイパス特性のカットオフ周波数を、静電破壊信号の周波数以上に設定することで、ＥＳＤ保護回路として機能する。

以上のように、実施の形態５によれば、ギャップコンデンサからなるＨＰＦを用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態６．
本実施の形態６では、先の実施の形態４で説明したＨＰＦ４０の具体的な構成について、先の実施の形態５とは異なる構成を説明する。図６は、本発明の実施の形態６に係る高周波帯用ＥＳＤ保護回路の構成図である。基本的な構成は、先の実施の形態４の図４と同様である。さらに、本実施の形態６の図６の構成では、ＨＰＦ２０がインタディジタルキャパシタ４２で構成されている。

インタディジタルキャパシタ４２のハイパス特性のカットオフ周波数を、静電破壊信号の周波数以上に設定することで、ＥＳＤ保護回路として機能する。

以上のように、実施の形態６によれば、インタディジタルキャパシタからなるＨＰＦを用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態７．
先の実施の形態１〜３では、ＢＰＦを用いてＥＳＤ保護回路を構成する場合について説明した。また、先の実施の形態４〜６では、ＨＰＦを用いてＥＳＤ保護回路を構成する場合について説明した。これに対して、本実施の形態７では、ＢＰＦ２０あるいはＨＰＦ４０の代わりに、１／４λショートスタブおよびＤＣカットコンデンサを含む回路を用いる場合について説明する。

図７は、本発明の実施の形態７に係る高周波帯用ＥＳＤ保護回路の構成図である。本実施の形態７における高周波帯用ＥＳＤ保護回路は、入出力パッド（Ｉ／Ｏ−ＰＡＤ）１０、保護回路５０、および半導体回路３０で構成されている。さらに、保護回路５０は、１／４λショートスタブ５１、およびＤＣカットコンデンサ５２、５３で構成されている。

図８は、本発明の実施の形態７の高周波帯用ＥＳＤ保護回路の効果を説明する図である。具体的には、１／４λ（ｆ＝６０ＧＨｚ）ショートスタブ５１を用いた保護回路５０の通過特性の計算結果を示したものである。

ここで、図７に示すように、ＥＳＤ保護素子である１／４λショートスタブ５１と半導体回路３０との間をＤＣカットする必要がある場合には、半導体回路３０の入力側、または、１／４λショートスタブ５１のグランド側に、ＤＣカットコンデンサ５３または５２を挿入する必要がある。ＤＣカットが不要であれば、ＤＣカットコンデンサ５２、５３は、不要となる。

図８に示すフィルタの低域のカットオフ周波数（図８中のｍ１に相当）が、静電破壊信号の周波数以上となるように、１／４λショートスタブ５１の値を設定することで、ＥＳＤ保護回路として機能する。このような保護回路５０としては、後述する実施の形態８〜１０の構成も含め、高周波帯でのＥＳＤ保護効果に対してはダイオードを用いない構成で実現することができる。この結果、カットオフ周波数を高周波帯以上にするにあたって、ＥＳＤ保護回路の小型化、低損失化を図ることができる。

以上のように、実施の形態７によれば、１／４λショートスタブを含む回路を用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態８．
本実施の形態８では、１／４λショートスタブおよびＤＣカットコンデンサを含む保護回路５０として、先の実施の形態７とは異なる構成について説明する。図９は、本発明の実施の形態８に係る高周波帯用ＥＳＤ保護回路の構成図である。本実施の形態８における保護回路５０は、２つの１／４λショートスタブ５１ａ、５１ｂ、３つのＤＣカットコンデンサ５２ａ、５２ｂ、５３、および１／４λ線路５４で構成されている。

図１０は、本発明の実施の形態８の高周波帯用ＥＳＤ保護回路の効果を説明する図である。具体的には、１／４λ（ｆ＝６０ＧＨｚ）ショートスタブ５１ａ、５１ｂと１／４λ線路５４とで構成したπ型フィルタを用いた保護回路５０の通過特性の計算結果を示したものである。

ここで、図９に示すように、ＥＳＤ保護素子であるπ型フィルタと半導体回路３０との間をＤＣカットする必要がある場合には、先の実施の形態７における図７の場合と同様に、半導体回路の入力側、または、２つの１／４λショートスタブ５１ａ、５１ｂのグランド側に、それぞれＤＣカットコンデンサ５２ａ、５２ｂを挿入する必要がある。ＤＣカットが不要であれば、ＤＣカットコンデンサ５２ａ、５２ｂ、５３は、不要となる。

図１０に示すπ型フィルタの低域のカットオフ周波数（図１０中のｍ１に相当）が、静電破壊信号の周波数以上となるように、π型フィルタの値を設定することで、ＥＳＤ保護回路として機能する。

以上のように、実施の形態８によれば、１／４λショートスタブおよび１／４λ線路によるπ型フィルタを含む回路を用いてＥＳＤ保護回路を構成することにより、回路の小型化、低損失化を実現することができる。

実施の形態９．
本実施の形態９では、１／４λ線路とダイオードを組合せた保護回路について説明する。図１１は、本発明の実施の形態９に係る高周波帯用ＥＳＤ保護回路の構成図である。本実施の形態９における保護回路５０は、先の実施の形態７における図７の回路構成に加え、電源とグランド間に接続されたダイオード５５ａ、５５ｂが、１／４λショートスタブ５１を介して接続される構成をさらに備えている。

なお、ＤＣカットが不要であれば、ＤＣカットコンデンサ５２を取り除くことができ、この場合には、１／４λショートスタブ５１は、１／４λ線路として機能することとなる。

このような構成を備えた本実施の形態９における保護回路５０は、高周波帯でＥＳＤ保護効果のある１／４λショートスタブと、低周波帯で効果のある従来のＥＳＤ保護回路のそれぞれの効果を合わせて得ることができる。

以上のように、実施の形態９によれば、１／４λショートスタブを含む回路を用いてＥＳＤ保護回路を構成するとともに、ダイオードを備えた回路を組み合わせることにより、高周波帯で使用するＥＳＤ保護回路の低損失化を実現するとともに、低周波帯での効果を得ることもできる。

実施の形態１０．
本実施の形態１０では、先の実施の形態９の構成に対して、さらにバイアス回路を付加した場合について説明する。図１２は、本発明の実施の形態１０に係る高周波帯用ＥＳＤ保護回路の構成図である。先の実施の形態９における図１１の構成と比較すると、本実施の形態１０における図１２の構成は、バイアス回路５６ａ、５６ｂをさらに備えている点が異なっている。

このバイアス回路５６ａ、５６ｂは、半導体回路３０にバイアスを供給するための回路である。このような構成をとることで、先の実施の形態９と同様の効果を得るとともに、半導体回路３０にバイアスを供給することが可能となる。

以上のように、実施の形態１０によれば、半導体回路にバイアスを供給した上で、先の実施の形態９と同様の効果を得ることができる。

１０ 入出力パッド（Ｉ／Ｏ−ＰＡＤ）、２０ バンドパスフィルタ（ＢＰＦ）、２１ １／４λ結合線路、２２ カップルドラインフィルタ、３０ 半導体回路、４０ ハイパスフィルタ（ＨＰＦ）、４１ ギャップコンデンサ、４２ インタディジタルキャパシタ、５０ 保護回路、５１、５１ａ、５１ｂ １／４λショートスタブ、５２、５２ａ、５２ｂ、５３ ＤＣカットコンデンサ、５４ １／４λ線路、５５ａ、５５ｂ ダイオード、５６ａ、５６ｂ バイアス回路。

Claims (10)

1. 半導体集積回路における静電破壊（ＥＳＤ）の保護を高周波帯に対して行う回路として、バンドパスフィルタを用いたことを特徴とする高周波帯用ＥＳＤ保護回路。
2. 請求項１に記載の高周波帯用ＥＳＤ保護回路において、
   前記バンドパスフィルタを１／４λ結合線路で構成したことを特徴とする高周波帯用ＥＳＤ保護回路。
3. 請求項１に記載の高周波帯用ＥＳＤ保護回路において、
   前記バンドパスフィルタをカップルドラインフィルタで構成したことを特徴とする高周波帯用ＥＳＤ保護回路。
4. 半導体集積回路における静電破壊の保護を高周波帯に対して行う回路として、ハイパスフィルタを用いたことを特徴とする高周波帯用ＥＳＤ保護回路。
5. 請求項４に記載の高周波帯用ＥＳＤ保護回路において、
   前記ハイパスフィルタをギャップコンデンサで構成したことを特徴とする高周波帯用ＥＳＤ保護回路。
6. 請求項４に記載の高周波帯用ＥＳＤ保護回路において、
   前記ハイパスフィルタをインタディジタルキャパシタで構成したことを特徴とする高周波帯用ＥＳＤ保護回路。
7. 半導体集積回路における静電破壊の保護を高周波帯に対して行う回路として、１／４λのショートスタブを用いたことを特徴とする高周波帯用ＥＳＤ保護回路。
8. 請求項７に記載の高周波帯用ＥＳＤ保護回路において、
   前記回路として、１／４λのショートスタブを用いたπ形構成のフィルタを用いたことを特徴とする高周波帯用ＥＳＤ保護回路。
9. 半導体集積回路における静電破壊の保護を高周波帯に対して行う回路として、１／４λ線路を介してダイオードを接続したことを特徴とする高周波帯用ＥＳＤ保護回路。
10. 請求項９に記載の高周波帯用ＥＳＤ保護回路において、
    前記半導体集積回路にバイアスを供給するためのバイアス回路をさらに接続したことを特徴とする高周波帯用ＥＳＤ保護回路。

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