JP5829132B2

JP5829132B2 - 整合回路

Info

Publication number: JP5829132B2
Application number: JP2012003689A
Authority: JP
Inventors: 浩史原; 均海老原
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2012-01-12
Filing date: 2012-01-12
Publication date: 2015-12-09
Anticipated expiration: 2032-01-12
Also published as: JP2013143710A

Description

本発明は、高周波スイッチの整合回路に関する。

携帯電話のマルチバンド化に対処するために、高周波スイッチの切り替えパスは年々多くなって来ている。各パスにはトランジスタが使われ、パスのオン及びオフが制御される。切り替えパスの増加に伴い、信号を通したいパスに、オフ状態のパスに接続されるトランジスタの寄生容量が無視できないレベルとなってきており、寄生容量による特性劣化を抑えるために、整合回路が用いられるようになっている。具体的には、安価だが特性の良くないＣＭＯＳ（Complementary Metal Oxide Semiconductor）のスイッチを採用する場合に問題になる。

従来は、図１に示すような回路が用いられていた。図１の例では、アンテナ１００１に、キャパシタＣ１０１の一端とインダクタＬ１０１の一端とが接続されている。キャパシタＣ１０１の他端は接地されており、インダクタＬ１０１の他端は、インダクタＬ１０２の一端及びキャパシタＣ１０２の一端に接続されている。インダクタＬ１０２の他端は接地されている。また、キャパシタＣ１０２の他端は、スイッチ１００２の入力端子に接続されている。

さらに、このような整合回路の変形例として図２に示すような回路が用いられることもある。アンテナ側の端子に、キャパシタＣ１１１（例えば７ｐＦ）の一端が接続され、キャパシタＣ１１１の他端はキャパシタＣ１１２（例えば０．７ｐＦ）の一端及びインダクタＬ１１１（例えば３．２ｎＨ）の一端が接続されている。キャパシタＣ１１２の他端は接地されている。キャパシタＬ１１１の他端は、インダクタＬ１１２（例えば１０ｎＨ）の一端及びスイッチ１００２の入力端子に接続されている。インダクタＬ１１２の他端は接地されている。

図２のような回路において、スイッチ１００２の出力端子における周波数特性を、図３に示す。図３では、横軸は周波数を表し、縦軸はゲインを表す。例えば、携帯電話システムにおいて求められている７００ＭＨｚから２７００ＭＨｚまでの帯域を見てみると、高域側では損失が増加しており、広帯域でのマッチングをとるのが難しくなっている。

また、図４に示すように、アンテナ１００１にダイプレクサ（Diplexer）１００５を導入して、ダイプレクサ１００５が、高域用のスイッチ１００３の入力端子には高域の信号を入力し、低域用のスイッチ１００４の入力端子にには低域の信号を入力するといったような構成を採用する場合もある。しかし、ダイプレクサの回路は素子数が多く、モジュール全体の小型化の障害となる。

特開平２００５−５７６４２号公報ＷＯ２００８／０８８０４０特開２００６−１２９４１９号公報

従って、本発明の目的は、一側面においては、広帯域でマッチングをとることができる小型の整合回路を提供することである。

本発明の第１の態様に係る整合回路は、（Ａ）アンテナに一端が接続され、他端が第１の帯域のための、スイッチの入力端子に接続されるキャパシタと、（Ｂ）一端がキャパシタの他端に接続され、他端が第１の帯域より高い第２の帯域のための、スイッチの入力端子に接続される第１のインダクタと、（Ｃ）一端が第１のインダクタの他端に接続され、他端が接地されている第２のインダクタとを有する。

このように必要な素子の数を減らすことができ小型化が可能となる。また、アンテナと第１の帯域（低域）のための、スイッチの入力端子との間にはキャパシタが接続されているだけなので低損失となる。第２の帯域（高域）についても、第１の帯域のためのスイッチに発生する寄生容量をも活用して、低損失且つ小型化を実現している。

また、本発明の第１の態様に係る整合回路において、上で述べた第２のインダクタが、直列に接続された第３のインダクタ及び第４のインダクタを有する場合もある。この場合、第３のインダクタの一端が第１のインダクタの他端及び第４のインダクタの一端に接続され、第３のインダクタの他端が、第２の帯域より高い第３の帯域のための、スイッチの入力端子に接続され、第４のインダクタの他端が接地されている場合もある。このように、帯域をさらに分けてスイッチの数が増加する場合にも対処可能である。

さらに、本発明の第２の態様に係る整合回路は、（Ａ）アンテナに一端が接続され、他端が第１の帯域のための、スイッチの入力端子に接続されるキャパシタと、（Ｂ）一端がキャパシタの他端に接続され、他端が第１の帯域より高い第２の帯域のための、スイッチの入力端子に接続される第１のインダクタと、（Ｃ）一端が第１のインダクタの他端に接続され、他端が第２の帯域より高い第３の帯域のための、スイッチの入力端子に接続される第２のインダクタと、（Ｄ）一端が第２のインダクタの他端に接続され、他端が接地されている第３のインダクタとを有する。

なお、以下に述べる実施の形態の回路は回路例に過ぎず、様々な変形が可能である。

一側面によれば、広帯域でマッチングをとることができる小型の整合回路が得られる。

図１は、従来の整合回路の一例を示す図である。図２は、従来の整合回路の他の例を示す図である。図３は、従来の整合回路の他の例による周波数特性を示す図である。図４は、従来のダイプレクサを用いる例を示す図である。図５は、本実施の形態に係る整合回路を示す図である。図６は、本実施の形態に係る整合回路の動作原理を説明するための図である。図７は、高域側の周波数帯域を説明するための図である。図８は、高域側の周波数帯域を示す図である。図９は、高域側の周波数帯域と従来技術の周波数特性との比較をするための図である。図１０は、低域側の周波数帯域を説明するための図である。図１１は、低域側の周波数帯域を示す図である。図１２は、低域側の周波数帯域と従来技術の周波数特性との比較をするための図である。図１３は、他の実施の形態に係る整合回路を示す図である。

本発明の実施の形態に係る整合回路の一例を図５に示す。本実施の形態に係る整合回路は、キャパシタＣ１と、インダクタＬ１及びＬ２と、２入力多出力（例えば１０出力）のスイッチ１０とを含む。なお、スイッチ１０の低域用の入力端子は、低域の信号を出力する５つの出力端子のいずれかと接続されるようになっている。また、スイッチ１０の高域用の入力端子は、高域の信号を出力する５つの出力端子のいずれかと接続するようになっている。

アンテナ１には、キャパシタＣ１の一端が接続され、キャパシタＣ１の他端は、インダクタＬ１の一端と、スイッチ１の低域用の入力端子とが接続されている。インダクタＬ１の他端は、インダクタＬ２の一端とスイッチ１０の高域用の入力端子とが接続されている。インダクタＬ２の他端は接地されている。

インダクタＬ２は、ＥＳＤ（electro-static discharge）対策のインダクタである。インダクタＬ１も、ＥＳＤ対策用ではあるが、高域用のスイッチに対する整合用でもある。そして、キャパシタＣ１は、インダクタＬ１及びＬ２による低域での不整合をキャンセルするためのキャパシタである。

アンテナ１とスイッチ１０の低域用の入力端子との間には、キャパシタ１つのみが設けられているので、低損失となっている。また、アンテナ１とスイッチ１０の高域用の入力端子との間には、キャパシタＣ１とインダクタＬ１とが設けられているが、素子数は少なくなっており、小型化に寄与している。

より具体的には、図６に模式的に示すように、スイッチ１０の低域側には寄生容量Ｃ２が存在しており、スイッチ１０の高域側には寄生容量Ｃ３も存在している。そのため、インダクタＬ１及びＬ２とキャパシタＣ１とで、寄生容量Ｃ２の効果をキャンセルさせる。また、インダクタＬ１と寄生容量Ｃ２とで、寄生容量Ｃ３の効果をキャンセルさせる。このような作用を奏するように、インダクタＬ１及びＬ２並びにキャパシタＣ１の素子値を決定する。

例えば、図７に示すように、キャパシタＣ１の素子値を７ｐＦに設定し、インダクタＬ１の素子値を３ｎＨに設定し、インダクタＬ２の素子値を１０ｎＨに設定する。そして、スイッチ１０の低域側の寄生容量Ｃ２の容量を０．８ｐＦと仮定する。この場合における高域側のスイッチ出力の周波数特性を図８に示す。図８では、横軸は周波数を表し、縦軸はゲインを表す。この図ではわかりにくいが、１．７ＧＨｚ乃至２．７ＧＨｚの損失は、従来（図３）と比較して少なくなっている。

よりわかりやすくするため、図９に、図３で示した従来技術の周波数特性と本実施の形態における周波数特性とを重ねた図を示す。図９でも、横軸は周波数を表し、縦軸はゲインを表す。図９から分かるように、周波数が低い部分で損失が少々大きくなっているが、２．７ＧＨｚの損失を比較すると本実施の形態の方が少なくなっていることが分かる。

また、インダクタＬ１及びＬ２並びにキャパシタＣ１の素子値は図７と同じに設定し、高域側の寄生容量Ｃ３を図１０に示すように０．２ｐＦと仮定する。この場合における低域側のスイッチ出力の周波数特性を図１１に示す。この図ではわかりにくいが、７００ＭＨｚ乃至１ＧＨｚの損失は、従来（図３）と比較して少なくなっている。

よりわかりやすくするため、図１２に、図３で示した従来技術の周波数特性と本実施の形態における周波数特性とを重ねた図を示す。図１２でも、横軸は周波数を表し、縦軸はゲインを表す。図１２から分かるように、１ＧＨｚ付近では若干損失が大きくなっているが、７００ＭＨｚの損失を比較すると、本実施の形態の方が少なくなっている。

このように、７００ＭＨｚ乃至２．７ＧＨｚの両端については損失が少なくなっている。

なお、携帯電話機の場合、低域のスイッチ出力端子には、デュプレクサ、ローパスフィルタ、ＳＡＷ（Surface Acoustic Wave）フィルタなどが接続される。また、高域のスイッチ出力端子にも、デュプレクサ、ローパスフィルタ、ＳＡＷフィルタなどが接続される。

また、上ではスイッチ出力を高域と低域とに分ける例を示したが、例えば高域、中域、低域といったように３つに分けるようにしても良い。例えば図１３に示すように、アンテナ１には、キャパシタＣ１１の一端を接続し、キャパシタＣ１１の他端は、インダクタＬ１１の一端とスイッチ１１の低域用の入力端子とに接続されている。インダクタＬ１１の他端は、インダクタＬ１２の一端とスイッチ１１の中域用の入力端子とに接続されている。インダクタＬ１２の他端は、インダクタＬ１３の一端とスイッチ１１の高域用の入力端子とに接続されている。さらに、インダクタＬ１３の他端は接地されている。この場合においても、寄生容量を考慮に入れて素子値を決定すれば、低損失な整合回路を構築できる。なお、４以上の帯域に分ける場合も同様である。

以上本発明の実施の形態を説明したが、本発明はこれに限定されるものではない。使用されるスイッチによっては、上で述べた素子値とは異なる素子値を採用する場合もある。

Ｃキャパシタ
Ｌインダクタ

Claims

アンテナに一端が接続され、他端がスイッチにおける第１の帯域のための入力端子に接続されるキャパシタと、
一端が前記キャパシタの前記他端に接続され、他端が前記スイッチにおける前記第１の帯域より高い第２の帯域のための入力端子に接続される第１のインダクタと、
一端が前記第１のインダクタの前記他端に接続され、他端が接地されている第２のインダクタと、
を有する整合回路。
アンテナに一端が接続され、他端がスイッチにおける第１の帯域のための入力端子に接続されるキャパシタと、
一端が前記キャパシタの前記他端に接続され、他端が前記スイッチにおける前記第１の帯域より高い第２の帯域のための入力端子に接続される第１のインダクタと、
一端が前記第１のインダクタの前記他端に接続され、他端が前記スイッチにおける前記第２の帯域より高い第３の帯域のための入力端子に接続される第２のインダクタと、
一端が前記第２のインダクタの前記他端に接続され、他端が接地されている第３のインダクタと、
を有する整合回路。