CN1178302C - 金属-绝缘体-金属电容器及其制作方法 - Google Patents

金属-绝缘体-金属电容器及其制作方法 Download PDF

Info

Publication number
CN1178302C
CN1178302C CNB018061273A CN01806127A CN1178302C CN 1178302 C CN1178302 C CN 1178302C CN B018061273 A CNB018061273 A CN B018061273A CN 01806127 A CN01806127 A CN 01806127A CN 1178302 C CN1178302 C CN 1178302C
Authority
CN
China
Prior art keywords
layer
electrode
metal
capacitor
integrated component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB018061273A
Other languages
English (en)
Other versions
CN1411611A (zh
Inventor
R
R·拉奇纳
M·施维德
M·施伦克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1411611A publication Critical patent/CN1411611A/zh
Application granted granted Critical
Publication of CN1178302C publication Critical patent/CN1178302C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

集成组件层结构中的电容器层叠(12)与邻近的互连层(13)之间除电介质夹层(5)外具有相同的层序列。这显著地方便了通孔(16)的制作。

Description

金属-绝缘体-金属电容器及其制作方法
技术领域
本发明是关于具有多个互连层和一个电容器的一种集成元件，其中的电容器包括一个第一电极、一个电介质夹层和一个第二电极。
本发明还包括关于此类型集成元件的制作方法。
背景技术
Aryon Kar-Roy等人的论文《用于混合信号和射频电路的使用PECVD氮化物的高密度金属-绝缘体-金属电容器》(IITC，1999年，第245页至第247页)中揭示了一种半导体结构，该结构中的金属-绝缘体-金属电容器由一个第一金属层、一个电介质夹层和一个中间金属层组成。中间金属层通过通孔连接到第二金属层上。第一金属层和第二金属层还组成互连层，层结构中的无源元件通过该互连层互相连接。因此，第一金属层和第二金属层大体上在半导体结构的整个横截面之上的同一高度延伸。但是，中间金属层(该层为电容器的一个电极)的跨度在局部是有限的，并且这一层在第一金属层和第二金属层之间的一个高度。
为制作这种现有的层结构，首先需要将一层Ti或TiN涂在含有铝的形成电容器第一个电极的第一金属层上。然后，将电介质夹层(例如由SiO2或SiN构成)沉积在Ti或TiN层上。然后，按照这个序列，先涂Ti或TiN层，然后涂中间的铝金属层，然后再涂另一层Ti或TiN作为抗反射层。这些层涂在整个表面。为了使形成第二电极的第二金属层具有图案，在抗反射层上涂上光阻剂并曝光。然后进行蚀刻，停止层在电介质夹层。然后对下面的形成第一个电极的第一金属层进行成型。为此，再次涂上光阻剂、曝光，这样第一金属层蚀刻完成。这样形成了一个带有电容器的层结构，其第一电极为第一金属层，第二电级为中间金属层。
这种现有的层结构及其制作方法的一个缺点就是：很难做出中间金属层与第第二金属层之间的通孔，因为在这个步骤中还要做出第一金属层的互连层与第二金属层的互连层之间的通孔。但是，中间金属层与第二金属层之间的通孔没有第一金属层的互连层与第二金属层的互连层之间的通孔深。因此，必须通过蚀刻停止层对中间金属层进行有效地保护。但是，这一般无法实现。这样，中间金属层以及形成的电容器通常会损坏。
发明内容
在现有技术的基础上，本发明的目的在于提供易于制造的含有金属-绝缘体-金属电容器的集成元件及其制作方法。
上述目的在集成元件方面的技术解决方案在于一种有多个互连层和一个电容器的集成元件，其中的电容器包含一个第一电极、一个电介质夹层和一个第二电极，以及该电容器的电极总的层序列与邻近互连层的层序列完全相同。
上述目的在集成元件的制作方法方面的技术解决方案在于这种制作集成组件的方法，是形成一个电容器，该电容器按金属-绝缘体-金属的层序列进行喷涂和成型，其中，首先涂第一电极的第一层序列，然后沉积电介质夹层，然后通过蚀刻加工进行成型，蚀刻停止层在第一层序列中，然后沉积第二层序列并成型，从而形成第二电极和互连层。
因为电容器电极的层序列大体上与距离最近的互连层的层序列相同，所以电容器区域中的层序列与互连层区域的层序列只有到电介质夹层这部分不同。因此，第二电极与其上的金属层之间的通孔与邻近的互连层及其上的金属层之间的通孔大体上具有相同的长度。进一步讲，电极的厚度与互连层的厚度大致相等。然而，通常互连层比其他层厚得多。因为本发明中的电极与互连层厚度基本相等，所以蚀刻通孔时如果部分蚀刻第二电极，不会产生不良后果。因为较大的厚度可以使剩余的第二电极仍然有足够的厚度发挥功能。因此，对通孔的通路进行蚀刻时也就不必使用有效的蚀刻停止层对第二电极进行保护。
制作电容器的方法按如下的方法适当地进行管理：首先喷涂底层的第一电极和电介质互连层并进行成型。然后将形成第二电极所需的层喷涂到按此方法形成的下面的第一电极上。最后，这些电极成型后，结果形成了电容器，其多个电极和与电容器一起形成的互连层具有相同的层序列。正如上面指出的那样，这大大地方便了第二电极及其上的金属层之间的通孔以及相邻互连层及其上金属层之间的通孔的生成。
按照本发明的一个优选实施例，电容器的第二电极具有厚度在200nm至600nm之间的金属层。以及电容器的第一电极具有厚度在20nm至60nm之间的金属层。
附图说明
以下文本根据附图详细解释了发明的具体实施例：
图1为第一电极已经成型的层结构的横截面；
图2为第二电极已经成型的层结构的横截面；
图3为已制成层结构的横截面。
具体实施方式
图1和图2为集成元件在制作过程中不同时间点的横截面。
图1为集成元件中电容器形成区域的横截面。为此，将第一金属化层3涂在具有通孔2的电介质夹层1的整个表面上。到达第一金属层(该层未在图1中显示)的通孔2放在电介质夹层1的下面并在其中形成互连层。然后将作为扩散壁垒的第一吸气剂层4、电介质夹层5和抗反射层6按序列涂在第一金属化层3的整个表面上。为使电介质夹层5成型，抗反射层6具有光阻剂然后进行曝光。然后进行蚀刻加工，其蚀刻停止点在第一吸气剂层4。然后，移除抗反射层6上的光阻剂，抗反射层6保护电介质夹层。然后，将第二吸气剂层7、第一抗退化层8、第二金属层9、第二抗退化层10和第二抗反射层11涂在整个表面。接着利用第二抗反射层11上的光阻剂进行成型并进行随后的蚀刻，蚀刻停止点在电介质夹层1上。这样形成了电容器层叠12和邻近的互连层13，如图2所示。互连层13应该是距离电容器层叠12最近的互连层。电容器层叠12包含一个电容器，该电容器中包括第一电极14(包括第一金属化层3和第一吸气剂层4)。另一方面，抗反射层6、第二吸气剂层7、第一抗退化层8、第二金属层9、第二抗退化层10和第二抗反射层11形成了第二电极15。电介质夹层5在第一电极14和第二电极15之间。从电介质层5来看，电容器层叠12与相邻的互连层13具有相同的层序列。
电容器层叠12和互连层13在形成后都嵌入到第二电介质夹层17中，如图3所示。然后弄平第二电介质夹层17。下一步，在第二电介质夹层17中形成连接第二电极15与其上的第三金属层(图2中没有显示)之间的通孔16。还要为互连层13的连接形成在互连层13和其上的第三金属层之间进行连接的通孔16。因为通孔16的深度大约相等，所以虽然在对通孔16进行蚀刻时第二电极15会受浸蚀剂的影响，但没必要采取特殊的预防措施进行保护。这是因为第二金属层9的可观的厚度发挥了作用，即使蚀刻剂渗入电容器层叠12的第二金属层9，第二金属层9仍然有足够的厚度，而不会完全遭到破坏。因此，第二电极15也就不存在出现不正确蚀刻加工的风险。
另一个优点是，第一电介质夹层1下的金属层(图1至图3中未显示)到第一电极14之间存在空间距离，因为如果电介质夹层直接涂在第一金属层上，而第一金属层又用作电极，这时金属层可能会不平，这种不平会使电介质夹层弯曲。图1至图3所示的层结构与现有技术的排列之间的不同点在于，这种层结构的第一金属层和第一电极14在空间上是分离的。因为第一电极14涂在已经弄平(例如通过化学机械抛光)的电介质夹层1的表面上，所以第一电极1大体上是平的。对于涂在第一电极14上的电介质夹层5也是一样。因此，这里的层结构以特定的方式保持了第一电极14、电介质夹层5和第二电极15的平面度。
还有一个明显的优点是，将电介质夹层5完全移出电容器层叠12。与本发明所述不同，现有技术中因为电介质夹层用作蚀刻停止层，所以电容器层叠12之外会存在已经涂在整个表面的电介质夹层的残留物。现有技术中，由于电介质夹层残留物的膨胀系数与紧邻其下的金属层的膨胀系数不同，所以这些电介质夹层残留物会导致应力的发生。特别是在热处理后会发生这种情况，应力的产生会对可靠性产生负面的影响，因为这些应力会变大，从而导致裂纹和位错的发生。与之相反，图1至图3中显示的层结构及其制作方法中，电介质夹层5不用作蚀刻停止层并且完全移出电容器层叠12。因此，其上的层不会发生弯曲。另外，使用介电常数大于50的材料(例如Ta2O5、Bi2Sr3TiO3或BaxSr1-xTiO3(其中0≤x≤1))也成为可能。因为电介质夹层的残留物完全移出电介质层叠12，所以这些材料的残留物不会增加第一金属层中的互连层与第二金属层9之间的散杂(stray)电容器。即使不完全了解高介电常数材料的蚀刻特性，也可以使用高介电常数材料。因为电介质夹层5不用作蚀刻停止点，所以用于电介质夹层5材料的蚀刻特性并不是关键因素。
还有一个更显著的特征是，形成第一电极14和第二电极的蚀刻加工是分开的，因为这样第一电极14和电介质夹层5可以做成比第二电极15宽一些。这意味着第一电极14和第二电极15之间几乎不会发生短路，并且还增加了崩(breakdown)强度。
这种层结构的最后一个优点是，第一抗反射层6和第二抗反射层11在蚀刻加工中涂光阻剂之前不会曝光。这样就确保了抗反射层6和第二抗反射层11不会遭到破坏。因此，涂到抗反射层6和抗反射层8上的光阻剂可以曝光而没有不必要的反射。这会改善成型的质量。
与现有技术不同，涂上第一抗反射层6和第二抗反射层11之后立即进行光刻，曝光期间电介质夹层不会有破坏第一抗反射层6和第二抗反射层11反射特性的任何残留物。
在图1至图3所示的实施例中，第一金属化层3的层厚度大约为44nm。然后是第一吸气剂层4，其厚度为100nm。在邻近的互连层13中，第一吸气剂层4的层厚度仅为50+/-30nm，因为在制作处理过程中，电容器层叠外的第一吸气剂层4已经经过蚀刻而变薄。50nm厚的电介质夹层5位于第一吸气层4之上。然后是第一抗反射层6，其厚度为33nm。只有电容器层叠12有后面两层。再往上是第二吸气剂层7，厚度为33nm；第一抗退化层8，厚度为20nm；第二金属层9，厚度为400nm；第二抗退化层10，厚度为10nm；第二抗反射层11，厚度为33nm。这些层既存在于电容器层叠12，也存在于其邻近的互连层13中。但是，此类型的高度偏差可以很容易地集成在一个电介质夹层隔开的多个金属层的层结构中。
在图1至图3所示的实施例中，电介质夹层1和电介质夹层14由SiO2或SiN制成。钛作为制作第一金属化层3和抗退化层8和10的材料。吸气剂层4和7以及抗反射层6和11用TiN制成。第二金属层9和第一金属层(图1至图3中未显示)由铝制成。
列出的材料仅为一些实例。其他材料同样适用。例如Si、W、Cu、Ag、Au、Ti和Pt以及它们的合金这样的导电材料可以用于制作金属层和金属化层。除Ti和TiN外，其他层还可以使用TiW、W、WNx(其中0＜x＜2)、Ta、TaN和硅作为材料。
除SiO2外，所有其他绝缘材料(例如Si3N4或Ta2O5)也都可以用作电介质层的材料。对于第一电介质夹层1和第二电介质夹层17来说，最好使用SiO2或有机材料以及低电介常数的材料。
图1至图3所示层结构的显著特征是其电容器具有高电压线性度和低寄生电容器，可以对电容器进行精确控制。因此，图1至图3所示层结构尤其适用于射频技术。

Claims (19)

1.一种有多个互连层(13)和一个电容器(12)的集成元件，其中的电容器(12)包含一个第一电极(14)、一个电介质夹层(5)和一个第二电极(15)，其特征在于，电容器(12)的电极(14和15)总的层序列(3、4、7-11)与邻近互连层(13)的层序列(3、4、7-11)完全相同。
2.根据权利要求1所述的集成元件，其特征在于，用作电容器(12)电极(14和15)的金属化层(3、8-10)与邻近互连层(13)的金属化层(3、8-10)具有相同的厚度。
3.根据权利要求2所述的集成元件，其特征在于，除所述电介质夹层(5)下面的层(4)之外，形成电容器(12)的各层与邻近互连层(13)的相应层的厚度相同。
4.根据权利要求1至3中之一所述的集成元件，其特征在于，第二电极(15)具有厚度在200nm至600nm之间的金属层(9)。
5.根据权利要求4所述的集成元件，其特征在于，金属层(9)由铝制成。
6.根据权利要求4所述的集成元件，其特征在于，第一电极(14)具有厚度在20nm至60nm之间的金属层。
7.根据权利要求1至3中之一所述的集成元件，其特征在于，第一电极(14)具有厚度在20nm至60nm之间的金属层。
8.根据权利要求7所述的集成元件，其特征在于，第一电极(14)由钛制成。
9.根据权利要求4所述的集成元件，其特征在于，第一电极(14)由钛制成。
10.根据权利要求7所述的集成元件，其特征在于，第一电极(14)与其下面的金属互连层通过通孔(2)相连。
11.根据权利要求4所述的集成元件，其特征在于，第一电极(14)与其下面的金属互连层通过通孔(2)相连。
12.根据权利要求7所述的集成元件，其特征在于，第二电极(15)与其上面的金属互连层通过通孔(16)相连。
13.根据权利要求4所述的集成元件，其特征在于，第二电极(15)与其上面的金属互连层通过通孔(16)相连。
14.一种制作集成组件的方法，该方法形成一个电容器(12)，该电容器按金属-绝缘体-金属的层序列进行喷涂和成型，其特征在于，首先涂第一电极(14)的第一层序列(3和4)，然后沉积电介质夹层(5)，然后通过蚀刻加工进行成型，蚀刻停止层在第一层序列中，然后沉积第二层序列(7、8、9、10和11)并成型，从而形成第二电极(15)和互连层(13)。
15.根据权利要求14所述的方法，其特征在于，第一金属化层(3)沉积在形成通孔(2)的电介质夹层(1)的整个表面上。
16.根据权利要求15所述的方法，其特征在于，第一阻挡层(4)、含有电介质的夹层(5)和抗反射层(6)沉积在金属化层(3)的整个表面上。
17.根据权利要求16所述的方法，其特征在于，第一阻挡层(4)、夹层(5)和抗反射层(6)经过成型，蚀刻停止层在第一阻挡层(4)中，目的是形成电容器层叠(12)。
18.根据权利要求17所述的方法，其特征在于，第二阻挡层(7)、金属层(9)和第二抗反射层(11)喷涂在抗反射层(6)上。
19.根据权利要求18所述的方法，其特征在于，第二阻挡层(7)、金属层(9)和第二抗反射层(11)成型在电介质夹层(1)上。
CNB018061273A 2000-03-06 2001-03-06 金属-绝缘体-金属电容器及其制作方法 Expired - Fee Related CN1178302C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP00104821A EP1132973A1 (de) 2000-03-06 2000-03-06 Metall-Isolator-Metall-Kondensator und Verfahren zu seiner Herstellung
EP00104821.4 2000-03-06

Publications (2)

Publication Number Publication Date
CN1411611A CN1411611A (zh) 2003-04-16
CN1178302C true CN1178302C (zh) 2004-12-01

Family

ID=8168045

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018061273A Expired - Fee Related CN1178302C (zh) 2000-03-06 2001-03-06 金属-绝缘体-金属电容器及其制作方法

Country Status (9)

Country Link
US (1) US6774425B2 (zh)
EP (2) EP1132973A1 (zh)
JP (1) JP2003526927A (zh)
KR (1) KR20030047876A (zh)
CN (1) CN1178302C (zh)
AT (1) ATE430380T1 (zh)
DE (1) DE50114869D1 (zh)
TW (1) TW506046B (zh)
WO (1) WO2001067522A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100559136B1 (ko) 2003-08-18 2006-03-10 동부아남반도체 주식회사 반도체 소자의 캐패시터 및 그 제조 방법
CN100342522C (zh) * 2003-08-20 2007-10-10 台湾积体电路制造股份有限公司 集成电路的电容结构及其制造方法
US7100216B2 (en) * 2003-10-15 2006-09-05 Impact Innovative Products, Llc Garment with energy dissipating conformable padding
US7329953B2 (en) * 2003-10-29 2008-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same
KR100585115B1 (ko) * 2003-12-10 2006-05-30 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법
US20080137262A1 (en) * 2006-12-12 2008-06-12 Texas Instruments Inc. Methods and systems for capacitors
CN101636834B (zh) 2007-03-20 2012-02-08 富士通半导体股份有限公司 半导体器件及其制造方法
KR101628355B1 (ko) * 2008-10-30 2016-06-21 엘지이노텍 주식회사 임베디드 커패시터 및 그 제조방법
US8375539B2 (en) 2009-08-05 2013-02-19 International Business Machines Corporation Method of manufacturing complimentary metal-insulator-metal (MIM) capacitors

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926359A (en) * 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
FR2766294B1 (fr) * 1997-07-18 2001-01-19 St Microelectronics Sa Procede de fabrication d'une capacite metal-metal au sein d'un circuit integre, et circuit integre correspondant
US6569746B2 (en) * 1997-10-30 2003-05-27 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
JP3516593B2 (ja) * 1998-09-22 2004-04-05 シャープ株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2001067522A1 (de) 2001-09-13
DE50114869D1 (de) 2009-06-10
TW506046B (en) 2002-10-11
US20030052335A1 (en) 2003-03-20
CN1411611A (zh) 2003-04-16
US6774425B2 (en) 2004-08-10
EP1261989A1 (de) 2002-12-04
EP1132973A1 (de) 2001-09-12
JP2003526927A (ja) 2003-09-09
KR20030047876A (ko) 2003-06-18
EP1261989B1 (de) 2009-04-29
ATE430380T1 (de) 2009-05-15

Similar Documents

Publication Publication Date Title
US7915135B2 (en) Method of making multi-layer structure for metal-insulator-metal capacitor
KR100904611B1 (ko) Ｍｉｍ 캐패시터 구조체 및 ｍｉｍ 캐패시터 구조체 제조방법
US6853051B2 (en) Thin film capacitor and method of manufacturing the same
US7838965B2 (en) ESD protected integrated capacitor with large capacity
KR100671112B1 (ko) 반도체장치 및 그 제조방법
US8680649B2 (en) Multi-layer film capacitor with tapered film sidewalls
KR20020077923A (ko) 금속-절연체-금속 커패시터를 포함하는 집적 소자
US20070290359A1 (en) Inexpensive method of fabricating a higher performance capacitance density mimcap integrable into a copper interconnect scheme
KR100568385B1 (ko) 반도체 장치 및 그 제조방법
CN1178302C (zh) 金属-绝缘体-金属电容器及其制作方法
KR100652298B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 제조 방법
US20070293014A1 (en) Method for forming metal-insulator-metal capacitor of semiconductor device
US8741676B2 (en) Method of manufacturing OLED-on-silicon
JP5461128B2 (ja) スタック型ｍｉｍキャパシタおよびその製造方法
US20020086446A1 (en) Method for manufacturing a monolithic structure including a perovskite dielectric capacitor
KR100854925B1 (ko) 반도체 소자 및 그 제조방법
JP2008124405A (ja) 半導体装置および半導体装置の製造方法
TWI430399B (zh) 製造供金屬－絕緣體－金屬電容使用之多層結構之方法
CN1241236C (zh) 铁电电容器及集成半导体内存芯片的制造方法
US20210384073A1 (en) Semiconductor device and method for manufacturing the same
CN1624831A (zh) 金属－绝缘体－金属电容结构及其制法
KR100532851B1 (ko) 반도체 소자의 캐패시터 제조 방법
US20050285270A1 (en) Capacitors in semiconductor devices and methods of fabricating the same
CN1450642A (zh) 螺旋电感内含垂直电容的结构
CN118284326A (zh) 一种沟槽电容器的制造方法及沟槽电容器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041201

Termination date: 20170306

CF01 Termination of patent right due to non-payment of annual fee