CN100342522C - 集成电路的电容结构及其制造方法 - Google Patents
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Abstract
本发明提供一种集成电路的电容结构及其制造方法。提供一基底，其上具有一第一导体层。形成一第一绝缘层于基底上，并覆盖第一导体层。形成一沟槽于部分第一绝缘层中。形成一下电极于沟槽的侧壁上。形成一顺应的介电层于下电极与槽沟的底部上。形成一双镶嵌开口于第一绝缘层中，该开口底部是露出第一导体层。将一导体材料填满沟槽与双镶嵌开口，而同时形成一上电极与一内联机结构。其中，下电极是借由内联机结构而电性连接第一导体层。
Description
技术领域
本发明是有关于一种集成电路的电容(capacitor)的结构及其制造方法，特别是有关于一种整合于镶嵌内联机(damascene interconnect)制程的金属-绝缘物-金属型(metal-insulator-metal，MIM)电容的结构及其制造方法。
背景技术
电容是今日的半导体集成电路中的关键被动组件，例如常应用在混合信号(MS)电路、射频(RF)电路、模拟及数字电路等等。在集成电路中的传统电容结构包含有金属-绝缘物-半导体型(metal-insulator-semiconductor，MIS)电容、PN接面电容及多晶硅-绝缘物-多晶硅型(polysilicon-insulator-polysilicon，PIP)电容等。然而这些传统电容中包含至少一硅层来当作是电容电极，因此会具有较高的串联电阻与在高频电路中不稳定的缺点。所以，近年来发展出一种MIM电容以提供较低的串联电阻、低功率耗损等特性，而能够符合现今的混合信号(MS)电路与高频电路的应用。另外，为了提升效能，现今的集成电路中常使用到金属镶嵌制程。因而，如何将电容的制作整合于镶嵌内联机制程，并且能够简化制程又能提升单位电容量(unitcapacitance)，是成为业界研究发展的重要课题。
图1A至图1C是传统的整合于镶嵌内联机制程的MIM电容的制程剖面示意图。
首先，如图1A所示，先于一基底100上形成例如是SiO2层的一绝缘层102。该基底100可包含有所欲形成的组件，例如晶体管或其它半导体组件等等，在此为简化图示，该基底100是以一平整基底表示。
接着，利用习知的铜镶嵌制程与化学机械研磨(CMP)制程形成一第一铜层104(当作是导线，runner/wire line)镶嵌于该绝缘层102中。
之后，形成例如是SiC层的一蚀刻阻挡层(etching stop layer)106于该绝缘层102上，并覆盖该第一铜层104，该蚀刻阻挡层106是用来当作后续蚀刻接触窗(contact/plug)时的蚀刻阻挡层。然后，可依制程需要，形成例如是TEOS-SiO2层的一氧化层108于该蚀刻阻挡层106上，该氧化层108是用来改善蚀刻阻挡层106与内金属介电层(后述)的附着力。
然后，依序形成一第一金属层110、一介电层112与一第二金属层114于该氧化层108上。
其次，如图1B所示，先图案化该第二金属层114而形成一上电极板(capacitor top metal，CTM)114’。然后，再图案化该介电层112与该第一金属层110而形成一电容介电层112’与一下电极板(capacitor bottommetal，CBM)110’。如此，上电极板114’、电容介电层112’与下电极板110’是构成一电容结构C。这里要特别强调的是，由于本步骤的图案化制程必须进行至少一次的蚀刻程序，然而这蚀刻程序会损伤/损耗大面积的氧化层108而改变原本设计的介电常数。另外，氧化层108的损耗使得高低差(落差)越来越大，而不利于后续的平坦化制程。更者，在蚀刻制程中，容易产生残留聚合物(polymer residue，是光阻与蚀刻剂的反应物)于电容C的侧壁上，因而导致短路，因此必须额外再进行一清除残留聚合物的程序。所以，习知方法在实际制程上，不但制程复杂、增加成本，而且还会影响介电常数的稳定性。
其次，如图1C所示，形成一内金属介电层(intermetal dielectriclayer，IMD)116覆盖该电容结构C。该内金属介电层116例如是SiO2层。
接着，利用习知的铜镶嵌制程与化学机械研磨(CMP)制程形成一第二铜层118、一第三铜层120与一第四铜层122镶嵌于该内金属介电层116中。其中，该第二铜层118是借由一接触插塞(plug)130而电性连接该第一铜层104，因而形成一内联机结构。其中，该第三铜层120是借由一接触插塞132而电性连接该下电极板110’，该第四铜层122是借由一接触插塞134而电性连接该上电极板114’，而该第三铜层120与该第四铜层122是电性连接不同极性(+/-)的电源。
由上述说明可知，整合于镶嵌内联机制程的传统MIM电容结构C仅由同一内金属介电层116中的上电极板114’、电容介电层112’与下电极板110’所构成，因此若要增加电容量则必须增加电容C的水平面积，然而这会影响组件面积缩小化的发展。
美国专利第6413815号是揭示一种整合于镶嵌内联机的MIM电容制程，该方法的特征是利用微影蚀刻制程，而能够同时地形成一双镶嵌导线与一MIM电容。然而，该MIM电容中的上、下电极仅有一平面相对应，且该电容介电层是蚀刻阻挡层，使得电容介电层厚度与材质有所限制。
美国专利第6459562号是揭示一种整合于镶嵌内联机的MIM电容制程，该方法的特征是对电容介电层进行电浆处理而能够增加电容的可靠度，以及利用形成堆栈型的电容介电层而能够增加电容的可靠度。然而，该方法所揭示的MIM电容是堆栈型，而有上述的缺点。
美国专利第6472721号是揭示一种整合于镶嵌内联机的MIM电容制程，该方法的特征是仅利用一光罩，而能够同时地形成一内连导线与一MIM电容。然而，该MIM电容中的上、下电极仅有一平面相对应。
发明内容
本发明的主要目的是提供一种具有高密度的集成电路的电容结构及其制造方法。
本发明的另一目的是提供一种整合于镶嵌内联机的MIM电容制程。
本发明提供一种集成电路的电容结构的制造方法，适用整合于金属内联机制程，包括下列步骤：
提供一基底，其上具有一第一导体层；
形成一第一绝缘层于该基底上，并覆盖该第一导体层；
形成一第一沟槽于部分该第一绝缘层中；
形成一下电极于该第一沟槽的侧壁上；
形成一顺应的介电层于该下电极与该第一槽沟的底部上；
形成一双镶嵌开口于该第一绝缘层中，该开口底部是露出该第一导体层；以及
将一导体材料填满该第一沟槽与该双镶嵌开口，而同时形成一上电极与一内联机结构；
其中，该下电极是借由该内联机结构而电性连接该第一导体层。
本发明亦提供一种电容结构，包括：
一基底，其上具有一第一导体层；
一第一绝缘层，形成于该基底上，并覆盖该第一导体层；
一第一沟槽，形成于部分该第一绝缘层中；
一下电极，形成于该第一沟槽的侧壁上；
一顺应的介电层，形成于该下电极与该第一槽沟的底部上；
一上电极，形成于该介电层上，并填满该第一沟槽；以及
一内联机结构，形成于该第一绝缘层中，并电性连接该下电极与该第一导体层。
如此，根据本发明，可以直接形成平坦的内金属介电层，利于后续制程的进行。还有，本发明不会损坏/损耗大面积的蚀刻阻挡层，因而能够增进介电层的介电系数稳定性。还有，本发明可以有效利用内金属介电层的空间，而能够大大地提升单位电容量。而且，本发明能够容易地整合于镶嵌内联机，不需额外的制程，而能节省制造成本。更者，本发明不需微影蚀刻上下电极，所以不会有残留多晶硅的问题。
附图说明
图1A至图1C是传统的整合于镶嵌内联机制程的MIM电容的制程剖面示意图；
图2至图9是本发明实施例的整合于镶嵌内联机制程的MIM电容的制程剖面示意图。
符号说明：
100～基底
102～绝缘层
104～第一铜层
106～阻障层
108～氧化层
110～第一金属层
112～介电层
114～第二金属层
110’～下电极板
112’～电容介电层
114’～上电极板
116～内金属介电层
118～第二铜层
120～第三铜层
122～第四铜层
130、132、134～接触插塞
200～基底
202～绝缘层
203～第一金属层
204～蚀刻停止层
206～第一内金属介电层
208～抗反射层
210～光阻层
302～第一沟槽
402～第一导体层
402’～下电极
602～介电层
702～孔洞
704～第二槽沟
710～双镶嵌开口
802～金属阻障层
810～上电极
820～内联机结构
910～蚀刻停止层
920～第二内金属介电层
930～第二金属层
940～插塞
具体实施方式
如图2至图9所示，是有关于本发明的整合于镶嵌内联机制程的MIM电容的制程剖面示意图。在此要特别说明的是，本实施例虽以MIM电容为例，实际上本发明并不限定电容结构的材质，还有金属镶嵌的材质亦不特别限定。
首先，如图2所示，提供一半导体基底200，例如一硅晶圆。在本实施例中，该基底200中可包含有不同的组件，例如晶体管、二极管及其它习知的半导体组件(未图示)。另外，该基底200亦可包含有其它金属内联机层(未图示)，在此为了简化图示，此处是仅绘示一平整基底200。然后，形成例如是SiO2层的一绝缘层202于该基底200上。
仍如图2所示，利用习知的金属镶嵌制程(此处以铜镶嵌制程为例)与化学机械研磨(CMP)制程形成一第一金属层203(该第一金属层203是当作是导线，runner/wire line)镶嵌于该绝缘层202中。上述第一金属层203例如是铜层。
之后，仍如图2所示，例如经由沉积法，形成一蚀刻停止层204于该绝缘层202上，该蚀刻停止层204最好是选用不合氧的介电材料，例如是SiC、SiN或SiCN层等等，该蚀刻停止层204用以当作是后续蚀刻接触窗(contact/plug)时的蚀刻阻挡层，其厚度例如是200～1200埃()。然后，可依制程需要，经由沉积法形成例如是TEOS-SiO2的氧化层(亦可称为黏着层，未图示)于该蚀刻停止层204上，用以增进该蚀刻停止层204与内金属介电层(后述)的附着力。为简化说明，在此不图示该TEOS-SiO2氧化层。
之后，仍如图2所示，沉积一第一内金属介电层(IMD)206于该蚀刻停止层204上，该第一内金属介电层206例如是SiO2层、磷硅玻璃层(PSG)、硼磷硅玻璃层(BPSG)或掺杂氟的硅玻璃层(FSG)等等。然后，可先形成一抗反射层(Anti-Reflection Coating)208于该第一内金属介电层206上，该抗反射层208可以选用无机或有机材料，无机材料例如是SiON，而有机材料例如是聚乙烯酚(polyvinylphenol)。之后，再形成一光阻层210于该抗反射层208上，用以定义电容区域。这里要提醒的是，本步骤也可不形成该抗反射层208。
其次，如图3所示，以该光阻层210为罩幕，非等向性地(例如干蚀刻)去除部分该第一内金属介电层206而形成一第一沟槽302。本步骤的蚀刻模式可以采用时间模式(time mode)，或是先在该第一内金属介电层206中形成一停止层(未图示)，使得本步骤的蚀刻制程蚀刻停止在该第一内金属介电层206中的一既定位置(称的为终点模式，end-point mode)。
之后，去除该光阻层210。
其次，如图4所示，形成一顺应的一第一导体层402于该第一槽沟302内，并延伸至该抗反射层208上。该第一导体层402例如是TaN或TiN层。
其次，如图5所示，进行一非等向性蚀刻制程(例如是干蚀刻)，去除部分该第一导体层402而露出该抗反射层208表面，并且露出位于该第一槽沟302底部的该第一内金属介电层206。如此，即形成一下电极402’于该第一沟槽302的侧壁上。
其次，如图6所示，形成一顺应的介电层602于该下电极402’与该第一槽沟302底部上，并延伸至该抗反射层208上。其中该介电层602例如是是SiO2、SiN、SiON或Ta2O5层。
其次，如图7所示，利用微影蚀刻制程，形成一双镶嵌开口(dualdamascene opening)710穿越该第一内金属介电层206，而露出下面的该第一金属层203。其中，该双镶嵌开口710包含一孔洞(via)702与一第二槽沟704。这里要特别说明的是，该开口710底部是露出该第一金属层203，且该开口710侧壁是露出该下电极402’。另外，由于双镶嵌开口的形成步骤是习知，例如可参考美国专利第6362093号与美国专利第6492263号，在此不再赘述。
其次，如图8所示，利用习知的镶嵌制程与化学机械研磨(CMP)制程，将一金属材料(例如是铜)填满该第一沟槽302与该开口710，因而同时形成一上电极810与一内联机结构820。这里要提醒的是，在沉积金属之前，可先形成一顺应的金属阻障层802(例如是TaN)于该第一沟槽302与该开口710的表面上。
如此，即得到一MIM电容830与一内联机结构820，其中该下电极402’是借由该内联机结构820而与该第一金属层203电性连接。
其次，如图9所示，先形成例如是SiC、SiN或SiCN层的一蚀刻停止层910于该第一内金属介电层206上，并覆盖该MIM电容830与该内联机结构820。然后，再形成例如是SiO2层的一第二内金属介电层920于该蚀刻停止层910上。接着，进行镶嵌制程，而形成一第二金属层930(例如是铜)镶嵌于该第二内金属介电层920中，该第二金属层930是借由一插塞940(例如是铜插塞)电性连接该上电极810。符号902是在沉积金属之前，可先形成的一顺应的金属阻障层(例如是TaN)。其中，该第一金属层203与该第二金属层930是分别电性连接不同极性的电源(+/-)。
根据上述说明，本发明亦提供一种整合于镶嵌内联机制程的电容结构，如图9所示，该结构至少包括：
一基底(200/202)，其上具有一第一金属层203；
一第一内金属介电层206第一内金属介电层206，形成于该基底(200/202)上，并覆盖该第一金属层203；
一第一沟槽302，形成于部分该第一内金属介电层206第一内金属介电层206中；
一下电极402’，形成于该第一沟槽302的侧壁上；
一顺应的介电层602，形成于该下电极402’与该第一槽沟302的底部上；
一上电极810，形成于该介电层602上，并填满该第一沟槽302；以及
一内联机结构820，形成于该第一内金属介电层206第一内金属介电层206中，并电性连接该下电极402’与该第一金属层203；
一第二内金属介电层920，形成于该第一内金属介电层206上，并覆盖该上电极810与该内联机结构820；以及
一第二金属层930，镶嵌于该第二内金属介电层920中，并借由一插塞940电性连接该上电极810；
其中，该第一金属层203与该第二金属层930是分别电性连接不同极性的电源(+/-)。
这里要提醒的是，上述金属层203、930当然可依制程需要而转换为各种材质的导体层，亦即具有同样的效果。
本发明的特征及优点：
本发明提供一种电容结构的制造方法，其特征步骤包括：提供一基底，其上具有包含一第一导体层的一第一绝缘层；形成一第一沟槽于部分该第一绝缘层中；形成一下电极于该第一沟槽的侧壁上；形成一顺应的介电层于该下电极与该第一槽沟的底部上；形成一双镶嵌开口于部分该第一绝缘层中，该开口底部是露出该第一导体层；以及将一导体材料填满该第一沟槽与该双镶嵌开口，而同时形成一上电极与一内联机结构；其中，该下电极是借由该内联机结构而电性连接该第一导体层。
由上述说明可知，整合于镶嵌内联机制程的本实施例的高密度MIM电容是一U型电容(下电极和介电层的轮廓皆为U型)，因此本发明有效利用内金属介电层的空间，而能够在不影响组件面积缩小化的状态下增加电容量。还有，本发明是直接形成平坦的内金属介电层，利于后续制程的进行。还有，本发明不会损坏/损耗大面积的蚀刻阻挡层，因而能够增进介电层的介电是数稳定性。而且，本发明能够容易地整合于镶嵌内联机，不需额外的制作电容的制程，而能节省制造成本。更者，本发明不需微影蚀刻上下电极，所以不会有残留多晶硅的问题。
Claims (35)
1.一种集成电路的电容结构的制造方法，包括下列步骤：
提供一基底，其上具有一第一导体层与一第一绝缘层覆盖于其上；
形成一沟槽于部分该第一绝缘层中；
形成一下电极于该沟槽的侧壁上；
形成一顺应的介电层于该下电极与该槽沟的底部上；
形成一双镶嵌开口于该第一绝缘层中，该开口底部是露出该第一导体层，且该开口侧壁是露出该下电极；以及
将一导体材料填满该沟槽与该双镶嵌开口，而同时形成一上电极与一内联机结构；
其中，该下电极是借由该内联机结构而电性连接该第一导体层。
2.根据权利要求1所述的集成电路的电容结构的制造方法，更包括下列步骤：
形成一第二绝缘层于该第一绝缘层上，并覆盖该上电极与该内联机结构；以及
形成一第二导体层镶嵌于该第二绝缘层中，该第二导体层是借由一插塞电性连接该上电极；
其中，该第一导体层与该第二导体层是分别电性连接不同极性的电源。
3.根据权利要求1所述的集成电路的电容结构的制造方法，其中该第一导体层是铜层。
4.根据权利要求1所述的集成电路的电容结构的制造方法，其中该第一绝缘层是SiO2层。
5.根据权利要求1所述的集成电路的电容结构的制造方法，其中该下电极是TaN或TiN层。
6.根据权利要求1所述的集成电路的电容结构的制造方法，其中该介电层是SiO2、SiN、SiON或Ta2O5层。
7.根据权利要求1所述的集成电路的电容结构的制造方法，其中该导体材料包含一TaN层与一铜层。
8.根据权利要求2所述的集成电路的电容结构的制造方法，其中该第二绝缘层是SiO2层。
9.根据权利要求2所述的集成电路的电容结构的制造方法，其中该第二导体层是铜层。
10.根据权利要求2所述的集成电路的电容结构的制造方法，其中该插塞是铜插塞。
11.一种集成电路的电容结构的制造方法，适用整合于金属内联机制程，包括下列步骤：
提供一基底，其上镶嵌有一第一金属层；
形成一第一内金属介电层于该基底上，并覆盖该第一金属层；
形成一沟槽于部分该第一内金属介电层中；
形成一顺应的一第一导体层于该槽沟内，并延伸至该第一内金属介电层上；
等向性去除部分该第一导体层，而形成一下电极于该沟槽的侧壁上；
形成一顺应的介电层于该下电极与该槽沟的底部上，并延伸至该第一内金属介电层上；
去除部分该介电层与部分该第一内金属介电层，而形成一双镶嵌开口于该第一内金属介电层中，该开口底部是露出该第一金属层，且该开口侧壁是露出该下电极；以及
将一第二导体层填满该沟槽与该双镶嵌开口，而同时形成一上电极与一内联机结构；
其中，该下电极是借由该内联机结构而电性连接该第一金属层。
12.根据权利要求11所述的集成电路的电容结构的制造方法，更包括下列步骤：
形成一第二内金属介电层于该第一内金属介电层上，并覆盖该上电极与该内联机结构；以及
形成一第二金属层镶嵌于该第二内金属介电层中，该第二金属层是借由一插塞电性连接该上电极；
其中，该第一金属层与该第二金属层是分别电性连接不同极性的电源。
13.根据权利要求11所述的集成电路的电容结构的制造方法，其中该第一金属层是铜层。
14.根据权利要求11所述的集成电路的电容结构的制造方法，其中该第一内金属介电层是SiO2层。
15.根据权利要求11所述的集成电路的电容结构的制造方法，其中该下电极是TaN或TiN层。
16.根据权利要求11所述的集成电路的电容结构的制造方法，其中该介电层是SiO2、SiN、SiON或Ta2O5层。
17.根据权利要求11所述的集成电路的电容结构的制造方法，其中该第二导体层是铜层。
18.根据权利要求17所述的集成电路的电容结构的制造方法，其中在将铜金属填满该第一沟槽与该双镶嵌开口之前，更包括形成一顺应的阻障层于该第一沟槽与该双镶嵌开口的表面上。
19.根据权利要求12所述的集成电路的电容结构的制造方法，其中该第二内金属介电层是SiO2层。
20.根据权利要求12所述的集成电路的电容结构的制造方法，其中该第二金属层是铜层。
21.根据权利要求12所述的集成电路的电容结构的制造方法，其中该插塞是铜插塞。
22.根据权利要求11所述的集成电路的电容结构的制造方法，更包括形成一蚀刻阻挡层于该第一内金属介电层上。
23.根据权利要求22所述的集成电路的电容结构的制造方法，其中该蚀刻阻挡层是SiC、SiN或SiCN层。
24.一种集成电路的电容结构，其特征在于所述电容结构包括：
一基底，其上具有一第一导体层与一第一绝缘层覆盖于其上；
一沟槽，形成于部分该第一绝缘层中；
一下电极，形成于该沟槽的侧壁上；
一顺应的介电层，形成于该下电极与该槽沟的底部上；
一上电极，形成于该介电层上，并填满该沟槽；以及
一内联机结构，形成于该第一绝缘层中，并电性连接该下电极与该第一导体层；
所述内联机结构由一导体材料填满形成于该第一绝缘层中的底部露出该第一导体层侧壁露出该下电极的一双镶嵌开口而构成。
25.根据权利要求24所述的集成电路的电容结构，其特征在于所述电容结构更包括：
一第二绝缘层，形成于该第一绝缘层上，并覆盖该上电极与该内联机结构；以及
一第二导体层，镶嵌于该第二绝缘层中，并借由一插塞电性连接该上电极；
其中，该第一导体层与该第二导体层是分别电性连接不同极性的电源。
26.根据权利要求24所述的集成电路的电容结构，其特征在于：该第一导体层是铜层。
27.根据权利要求24所述的集成电路的电容结构，其特征在于：该第一绝缘层是SiO2层。
28.根据权利要求24所述的集成电路的电容结构，其特征在于：该下电极是TaN或TiN层。
29.根据权利要求24所述的集成电路的电容结构，其特征在于：该介电层是SiO2、SiN、SiON或Ta2O5层。
30.根据权利要求24所述的集成电路的电容结构，其特征在于：该上电极包含一TaN层与一铜层。
31.根据权利要求24项所述的集成电路的电容结构，其特征在于：该内联机结构包含一TaN层与一铜层。
32.根据权利要求25所述的集成电路的电容结构，其特征在于：该第二绝缘层是SiO2层。
33.根据权利要求25所述的集成电路的电容结构，其特征在于：该第二导体层是铜层。
34.根据权利要求25所述的集成电路的电容结构，其特征在于：该插塞是铜插塞。
35.根据权利要求24所述的集成电路的电容结构，其特征在于：该电容结构是由前述的权利要求1所述的电容结构的制造方法所形成。
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