CN1921169A - 一种制造使用硫属元素化物存储器的方法 - Google Patents

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Abstract

一种硫属元素化物存储器单元,包含下电极、硫属元素化物层及上电极。所述下电极包含锥形洞。硫属元素化物层在下电极的锥形洞中形成。硫属元素化物层的一边与下电极相邻。上电极在硫属元素化物层所形成的第二洞中形成,使得上电极基本上填充第二洞。上电极与硫属元素化物层的另一边相邻。通过使电流通过上电极及下电极来储存及取出资料。通过非等向性蚀刻或通过侧壁应用以形成下电极中的锥形洞。使用额外的介电层或通过使用额外导电层与下所述电极形成p-n接面,以缩小电流流过的截面积。

Description

一种制造使用硫属元素化物存储器的方法
技术领域
本发明的实施方案涉及一种制造硫属元素化物存储器的方法,并尤其涉及减少硫属元素化物存储器单元的接触区域及形成其绝缘区域的方法。
背景技术
通讯元件、电脑及消费性电子的多媒体应用使得存储器元件的需求增加,且这些应用也增加必须与存储器元件相符的必需品。增加的存储器元件必需品包含但不限于高密度、非挥发性、高速存取、低功率消耗及良好的耐用性。现在的存储器元件中为满足这些需要的发展包含但不限于快闪、磁性、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)及硫属元素化物存储器。硫属元素化物存储器包含但不限于例如源于ECD Ovonics of Rochester Hill,MI的OvonicUnified MemoryTM(OUMTM)。硫属元素化物存储器因其低价位、可量产性、电写入及直接抹除低输入能、多位元性能、非挥发性及非常高的堆叠密度而成为一种非常有潜力的技术。
硫属元素化物材料为可以电性切换的,从一般非晶状态至一般结晶状态且返回一般非晶状态。硫属元素化物材料视其状态而呈现不同的电性特征。举例来说,硫属元素化物材料在非晶状态呈现比在结晶状态低的导电性。硫属元素化物材料的切换及电性特征使得硫属元素化物材料适用于制造存储器元件。
由硫属元素化物材料制造的存储器元件包含下电极、硫属元素化物材料薄层、上电极及更与其他存储器元件隔离的介电材料。硫属元素化物材料为存储器元件的存储器成份。硫属元素化物材料作为存储器元件的运作及使用已描述在如Ovshinsky等人的美国专利5,296,716中,其公开的内容已在此并入作为参考。
使用硫属元素化物材料的一个优点在于其对于电性切换所需的电流及能量。在硫属元素化物存储器单元中,可以在高或低电阻状态之间切换的硫属元素化物材料部分称为″丝状部(filamentary)″。一般而言,″丝状部″对应于存储器单元的剖面区域,因此,″丝状部″受限于微影制程。然而,在一些硫属元素化物存储器中,″丝状部″的区域可以缩减至小于存储器单元的剖面区的区域,而这将进一步降低切换所需的电流及能量。
一种减少硫属元素化物存储器单元的″丝状部″的方法为形成具有下电阻的较小体积,称为″插塞″,在两个接触中任一侧的硫属元素化物层之上,如Wu于美国专利6,656,903中所公开,其公开的内容在此并入参考。另一种减少″丝状部″的方法为沉积硫属元素化物材料在两个以绝缘体隔离的水平接触的垂直侧壁之上,如Lung于美国专利6,830,952中所公开的,其公开内容在此并入作为参考。另一种减少硫属元素化物存储器单元的″丝状部″的方法为制造一种形式为渐尖接触的接触,使得渐尖接触的顶部与硫属元素化物层相邻,如Ovshinsky于美国专利5,687,112中所公开,其公开内容在此并入参考。
有鉴于前,可以了解到实质上需要一种可以有益地增加堆叠密度及硫属元素化物存储器元件的效能的系统及方法。
发明内容
本发明的一个实施方案为存储器单元。此存储器单元包含下电极、硫属元素化物层及上电极。下电极包含锥形洞,此锥形洞逐渐收敛至一个单点。硫属元素化物层在下电极的锥形洞中沉积的厚度基本上相等。硫属元素化物层的一边与下电极相邻。上电极在硫属元素化物层所形成的第二洞中形成,使得上电极基本上填充第二洞。上电极与硫属元素化物层的另一边相邻。通过使电流通过上电极及下电极来储存及取出资料。
本发明的另一个实施方案为一种制造存储器单元的方法,其涉及非等向性蚀刻。一部分基材被蚀刻以形成锥形洞,此锥形洞逐渐收敛至单点。定时非等向性蚀刻用于形成锥形洞。部分的基材以有效元素植入,使得此部分的基材更具有导电性,此部分的基材形成下电极。在下电极的锥形洞中形成硫属元素化物层,硫属元素化物层具有基本均匀的厚度。硫属元素化物层的一边与下电极相邻。上电极在硫属元素化物层所形成的第二洞中形成。在硫属元素化物层所形成的第二洞中形成上电极,使得所述上电极基本上填充第二洞。上电极与硫属元素化物层的另一边相邻。通过使电流通过上电极及下电极来储存及取出资料。
本发明的另一个实施方案为一种制造存储器单元的方法,其涉及侧壁应用。一部分的介电质被图案化,以形成存储器单元的孔隙。下电极形成于介电质的侧壁之上,且在孔隙中形成锥形洞,锥形洞逐渐收敛至单点。硫属元素化物层形成于锥形洞中,硫属元素化物层具有基本均匀的厚度。硫属元素化物层的一边与下电极相邻。上电极在硫属元素化物层所形成的第二洞中形成。在硫属元素化物层所形成的第二洞中形成的上电极使得上电极基本上填充了第二洞。上电极与硫属元素化物层的另一边相邻。通过使电流通过上电极及下电极来储存及取出资料。
附图说明
前面的发明内容及以下的实施方式将可通过所附的图例而有更好的了解。为了说明本发明,公开显示了较好的图例及实施方案。然而,本发明并不限于图中所示的确切配置及说明。
在图例中:
图1为根据本发明的第一实施方案、使用硫属元素化物存储器单元的第一实施方案的剖面图,其中锥形的孔洞通过非等向性蚀刻而在下电极中形成,且硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域。
图2A至图2E为根据本发明的第二实施方案、显示使用硫属元素化物存储器单元的制备步骤,其中锥形的孔洞通过非等向性蚀刻而在下电极中形成,且硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域。
图3为根据本发明的第二实施方案、使用硫属元素化物存储器单元的剖面图,其中锥形洞通过非等向性蚀刻形成于下电极中,且介电材料、硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域,并防止不希望的电流路径。
图4A至4C为根据本发明的第二实施方案、显示使用硫属元素化物存储器单元的制备步骤,其中锥形的孔洞通过非等向性蚀刻在下电极中形成,且介电材料、硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域,并防止不希望的电流路径。
图5为根据本发明的第三实施方案、显示使用硫属元素化物存储器单元的剖面图,其中锥形洞通过非等向性蚀刻形成于下电极中,且导电材料、硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域,并防止不希望的电流路径。
图6A至图6C为根据本发明的第三实施方案、显示使用硫属元素化物存储器单元的制备步骤,其中锥形的孔洞通过非等向性蚀刻而在下电极中形成,且导电材料、硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域,并防止不希望的电流路径。
图7为根据本发明的第四实施方案、使用硫属元素化物存储器单元的剖面图,其中锥形洞通过侧壁应用形成于下电极中,且硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域。
图8A至8C为根据本发明的第四实施方案、显示使用硫属元素化物存储器单元的制备步骤,其中锥形的孔洞通过侧壁应用而在下电极中形成,且硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域。
图9为根据本发明的第五实施方案、使用硫属元素化物存储器单元的剖面图,其中锥形洞通过应用侧壁形成于下电极中,且介电材料、硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域,并防止不希望的电流路径。
图10为根据本发明的第六实施方案、显示使用硫属元素化物存储器单元的下电极、介电层、硫属元素化物层及上电极的剖面图。
图11为根据本发明的第七实施方案、使用硫属元素化物存储器单元的剖面图,其中锥形洞通过应用侧壁形成于下电极中,且导电材料、硫属元素化物材料及上电极沉积在孔洞中,以减少存储器单元的有效电接触区域,并防止不希望的电流路径。
图12为根据本发明的第八实施方案,显示使用硫属元素化物存储器单元的下电极、导电层、硫属元素化物层及上电极的剖面图。
图号说明
100、300、500、         硫属元素化物存储器单元
700、900、1100
110、710                上电极
130、730                下电极
150                     介电质
310、910                介电层
740、750、770            层间介电质
1600                     电路连接层
120、720                 硫属元素化物层
140                      基材
210、810                 遮罩
510、1110                导电层
760                      导体
具体实施方式
在详细说明本发明的一个或多个实施方案之前,本领域技术人员应当理解本发明并非限于在说明书中建构的详细说明、构件的安排及下列详细描述或图中说明的步骤安排中。本发明可以有其他实施方案,且可以不同方式执行或完成。同样可以了解的是在此使用的语法及词句仅为说明的目的,不应视为限制。
图1为根据本发明的第一实施方案、使用硫属元素化物存储器单元100的第一实施方案的剖面图,其中锥形洞通过非等向性蚀刻而在下电极中形成,且硫属元素化物材料及上电极110沉积在孔洞中,以减少存储器单元100的有效电接触区域。锥形洞是渐尖的,使得孔洞的剖面区域从孔洞的开口至孔洞另一端的单点均匀地减少。该孔洞可以包含但不限于基本相似于圆锥体或角锥体。存储器单元100包含上电极110、硫属元素化物层120及下电极130。存储器单元100通过基材140及介电质150与其他存储器单元隔离。
在下电极130的孔洞中形成沉积硫属元素化物层120及上电极110,以产生渐尖的上电极110,且由硫属元素化物层120覆盖。沉积的硫属元素化物层120的厚度基本均等,因此,也是渐尖的。一般来说,在体积的剖面中区域越小,则在剖面的电流密度越高。因此,渐尖的上电极110的顶部具有最高的电流密度,且此电流密度应用于硫属元素化物层120的顶部。硫属元素化物层120的″丝状部″在硫属元素化物层120的顶部减少。因此,存储器单元100的有效电接触区域在硫属元素化物层120的顶部减少。
存储器单元100的有效电接触区域在硫属元素化物层120的顶部减少,使得相对于插塞形式存储器单元需要的电流,存储器单元100的驱动电流降低。减少存储器单元100的有效电接触区域也表示存储器单元100的电性能受微影制程限制的影响较小。
图2A至图2E显示存储器单元100的制备步骤。图2A为根据本发明的第一实施方案、使用硫属元素化物存储器单元100的遮罩210形成步骤的剖面图。遮罩210形成在基材140之上,在此步骤中,遮罩210如硬遮罩或光罩。基材140如硅,具有以米勒指数(MILLERINDEX)″100″来描述其位向。其他制程,包含其他电路的制造,可以添加在图2A的步骤之前。
图2B为根据本发明的第一实施方案、使用硫属元素化物存储器单元100的下电极孔洞及下电极130形成步骤的剖面图。在此步骤中,基材140以遮罩210曝光的区域被蚀刻,使得在不同的硅的位向以不同的蚀刻速度形成锥形的孔洞。此处不同的硅的位向是指如具有除了米勒指数″100″之外的位向。之后通过植入有效元素至基材140中遮罩210曝光的区域,以形成下电极130。本领域技术人员应当了解下电极130并非限制。
作为以有效元素植入的硅,下电极130可以包含但不限于金属、准金属(METALLOID)、半导体、硅化金属或硅的化合物、合金或组合物。
图2C为根据本发明的第一实施方案、使用硫属元素化物存储器单元100的硫属元素化物层120形成步骤的剖面图。在此步骤中,沉积硫属元素化物材料,以在下电极130的孔洞形成硫属元素化物层120。硫属元素化物层120形成锥形的形状,且与下电极130相邻。
图2D为根据本发明的第一实施方案,使用硫属元素化物存储器单元100的上电极110形成步骤的剖面图。在此步骤中,沉积导电材料,以在硫属元素化物层120所形成的孔洞中形成上电极110。由硫属元素化物层120所形成的孔洞基本上以上电极110填充。上电极110形成锥形的形状,且与硫属元素化物层120相邻。上电极110的导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。
图2E为根据本发明的第一实施方案、使用硫属元素化物存储器单元100的遮罩210移除步骤的剖面图。在此步骤中,遮罩210被移除,且剩余的硫属元素化物材料及上电极被移除。
最后以沉积层间介电质150将存储器单元100与其他存储器单元隔离,如图1所示。介电质150被部分移除至上电极110的高度。介电质150如二氧化硅或氮化硅,但不限于二氧化硅或氮化硅。
图3为根据本发明的第二实施方案、使用硫属元素化物存储器单元300的剖面图,其中锥形洞通过非等向性蚀刻形成于下电极130中,且介电材料、硫属元素化物材料及上电极110沉积在孔洞中,以减少存储器单元300的有效电接触区域,并防止不希望的电流路径。此锥形孔是锥形的,使得孔洞的剖面区域从孔洞的开口至孔洞另一端的单点均匀地减少。该孔洞可以包含但不限于基本相似于圆锥体或角锥体。存储器单元300包含上电极110、硫属元素化物层120、介电层310及下电极130。存储器单元300通过基材140及介电质150与其他存储器单元隔离。
沉积介电层310、硫属元素化物层120及上电极110于形成在下电极中130的孔洞中产生锥形的上电极110,且由硫属元素化物层120及介电层310覆盖。沉积的介电层310及硫属元素化物层120的厚度基本相同,因此,也是锥形的。在图1的存储器单元100中,锥形的上电极110的顶部具有最高的电流密度,且此电流密度应用于硫属元素化物层120的顶部。锥形的上电极110也将此电流密度应用至介电层310的顶部。硫属元素化物层120的″丝状部″在硫属元素化物层120的顶部减少。因此,存储器单元100的有效电接触区域在硫属元素化物层120的顶部减少。介电层310用于防止从下电极130至上电极110的不希望的电流路径或串音讯号。
存储器单元300的有效电接触区域在硫属元素化物层120的顶部减少,使得存储器单元300的驱动电流降低。减少存储器单元300的有效电接触区域也表示存储器单元300的电性能受微影制程限制的影响较小。
图4A及图4B显示存储器单元300的遮罩210、下电极孔洞及下电极130的形成步骤,如同图1A所公开的存储器单元100。图4A为根据本发明的第二实施方案、使用硫属元素化物存储器单元300的介电层310及硫属元素化物层120形成步骤的剖面图。在此步骤中,沉积介电材料以在下电极130的孔洞中形成介电层310。此介电材料如氧化物。介电层310形成锥形的形状,且与下电极130相邻。之后沉积硫属元素化物材料以在介电层310的孔洞形成硫属元素化物层120。硫属元素化物层120形成渐尖的形状,且与介电层310相邻。
图4B为根据本发明的第二实施方案、使用硫属元素化物存储器单元300的上电极110形成步骤的剖面图。在此步骤中,沉积导电材料以在硫属元素化物层120所形成的孔洞中形成上电极110。由硫属元素化物层120所形成的孔洞基本上以上电极110填充。上电极110形成锥形的形状,且与硫属元素化物层120相邻。上电极110的导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。
图4C为根据本发明的第二实施方案、使用硫属元素化物存储器单元300的遮罩移除步骤的剖面图,其中使用硫属元素化物存储器单元300包含渐尖的介电层310。在此步骤中,遮罩210被移除,且剩余的介电材料、硫属元素化物材料及上电极被移除。
最后以沉积层间介电质150将存储器单元300与其他存储器单元隔离,如图3所示。介电质150被部分移除至上电极110的高度。介电质150如二氧化硅或氮化硅,但不限于二氧化硅或氮化硅。
图5为根据本发明的第三实施方案,使用硫属元素化物存储器单元500的剖面图,其中锥形洞通过非等向性蚀刻形成于下电极130中,且导电材料、硫属元素化物材料及上电极110沉积在孔洞中,以减少存储器单元500的有效电接触区域,并防止不希望的电流路径。此锥形的孔洞是锥形的,使得孔洞的剖面区域从孔洞的开口至孔洞另一端的单点均匀地减少。该孔洞可以包含但不限于实质相似于圆锥体或角锥体。存储器单元500包含上电极110、硫属元素化物层120、导电层510及下电极130。存储器单元500通过基材140及介电质150与其他存储器单元隔离。
沉积导电层510、硫属元素化物层120及上电极110于形成在下电极中130的孔洞中,产生锥形的上电极110,且由硫属元素化物层120及导电层510覆盖。沉积的导电层510及硫属元素化物层120的厚度基本相同,因此,也是锥形的。在图1的存储器单元100中,锥形的上电极110的顶部具有最高的电流密度且此电流密度应用于硫属元素化物层120的顶部。锥形的上电极110也将此电流密度应用至介电层310的顶部。硫属元素化物层120的″丝状部″在硫属元素化物层120的顶部减少。因此,存储器单元100的有效电接触区域在硫属元素化物层120的顶部减少。
导电层510用于防止从下电极130至上电极110的不希望的电流路径或串音讯号。导电层510与下电极130的导电材料类型不同。举例来说,导电层510为P型掺杂硅且下电极130为N形掺杂硅。导电层510及下电极130之后形成P-N接面,或二极体,且可防止从下电极130至上电极110的不希望的电流。
存储器单元500的有效电接触区域在硫属元素化物层120的顶部减少,使得存储器单元500的驱动电流降低。减少存储器单元500的有效电接触区域也表示存储器单元500的电性能受微影制程限制的影响较小。
图6A及图6B显示存储器单元500的遮罩210、下电极孔洞及下电极130形成步骤,如同图1A所公开的存储器单元100及图3所公开的存储器单元300。图6A为根据本发明的实施方案3,使用硫属元素化物存储器单元500的导电层510及硫属元素化物层120形成步骤的剖面图,硫属元素化物存储器单元500包含锥形的导电层510。在此步骤中,沉积导电材料以在下电极130的孔洞中形成导电层510。此导电材料如有效元素掺杂的硅。导电层510形成锥形的形状,且与下电极130相邻。之后沉积硫属元素化物材料以在导电层510的孔洞形成硫属元素化物层120。硫属元素化物层120形成锥形的形状,且与导电层510相邻。
图6B为根据本发明的第三实施方案,使用硫属元素化物存储器单元500的上电极110形成步骤的剖面图,其中硫属元素化物存储器单元500包含锥形的导电层510。在此步骤中,沉积导电材料以在硫属元素化物层120所形成的孔洞中形成上电极110。由硫属元素化物层120所形成的孔洞基本上以上电极110填充。上电极110形成锥形的形状,且与硫属元素化物层120相邻。上电极110的导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。
图6C为根据本发明的第三实施方案,使用硫属元素化物存储器单元500的遮罩移除步骤的剖面图,其中使用硫属元素化物存储器单元500包含渐尖的导电层510。在此步骤中,遮罩210被移除,且剩余的导电材料、硫属元素化物材料及上电极被移除。
最后以沉积层间介电质150将存储器单元500与其他存储器单元隔离,如图5所示。介电质150通过化学机械研磨而降低至上电极110的高度。介电质150如二氧化硅或氮化硅。
根据本发明的第四实施方案,使用硫属元素化物存储器单元700的剖面图,其中锥形洞透过侧壁应用(SIDEWALL-APPLICATION)形成于下电极730中,且硫属元素化物材料及上电极710沉积在孔洞中,以减少存储器单元700的有效电接触区域。此锥形的孔洞是锥形的,使得孔洞的剖面区域从孔洞的开口至孔洞另一端的单点均匀地减少。该孔洞可以包含但不限于基本相似于圆锥体或角锥体。存储器单元700包含上电极710、硫属元素化物层720及下电极730。存储器单元700通过层间介电质750、层间介电质740及层间介电质770与其他存储器单元隔离。存储器单元700通过导体760而与其他电路连接。
沉积下电极730的导电材料在遮罩及介电质750的侧壁之上,以在下电极730中产生锥形的孔洞。之后,沉积硫属元素化物层720及上电极710于下电极730形成的孔洞中,产生锥形的上电极710,且由硫属元素化物层720覆盖。沉积硫属元素化物层720的厚度基本相同,一般来说,在体积的剖面中区域越小,则在剖面的电流密度越高。因此,锥形的上电极710的顶部具有最高的电流密度,且此电流密度应用于硫属元素化物层720的顶部。硫属元素化物层720的″丝状部″在硫属元素化物层720的顶部减少。因此,存储器单元700的有效电接触区域在硫属元素化物层720的顶部减少。
存储器单元700的有效电接触区域在硫属元素化物层720的顶部减少,使得存储器单元700的驱动电流降低。减少存储器单元700的有效电接触区域也表示存储器单元700的电性能受微影制程限制的影响较小。
图8A及图8B显示存储器单元700的制备步骤。图8A为根据本发明的第四实施方案的电路连接层1600的剖面图,使用硫属元素化物存储器单元700形成于电路连接层1600之上。电路连接层1600包含介电层740及导体760。导体760如在介层洞中。其他制程,包含其他电路的制造,可以添加在图8A的步骤之前。
图8B为根据本发明的第四实施方案、使用硫属元素化物存储器单元700的孔隙(PORE)形成步骤的剖面图,孔隙为占据存储器单元700的体积。在此步骤中,通过沉积介电质750在介电层740及导体760之上以形成孔隙。之后,将遮罩810置于介电质750之上。遮罩810如硬遮罩或光罩。被曝光的遮罩810区域与导体760对齐。被曝光的遮罩810区域之后被蚀刻至导体760,以形成存储器单元700的孔隙。
图8C为根据本发明的第四实施方案、使用硫属元素化物存储器单元700的下电极730、硫属元素化物层720及上电极710的侧壁应用步骤的剖面图。在此步骤中,下电极730沉积在遮罩810之上,且覆盖遮罩810的侧壁及产生存储器单元700的孔隙中锥形洞的介电质750。下电极730的导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。
之后,沉积硫属元素化物层720的硫属元素化物材料在下电极730的顶部。在存储器单元700的孔隙中,硫属元素化物层720覆盖下电极730所形成的孔洞且为锥形,并与下电极730相邻。
最后,上电极710的第二导电材料沉积于硫属元素化物层720的顶部。上电极710的第二导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。上电极710的第二导电材料基本填充孔洞,该孔洞由存储器单元700的孔隙中硫属元素化物层720形成。因此,上电极710为锥形,与硫属元素化物层720相邻。
通过从下电极730、硫属元素化物层720及上电极710移除遮罩810及剩余的材料,使存储器单元700如图7所示的形状放置。
最后,以沉积层间介电质770将存储器单元700与其他存储器单元隔离,如图7所示。介电质770被部分移除至上电极710的高度。介电质770如二氧化硅或氮化硅,但不限于二氧化硅或氮化硅。
图9为根据本发明的第五实施方案、使用硫属元素化物存储器单元900的剖面图,其中锥形洞通过侧壁应用形成于下电极730中,且介电材料、硫属元素化物材料及上电极710沉积在孔洞中,以减少存储器单元900的有效电接触区域,且防止不希望的电流路径。此锥形的孔洞是锥形的,使得孔洞的剖面区域从孔洞的开口至孔洞另一端的单点均匀地减少。该孔洞可以包含但不限于基本相似于圆锥体或角锥体。存储器单元900包含上电极710、介电层910、硫属元素化物层720及下电极730。存储器单元900通过层间介电质750、层间介电质740及层间介电质770与其他存储器单元隔离。存储器单元900通过导体760而与其他电路连接。
沉积下电极730的导电材料在遮罩及介电质750的侧壁之上,以在下电极730中产生锥形的孔洞。之后,在下电极730形成的孔洞中沉积介电层910、硫属元素化物层720及上电极710,产生锥形的上电极710,且由硫属元素化物层720覆盖。沉积介电层910及硫属元素化物层720的厚度基本相同,因此,也是锥形的。如图7的存储器单元700,锥形的上电极710的顶部具有最高的电流密度,且此电流密度应用于硫属元素化物层720的顶部。锥形的上电极710也将此电流密度应用至介电层910的顶部。硫属元素化物层720的″丝状部″在硫属元素化物层720的顶部减少。因此,存储器单元900的有效电接触区域在硫属元素化物层720的顶部减少。介电层910用于防止从下电极730至上电极710的不希望的电流路径或串音讯号。
存储器单元900的有效电接触区域在硫属元素化物层720的顶部减少,使得存储器单元900的驱动电流降低。减少存储器单元900的有效电接触区域也表示存储器单元900的电性能受微影制程限制的影响较小。
图8A及图8B显示存储器单元900的电路连接层及孔隙形成步骤,如同图7所公开的存储器单元700。图10为根据本发明的第六实施方案、使用硫属元素化物存储器单元900的下电极730、介电层910、硫属元素化物层720及上电极710的侧壁应用步骤的剖面图。在此步骤中,下电极730的导电材料沉积在遮罩810之上,且覆盖遮罩810及产生存储器单元700的孔隙中锥形洞的介电质750。下电极730的导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。
介电层910的介电材料沉积在下电极730的顶部。在存储器单元900的孔隙中,介电层910覆盖下电极730所形成的孔洞且为锥形,并与下电极730相邻。
随后,硫属元素化物层720的硫属元素化物材料沉积在介电层910顶部。在存储器单元900的孔隙中,硫属元素化物层720覆盖介电层910所形成的孔洞且为锥形,与介电层910相邻。
最后,上电极710的第二导电材料沉积于硫属元素化物层720顶部。上电极710的第二导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。上电极710的第二导电材料基本填充孔洞,该孔洞由存储器单元700的孔隙中硫属元素化物层730形成。上电极710为锥形,与硫属元素化物层720相邻。
通过从下电极730、介电层910、硫属元素化物层720及上电极710移除遮罩810及剩余的材料,使存储器单元900如图9所示的形状放置。
最后,用沉积层间介电质770将存储器单元900与其他存储器单元隔离,如图9所示。介电质770被部分移除至上电极710的高度。介电质770如二氧化硅或氮化硅,但不限于二氧化硅或氮化硅。
图11为根据本发明的第七实施方案、使用硫属元素化物存储器单元1100的剖面图,其中锥形洞通过侧壁应用形成于下电极730中,且导电材料及上电极710沉积在孔洞中,以减少存储器单元1100的有效电接触区域,且防止不希望的电流路径。此锥形的孔洞是锥形的,使得孔洞的剖面区域从孔洞的开口至孔洞另一端的单点均匀地减少。该孔洞可以包含但不限于基本相似于圆锥体或角锥体。存储器单元1100包含上电极710、导电层1110、硫属元素化物层720及下电极730。存储器单元1100通过层间导电质750、层间导电质740及层间导电质770与其他存储器单元隔离。存储器单元1100通过导体760而与其他电路连接。
沉积下电极730的导电材料在遮罩及介电质750的侧壁之上,以在下电极730中产生锥形的孔洞。之后,沉积导电层1110、硫属元素化物层720及上电极710在下电极730形成的孔洞中,产生锥形的上电极710,且由硫属元素化物层720及导电层1110覆盖。沉积导电层1110及硫属元素化物层720的厚度基本相同,因此,也是锥形的。如图7的存储器单元700,锥形的上电极710的顶部具有最高的电流密度,且此电流密度应用于硫属元素化物层720的顶部。渐尖的上电极710也将此电流密度应用至导电层1110的顶部。硫属元素化物层720的″丝状部″在硫属元素化物层720的顶部减少。因此,存储器单元1100的有效电接触区域在硫属元素化物层720的顶部减少。
导电层1110用于防止从下电极730至上电极710的不希望的电流路径或串音讯号。导电层1110与下电极730的导电材料类型不同。举例来说,导电层1110为P型掺杂硅,而下电极730为N形掺杂硅。导电层1110及下电极730之后形成P-N接面,或二极体,且可防止从下电极730至上电极710的不希望的电流。
存储器单元1100的有效电接触区域在硫属元素化物层720的顶部减少,使得存储器单元1100的驱动电流降低。减少存储器单元1100的有效电接触区域也表示存储器单元1100的电性能受微影制程限制的影响较小。
图8A及图8B显示存储器单元900的电路连接层及孔隙形成步骤,如图7所公开的存储器单元700及图9所公开的存储器单元900。图12为根据本发明的第八实施方案、使用硫属元素化物存储器单元1100的下电极730、导电层1110、硫属元素化物层720及上电极710的侧壁应用步骤的剖面图。
在此步骤中,下电极730的导电材料沉积在遮罩810之上,且覆盖遮罩810及产生存储器单元700的孔隙中锥形洞的介电质750。下电极730的导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。
导电层1110的第二导电材料沉积在下电极730的顶部。在存储器单元1100的孔隙中,导电层1110覆盖下电极所形成的孔洞且为锥形,并与下电极730相邻。
之后,沉积硫属元素化物层720的硫属元素化物材料在导电层1110的顶部。在存储器单元1100的孔隙中,硫属元素化物层720覆盖导电层1110所形成的孔洞且为锥形,并与导电层1110相邻。
最后,上电极710的第三导电材料沉积在硫属元素化物层720的顶部。上电极710的第三导电材料包含但不限于金属、准金属、半导体、硅化金属或硅的化合物、合金或组合物。上电极710的第三导电材料基本填充孔洞,该孔洞由存储器单元1100的孔隙中硫属元素化物层730形成。因此,上电极710为锥形,并与硫属元素化物层720相邻。
通过从下电极730、导电层1110、硫属元素化物层720及上电极710移除遮罩810及剩余的材料,使存储器单元1100如图11所示的形状放置。
最后,以沉积层间介电质770将存储器单元1100与其他存储器单元隔离,如图11所示。介电质770被部分移除至上电极710的高度。介电质770如二氧化硅或氮化硅,但不限于二氧化硅或氮化硅。
本发明的系统及方法已在此公开,其可以有益地减少使用硫属元素化物存储器单元的接触区域且防止不希望的电流。
本发明的优选实施方案已公开如前,以供说明及描述,其并非意欲限制本发明为前述的形式,本领域技术人员应该可通过公开于此的实施方案而了解其不同的变化及修饰。本发明的范围由权利要求及其对等物所限定。
再者,为描述本发明的代表性实施方案,本说明书说明了本发明的方法和/或制备过程的特定顺序步骤,然而,此方法或制备过程并非依赖在此披露的特定顺序步骤,此方法或制备过程不应限定在所描述的特定顺序步骤中。本领域技术人员应当理解的是,其他顺序步骤也是可能的。因此,说明书中的特定顺序步骤不应为权利要求的范围限制。再者,针对本发明的方法和/或制备过程的权利要求的范围不应限定于其撰写的顺序步骤,且本领域技术人员可以轻易地了解顺序可能是有变化的,且仍落在本发明的精神及范围内。
本领域技术人员应当可将上述实施方案变化而不脱离其广泛的发明内容。因此,可以了解的是本发明并非限定在所披露的特定实施方案中,其意欲包含在由权利要求所界定的本发明的精神及范围内的修饰。

Claims (20)

1.一种硫属元素化物的存储器单元,其包含:
包含锥形洞的低电极,该锥形洞逐渐收敛至基本上单点的侧壁;
硫属元素化物层,在所述低电极的锥形洞中形成,且所述硫属元素化物层的第一边与低电极相邻;以及
高电极,在所述硫属元素化物层所形成的第二洞中形成,使得该高电极基本上填充所述的第二洞,且所述高电极与硫属元素化物层的第二边相邻。
2.权利要求1的存储器单元,其中所述锥形洞是渐尖的,使得该锥形洞的剖面区域从锥形洞的开口至锥形洞另一端的单点均匀地减少。
3.权利要求1的存储器单元,其中所述锥形洞包含基本上圆锥形和基本上角锥形的一种。
4.权利要求1的存储器单元,其中所述低电极包含金属、准金属、半导体、硅化金属、硅化合物、硅合金及硅的组合物中的一种或多种。
5.权利要求1的存储器单元,其中所述高电极包含金属、准金属、半导体、硅化金属、硅化合物、硅合金及硅的组合物中的一种或多种。
6.权利要求1的存储器单元,其还包含介电层,所述介电层在低电极的锥形洞中形成,该介电层的第一边与低电极相邻,该介电层的第二边与硫属元素化物层的第一边相邻。
7.权利要求1的存储器单元,其还包含导电层,所述导电层在该电极的锥形洞中形成,该导电层的第一边与低电极相邻,该导电层的第二边与硫属元素化物层的第一边相邻。
8.权利要求7的存储器单元,其中所述导电层包含p型掺杂材料,所述低电极包含n型掺杂材料,使得所述导电层与低电极形成p-n接面。
9.权利要求7的存储器单元,其中所述导电层包含n型掺杂材料,所述低电极包含p型掺杂材料,使得所述导电层与低电极形成p-n接面。
10.一种制备硫属元素化物存储器单元的方法,其包括:
图案化部分基材,以形成锥形洞,该锥形洞具有逐渐收敛至基本上单点时渐尖的侧壁;
导入有效元素至所述基材部分中,使该部分更具导电性,其中所述部分形成低电极;
在所述低电极的锥形洞中形成硫属元素化物层,所述硫属元素化物层的第一边与低电极相邻;以及
在硫属元素化物层所形成的第二洞中形成高电极,该高电极在所述第二洞中形成,使得所述高电极基本上填充第二洞,且该高电极与硫属元素化物层的第二边相邻。
11.权利要求9的存储器单元,其中所述低电极包含金属、准金属、半导体、硅化金属、硅化合物、硅合金及硅的组合物中的一种或多种。
12.权利要求9的存储器单元,其中所述高电极包含金属、准金属、半导体、硅化金属、硅化合物、硅合金及硅的组合物中的一种或多种。
13.权利要求9的存储器单元,其还包含介电层,所述介电层在低电极的锥形洞中形成,该介电层的第一边与低电极相邻,该介电层的第二边与硫属元素化物层的第一边相邻。
14.权利要求9的存储器单元,其还包含导电层,所述导电层在低电极的锥形洞中形成,该导电层的第一边与低电极相邻,该导电层的第二边与硫属元素化物层的第一边相邻。
15.权利要求9的存储器单元,其中所述导电层包含p型掺杂材料,所述低电极包含n型掺杂材料,使得所述导电层与低电极形成p-n接面。
16.一种制造硫属元素化物存储器单元的方法,其包括:
图案化部分介电质,以形成存储器单元的孔隙;
在所述介电质的侧壁上形成低电极,且在孔隙中形成锥形洞,该锥形洞具有逐渐收敛至基本上单点的渐尖的侧壁;
在所述锥形洞中形成硫属元素化物层,该硫属元素化物层的第一边与低电极相邻;以及
在该硫属元素化物层所形成的第二洞中形成高电极,该高电极形成在该第二洞中,使得该高电极基本上填充所述第二洞,且所述高电极与硫属元素化物层的第二边相邻。
17.权利要求15的存储器单元,其中所述高电极包含金属、准金属、半导体、硅化金属、硅化合物、硅合金及硅的组合物中的一种或多种。
18.权利要求15的存储器单元,其还包含介电层,所述介电层在所述低电极的渐尖凹处中形成,该介电层的第一边与低电极相邻,该介电层的第二边与硫属元素化物层的第一边相邻。
19.权利要求15的存储器单元,其还包含导电层,所述导电层在低电极的锥形洞中形成,该导电层的第一边与低电极相邻,该导电层的第二边与硫属元素化物层的第一边相邻。
20.权利要求19的存储器单元,其中所述导电层包含p型掺杂材料,所述低电极包含n型掺杂材料,使得所述导电层与低电极形成p-n接面。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100697282B1 (ko) * 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
US8237140B2 (en) 2005-06-17 2012-08-07 Macronix International Co., Ltd. Self-aligned, embedded phase change RAM
US7696503B2 (en) 2005-06-17 2010-04-13 Macronix International Co., Ltd. Multi-level memory cell having phase change element and asymmetrical thermal boundary
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7608848B2 (en) 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
US7732800B2 (en) 2006-05-30 2010-06-08 Macronix International Co., Ltd. Resistor random access memory cell with L-shaped electrode
US7772581B2 (en) * 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7795607B2 (en) * 2006-09-29 2010-09-14 Intel Corporation Current focusing memory architecture for use in electrical probe-based memory storage
US8766224B2 (en) 2006-10-03 2014-07-01 Hewlett-Packard Development Company, L.P. Electrically actuated switch
US8067762B2 (en) 2006-11-16 2011-11-29 Macronix International Co., Ltd. Resistance random access memory structure for enhanced retention
US8138028B2 (en) 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
US20080316793A1 (en) * 2007-06-22 2008-12-25 Jan Boris Philipp Integrated circuit including contact contacting bottom and sidewall of electrode
US9018615B2 (en) * 2007-08-03 2015-04-28 Macronix International Co., Ltd. Resistor random access memory structure having a defined small area of electrical contact
US8178386B2 (en) 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US8158965B2 (en) * 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
US8431921B2 (en) * 2009-01-13 2013-04-30 Hewlett-Packard Development Company, L.P. Memristor having a triangular shaped electrode
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8207593B2 (en) * 2009-07-28 2012-06-26 Hewlett-Packard Development Company, L.P. Memristor having a nanostructure in the switching material
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US9082954B2 (en) 2010-09-24 2015-07-14 Macronix International Co., Ltd. PCRAM with current flowing laterally relative to axis defined by electrodes
US8497182B2 (en) 2011-04-19 2013-07-30 Macronix International Co., Ltd. Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
US8981330B2 (en) 2012-07-16 2015-03-17 Macronix International Co., Ltd. Thermally-confined spacer PCM cells
US9431604B2 (en) * 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US8916414B2 (en) 2013-03-13 2014-12-23 Macronix International Co., Ltd. Method for making memory cell by melting phase change material in confined space
TWI549229B (zh) 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9793323B1 (en) 2016-07-11 2017-10-17 Macronix International Co., Ltd. Phase change memory with high endurance
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
JP2021048224A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 不揮発性記憶装置
JP2021129071A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296716A (en) 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5687112A (en) 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US5789277A (en) 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US6348365B1 (en) 2001-03-02 2002-02-19 Micron Technology, Inc. PCRAM cell manufacturing
US6545903B1 (en) 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6670628B2 (en) * 2002-04-04 2003-12-30 Hewlett-Packard Company, L.P. Low heat loss and small contact area composite electrode for a phase change media memory device
US6864503B2 (en) 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
US7190048B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. Resistance variable memory device and method of fabrication
US7229883B2 (en) * 2005-02-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory device and method of manufacture thereof

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