CN1825567A - 记忆晶胞电容与逻辑元件的整合制造方法及其结构 - Google Patents

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Abstract

本发明是有关于一种记忆晶胞电容与逻辑元件的整合制造方法及其结构。在本方法中，形成第一导电层与第二导电层分别位于半导体基材上的逻辑区与记忆晶胞区中。形成第一光阻层覆盖逻辑区，并暴露邻接在记忆晶胞区中的第二导电层的内金属介电层。蚀刻移除内金属介电层的暴露部分，以形成一开口邻接于第二导电层。形成电容介电层在上述开口的数个内壁上，以建构金属－绝缘－金属(MIM)电容。在本发明的半导体元件中包括：一逻辑元件，位于一基材上；以及一记忆晶胞，位于该基材上，其中该记忆晶胞具有至少一晶体管元件。该半导体元件所具有逻辑元件与记忆晶胞，而可改善传统电容制程中的高深宽比的问题。

Description

记忆晶胞电容与逻辑元件的整合制造方法及其结构
技术领域
本发明涉及一种记忆体设计，特别是涉及一种利用制作记忆晶胞与逻辑元件的制程的改良式记忆体设计。
背景技术
半导体动态随机存取记忆体(DRAM)的设计为许多集成电路(IC)工业的科技驱动力。源自于DRAM的许多结构与制程受到广泛地应用。DRAM构件将一位元的资料储存在电容中，其中此电容的存取是通过金属氧化物半导体场效晶体管(MOSFET)，而MOSFET的开关则是通过字元线来加以控制。MOSFET可从位元线获得一位元的资料。当字元线开启MOSFET时，通过位元线可读取储存在电容的资料。
对面积效率以及DRAM晶片的成本而言，半导体晶片上的电路布局与电容的设计相当重要的决定因素。在半导体结构中，DRAM的电容一般为埋入式或堆叠式。埋入式电容通常设置在半导体基材的沟渠中。沟渠愈深，垂直表面的面积就愈大，如此可获得较大的电容值。然而，这样的电容结构仍需要相当大的晶片面积。堆叠式电容可为多晶硅或金属一绝缘一金属(MIM)。MIM电容是埋设在晶片的主动面上方的氧化层中。
位元线接触通过金属填充的接触介层窗而向下达晶片的主动面，并抵达两MOSFET的共同接触。当字元线打开两MOSFET中之一者时，位元线可对设置在此MOSFET的其他接触的电容写入一位元，或者可从此电容读取一位元。因此，位元线接触紧紧地设置在二电容之间，其中这些电容是建构在MOSFET接触之上。由于每一电容的上电极必须设有接触，因而会占据额外的空间。接触空间的需求会与大表面积的电容的需求相抵触，而大表面积的电容可产生较大的电容值。随着设计几何的缩减，接触对电容的重叠幅度的不足会导致较差的窗口状况，进而变成相当严重的问题。
可通过制作较高的堆叠式电容，来获得较大的电容值。在这样的设计中，通常包括众所皆知的冠状电容结构，为了成功覆盖住电容结构所形成的地形，绝缘层的厚度通常都相当厚。由于使用了相当厚的绝缘层，因此需要使用具有高深宽比(Aspect Ratio)的深介层窗。然而，这样的介层窗不仅难以制作，也难以填充金属。此外，由于一般利用无法与双重金属镶嵌制程及结构相容的制程与结构来建构堆叠式电极，因此制作这些电容时，需要额外的制程步骤、额外的制程、额外的记忆晶胞尺寸、额外光罩、以及因此而衍生的额外费用。
在传统的制作中，在逻辑区的接触介层窗的结构通常与在记忆晶胞区的接触介层窗的结构相同。在接触介层窗之上，双重金属镶嵌层的制作始于蚀刻终止层。既然双重金属镶嵌结构已使用在逻辑区中，因此亦可在记忆晶胞区中使用此一结构。
因此，在记忆体设计的技术中，亟需一种可整合逻辑元件与记忆晶胞的制作的改良制程，藉以改善传统技术中所存在的高深宽比问题，并降低热预算。
由此可见，上述现有的记忆晶胞电容与逻辑元件的制程及其结构在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决记忆晶胞电容与逻辑元件的制程及其结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆晶胞电容与逻辑元件的制程及其结构，便成了当前业界极需改进的目标。
有鉴于上述现有的记忆晶胞电容与逻辑元件的整合制造方法及其结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的记忆晶胞电容与逻辑元件的整合制造方法及其结构，能够改进一般现有的记忆晶胞电容与逻辑元件的制程及其结构，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的记忆晶胞电容与逻辑元件的结构存在的缺陷，而提供一种新型结构的记忆晶胞电容与逻辑元件的结构，所要解决的技术问题是使其提供一种记忆晶胞电容与逻辑元件的整合制造方法，可利用相容制程而同时制作逻辑区结构与记忆晶胞区结构，从而更加适于实用。
本发明的另一目的是在提供一种半导体元件，具有逻辑元件与记忆晶胞，而可改善传统电容制程中的高深宽比的问题。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆晶胞电容与逻辑元件的整合制造方法，至少包括：提供一半导体基材，其中该半导体基材具有一逻辑区以及一记忆晶胞区；形成一第一导电层以及一第二导电层分别位于该半导体基材上的该逻辑区与该记忆晶胞区中；形成一第一光阻层覆盖在该逻辑区，并暴露该第二导电层以及一内金属介电层的一邻近部分，其中该内金属介电层邻接于该第二导电层；蚀刻移除该内金属介电层暴露出的该邻近部分，以形成一开口邻接于该第二导电层；形成一电容介电层在该开口的复数个内壁上；以及形成一第三导电层在该开口中的该电容介电层上，其中该第三导电层、该电容介电层以及该第二导电层构成一电容。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的记忆晶胞电容与逻辑元件的整合制造方法，其中该第三导电层横向延伸在该第二导电层的一垂直边界外。
前述的记忆晶胞电容与逻辑元件的整合制造方法，其中形成该第一光阻层的步骤更至少包括：沉积一第一蚀刻终止层在该第一导电层与该第二导电层上；沉积一第一介电层在该第一蚀刻终止层上；沉积一第二蚀刻终止层在该第一介电层上；以及沉积一第二介电层在该第二蚀刻终止层上。
前述的记忆晶胞电容与逻辑元件的整合制造方法，其中在形成该第一光阻层的步骤前，更至少包括蚀刻穿过该第二介电层、该第二蚀刻终止层、该第一介电层以及该第一蚀刻终止层，以形成一第一介层窗暴露出该第一导电层、以及一第二介层窗暴露出该第二导电层，其中该第二介层窗实质对准该第二导电层。
前述的记忆晶胞电容与逻辑元件的整合制造方法，其中在形成该第一光阻层的步骤前，更至少包括：沉积一导电材料在该沟渠以及该第一介电层中，以形成一第四导电层；以及沉积一导电材料在该第二介层窗中，以形成一第五导电层。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体电容结构，至少包括：一基材，其中该基材具有一主动区；一第一电容电极，具有一第一导电层位于该主动区上并与该主动区连接、以及一第二导电层形成在该第一导电层上，其中该第二导电层与该第一导电层电性耦合；一电容介电层形成在该第二导电层的一侧壁上；以及一第二电容电极形成在该电容介电层上并延伸在该第一导电层的一垂直边界外，藉以在形成该第一电容电极的步骤期间改善一深宽比。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体电容结构，其中所述的第一电容电极至少包括一内连线结构，以连接该第一导电层与该第二导电层。
前述的半导体电容结构，其中所述的第一电容电极至少包括一第一阻障层形成在该第二导电层与该电容介电层之间以及该第二导电层与该第一导电层之间。
前述的半导体电容结构，其中更至少包括至少一内金属介电层环绕该第一电容电极以及该第二电容电极。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，至少包括：一逻辑元件，位于一基材上；以及一记忆晶胞，位于该基材上，其中该记忆晶胞具有至少一晶体管元件，且该记忆晶胞至少包括：一第一电容电极，其中该第一电容电极具有一第一导电层连接至该晶体管元件、以及一第二导电层形成在该第一导电层上，且该第二导电层与该第一导电层电性耦合；一电容介电层，形成在该第二导电层的一侧壁上；以及一第二电容电极，形成在该电容介电层上，并延伸在该第一导电层的一垂直边界外，藉以在形成该第一电容电极的步骤期间改善一深宽比。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
本发明揭露一种记忆晶胞电容与逻辑元件的整合制造制程。根据此制程，先提供具有逻辑区与记忆晶胞区的半导体基材。形成第一导电层与第二导电层分别位于半导体基材上的逻辑区与记忆晶胞区中。形成第一光阻层覆盖上述的逻辑区，并暴露第二导电层以及内金属介电层的邻近部分，其中内金属介电层邻接于第二导电层。蚀刻移除内金属介电层的暴露出的邻近部分，以形成一开口邻接于第二导电层。形成电容介电层在上述开口的数个内壁上。形成第三导电层在上述开口中的电容介电层上，其中第三导电层、电容介电层以及第二导电层构成一电容。
借由上述技术方案，本发明记忆晶胞电容与逻辑元件的整合制造方法及其结构至少具有下列优点：
本发明一种记忆晶胞电容与逻辑元件的整合制造方法，可利用相容制程而同时制作逻辑区结构与记忆晶胞区结构。且具有逻辑元件与记忆晶胞，而可改善传统电容制程中的高深宽比的问题。
综上所述，本发明特殊的记忆晶胞电容与逻辑元件的整合制造方法及其结构，其具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的记忆晶胞电容与逻辑元件的结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A至图1M绘示依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的合并制程剖面图。
图2A与图2B绘示依照本发明第二较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的合并制程剖面图。
图3绘示依照本发明第三较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的合并剖面图。
图4绘示依照本发明第四较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的合并剖面图。
图5A至图5C绘示依照本发明第五较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的合并制程剖面图。
图6绘示依照本发明第六较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的合并剖面图。
100：剖面                                102：浅沟渠隔离
104：半导体基材                          106：闸极氧化层
108：多晶硅闸极                          110：多晶硅内连线
112：多晶硅闸极                          114：多晶硅闸极
116：多晶硅闸极线                        118：多晶硅闸极线
120：多晶硅闸极线                        122：多晶硅闸极线
124：低掺杂汲极/源极                     126：侧壁间隙壁
128：正掺杂                              130：源极/汲极接触
132：剖面                                134：接触介层窗
136：接触介层窗                          138：接触介层窗
140：接触介层窗                          142：金属硅化物接触
144：金属硅化物接触                      146：金属硅化物接触
148：金属硅化物接触                      150：剖面
152：蚀刻终止层                          154：剖面
156：开口                                158：开口
160：开口                                162：阻障层
164：导电层                              166：剖面
168：蚀刻终止层                          170：蚀刻终止层
172：蚀刻终止层                          174：剖面
176：介层窗开口                          178：介层窗开口
180：介层窗开口                          181：剖面
182：沟渠开口                            183：光阻层
184：剖面                                185：沟渠开口图案
186：剖面                                187：阻障层
188：导电层                               189：剖面
190：光阻层                               191：图案化开口
192：剖面                                 193：剖面
194：介电层                               195：导电层
196：剖面                                 197：导电层
200：剖面                                 202：导电阻障层
204：上表面                               206：介电层
208：导电层                               210：剖面
212：导电材料                             300：剖面
302：蚀刻终止层                           304：沟渠
306：下电极                               308：下电极
310：上电极                               400：剖面
500：剖面                                 502：表面区域
504：导电层                               506：剖面
508：介电层                               510：导电层
512：剖面                                 514：导电层
600：剖面                                 M1：金属层
M2：金属层                                M3：金属层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆晶胞电容与逻辑元件的整合制造方法及其结构其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。
在本发明的每一实施例中，储存电容埋设在一或多个介电层中。在集成电路的记忆晶胞区中，完成上述目的所需的制程步骤，与同一集成电路中逻辑区的绕线金属化时，埋设金属填充的介层窗与横跨的沟渠所需的制程步骤相同。此双重镶嵌金属化制程中相同且可相容的制程步骤可应用在这两个区域上。可在所选择的许多介电层的任何一层中形成金属内连线。如此有助于改善传统电容制造过程中常遇到的高深宽比问题。
请参阅图1A所示，合并的剖面100图示在后续制程中将使用的预设结构。此预设结构在传统金属氧化物半导体场效晶体管晶片的制造中通常已为众所皆知。如图1A中，所绘示的逻辑区与记忆晶胞区制作在同一集成电路晶片上。在半导体基材104中的浅沟渠隔离(STI)102将主要元件予以隔离。在逻辑区中逻辑晶体管的多晶硅闸极108与多晶硅内连线110、以及在记忆晶胞区中晶体管的多晶硅闸极112与114中的多晶硅，覆盖在成长的闸极氧化层106上，其中记忆晶胞区中的晶体管可转变为记忆晶胞区的字元线上的记忆元件。多晶硅闸极线116、118、120与122通过字元线，其中这些字元线为位于记忆阵列的附近区域中的晶体管闸极。进行植入与扩散，以形成低掺杂汲极/源极(LDD)124。接下来，形成侧壁间隙壁126。将正掺杂(Plus Doping)128植入并扩散至源极/汲极接触130。
请参阅图1B所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一个阶段的合并剖面132。沉积金属硅化层在图1A的预设结构上，并使此金属硅化层与多晶硅闸极108、112及114、多晶硅内连线110、多晶硅闸极线116、118、120及122、以及正掺杂的源极/汲极接触130进行合金化。在正掺杂接触中的金属硅化物会产生自我对准金属硅化物接触，此一程序称金属硅化。沉积介电层，即第一介电层，在所有的主动与埋设结构上。接下来，利用例如化学机械研磨(CMP)技术平坦化第一介电层。接着，利用微影与干蚀刻技术，在第一介电层中形成接触介层窗134、136、138与140。接触介层窗134可使金属化与多晶硅闸极108的源极或汲极中的金属硅化物接触142连接。接触介层窗136可使金属化从将制成的电容连接至金属硅化物接触144，其中金属硅化物接触144为多晶硅闸极112的源极或汲极。接触介层窗138可使金属化从位元线连接至金属硅化物接触146，其中金属硅化物接触146为多晶硅闸极112与114的源极/汲极。接触介层窗140可使金属化从将制成的电容连接至金属硅化物接触148。根据字元线的控制，多晶硅闸极112可连接将制成的电容与位元线。根据字元线的控制，多晶硅闸极114可连接将制成的电容与位元线。
请参阅图1C所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面150。将导电材料，例如钨，填入接触介层窗134、136、138与140中。利用化学机械研磨或回蚀刻制程移除并平坦化过量的钨，直至第一介电层的表面为止。接着，在第一介电层的表面与导电材料的表面上沉积蚀刻终止层152，例如氮化硅(Si3N4)层。
请参阅图1D所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面154。待另一介电层，即第二介电层，沉积后进行单镶嵌金属化制程。
首先，利用微影与干蚀刻技术在第二介电层中形成开口156、158与160。将这些开口蚀刻穿过蚀刻终止层152，以暴露出接触介层窗134、136、138与140中的钨插塞。沉积导电的阻障层162，以使第二介电层与后续形成的主导电层保持分离。阻障层162亦可维持钨插塞与后续形成的主导电层之间的电性连续。阻障层162可包含氮化钽(TaN)、氮化钛(TiN)、钽(Ta)、钛(Ti)、氮硅化钽(TaSiN)、钛钨合金(TiW)、镍铬合金(NiCr)、氮化钼(MoN)、钌(Ru)、氮化钨(WN)、氮硅化钨(WSiN)或上述材料的组合。接下来，通常先沉积导电层的薄晶种层。接着，电镀导电层164，例如铜、铜合金、铝、铝合金、钨、金属氮化物或上述材料的组合，的主要厚度。再平坦化且移除导电层164与阻障层162，直至第二介电层的表面为止。如此一来，可对后续形成的内连线建立全宽基脚(Full-width Footing)，进而可提供足够的金属来防止未来进行的深介层窗蚀刻步骤所造成的任何损害。而且，亦有助于改善后续形成的内连线的深宽比。
请参阅图1E所示，绘示出依照本发明第一较佳实施例，在同时建构的集成电路的逻辑区与记忆晶胞区中形成内金属介电层的另一阶段的合并剖面166。沉积蚀刻终止层168，例如氮化硅层。再沉积另一介电层，即第三介电层。接下来，沉积另一蚀刻终止层170。接着，沉积另一介电层，即第四介电层。然后，沉积又一蚀刻终止层172。内金属介电层可包含氧化硅、介电常数小于3.5的低介电常数材料、或上述材料的组合。
请参阅图1F所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面174。在此阶段中，应用一个单或双镶嵌金属化制程。利用微影与蚀刻技术形成介层窗开口176、178与180穿过蚀刻终止层172、第四介电层、蚀刻终止层170、第三介电层以及蚀刻终止层168，直至先前所沉积的导电层164为止。
请参阅图1G所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面181。利用微影技术，而仅在逻辑区中形成一般的沟渠开口，例如位于光阻层183中的沟渠开口182。值得注意的一点是，记忆晶胞区仍完全为光阻层183所覆盖。经蚀刻且填满金属的沟渠将可在后续制程中，作为适当介层窗之间的内连线。
请参阅图1H所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面184。利用蚀刻技术形成从光阻转移而来的沟渠开口图案185，因而打开位在蚀刻终止层172与第四介电层中的区域。然而，蚀刻终止层170并未受到影响。如此一来，可在适当介层窗之间形成内连线，其中这些介层窗已仅开设在逻辑区的蚀刻终止层170、第三介电层以及蚀刻终止层168中。接着，移除光阻层。
请参阅图1I所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面186。沉积阻障层187在所有的沟渠开口图案185中，以及所有的介层窗开口176、178与180中。沉积导电的阻障层187，藉以使得第三介电层及第四介电层与后续形成的主导电层之间维持分离。阻障层187亦可维持埋设在第二介电层的金属层M1的导电层与后续形成的主导电层之间的电性连续。阻障层187可包含TaN、TiN、Ta、Ti、TaSiN、TiW、NiCr、MoN、Ru、WN、或WSiN。一般而言，先沉积后续形成的导电层的薄晶种层在阻障层187上，其中后续形成的导电层的材质例如为铜、铜合金、铝、铝合金、钨、金属氮化物或上述材料的组合。接着，电镀导电层188的主要厚度，而作为金属层M2。接下来，利用化学机械研磨制程平坦化且移除导电层188、阻障层187以及蚀刻终止层172(请参阅图1H)，直至第四介电层的表面为止。
至此制程的目前阶段，除了沟渠图案开口185以外，在集成电路的逻辑区以及记忆晶胞区中，所有的制程步骤与结构均具有相同的厚度且显示出相同的次序。记忆晶胞区的导电层188实质对准于其下方的接触介层窗136与140(请参见图1D)。
在下列制程步骤中，逻辑区与记忆晶胞区的处理方法将所有差异。然而，既然这些差异不会对任一区造成冲击，之后仍可继续同时建构。
请参阅图1J所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面189。利用微影技术，仅在记忆晶胞区中形成具有图案化开口191的光阻层190。此图案化开口191暴露出邻接于导电层188的第四介电层的邻近部分，其中移除第四介电层的邻近部分，以利制作金属一绝缘一金属电容的上电极。
请参阅图1K所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面192。利用蚀刻技术移除图1J中图案化开口191下方的第四介电层、蚀刻终止层170以及第三介电层，但不移除蚀刻终止层168。挑选围绕在导电层188周围的阻障层187的材质，使其可以抵抗此次蚀刻制程，而在蚀刻后仍可保留下来。此蚀刻制程暴露出阻障层187的垂直侧面，其中此阻障层覆盖在填充于图1I中先前制作的介层窗开口178与180内的导电材料上。如此一来，可提供电容的绝缘层更大的表面区域。
请参阅图1L所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面193。沉积电容介电层194在整个集成电路上。此介电层194与导电层188的上表面接触，且亦围绕阻障层187，而形成电容的中间绝缘层。适合的介电层材料的例子包括五氧化二钽(Ta2O5)、锆钛酸铅(PZT)、钛酸锶钡(BST)、二氧化铪(HfO2)、氧化铝(Al2O3)、铝钛氧化物(AlTiOx)或上述材料的组合。沉积导电层195，以作为电容的上电极。适合的导电层材料的例子包括TaN、TiN、Ta、Ti、TaSiN、TiW、NiCr、MoN、Ru、WN、WSiN或上述材料的组合。
请参阅图1M所示，绘示出依照本发明第一较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的另一阶段的合并剖面196。沉积导电层197在导电层195上，而形成电容的上电极，其中导电层195位于蚀刻所形成的容积的表面上。利用化学机械研磨制程平坦化并移除导电层197、导电层195以及电容的介电层194，直至第四介电层的上表面、新沉积的导电层197的上表面以及导电层188的上表面为止。导电层188的上表面以及导电层197的上表面均可供进一步的内连线的连接用，其中导电层188在逻辑区中形成金属层M2，且在记忆晶胞区中形成电容的下电极，而导电层197则形成电容的上电极。上电极延伸在导电层164(请参见图1D)的垂直边界外。如此可在导电层188制作期间改善高深宽比的问题。
在本发明的第二实施例中，增加了一个额外特征。如图2A中，绘示出依照本发明第二较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面200。此阶段如同图1L所示，其中沉积介电层206以作为电容的中间绝缘层，并沉积导电层208以作为电容的上电极。然而，在图2A的阶段中，在介电层206与导电层208沉积前，先沉积第二导电阻障层202。第二导电阻障层202覆盖位在导电层197的垂直侧壁上的第一阻障层187，且亦覆盖导电层197的暴露上表面204。因此，在本实施例中，至少一导电阻障层202覆盖住导电层197的所有表面。故，导电层197与介电层206直接接触。
请参阅图2B所示，绘示出依照本发明第二较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面210。沉积导电材料212，例如铜，以覆盖所有的暴露表面。导电材料212填充在形成在第三介电层与第四介电层中的容积内，而成为电容的上电极。
请参阅图3所示，绘示出依照本发明第三较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面300。沉积第五介电层、蚀刻终止层302以及第六介电层在先前形成的蚀刻终止层172上。沉积导电材料在逻辑区的介层窗与沟渠304中以及记忆晶胞区中，其中此导电材料在逻辑区中用来作为金属层M3，在记忆晶胞区中则是用来作为电容的下电极306与308。这些下电极通过先前建构的导电层向下连接，而与晶体管联系。相似于第一与第二实施例，电容的上电极310的材质为导电材料，例如铜。在本第三实施例中，利用与第一及第二实施例相同的方法来建构电容，除了这些电容埋设在第五介电层与第六介电层中，以及通过金属层M2中的内连线结构与金属层M1的导线层连接以外。形成在金属层M2的内连线可为单金属镶嵌结构或双重金属镶嵌结构。
请参阅图4所示，绘示出依照本发明第四较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面400。在第四实施例中，将具有较大表面积的较高的电容埋设在第三至六介电层中。此实施例实质上为上述实施例的结合。
请参阅图5A所示，绘示出依照本发明第五较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面500。在第五实施例中，蚀刻步骤移除了介电层，而暴露出填充介层窗的导电层504的垂直侧壁表面区域502。此蚀刻步骤仅向下蚀刻目前沟渠阶段的氧化物，但不会蚀刻下方的蚀刻终止层，因而不会蚀刻目前介层窗阶段的氧化物。在本例子所示，蚀刻移除第四介电层，但并未蚀刻第三介电层。如此将会限制作为电容的中间介质的可用表面区域。
请参阅图5B所示，绘示出依照本发明第五较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面506。沉积电容的介电层508在整个集成电路上，其中此介电层508可作为电容的中间绝缘层。沉积导电层510在介电层508上，其中此导电层510可作为电容的上电极。由于这样的蚀刻深度相对较浅，故此一蚀刻制程是较为容易的制程。可了解的一点是，在一些应用中，较小的电容值已可符合需求。
请参阅图5C所示，绘示出依照本发明第五较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面512。沉积导电层514在蚀刻制程所形成的容积中。利用化学机械研磨制程平坦化并移除所沉积的材料。所形成的结构已准备好，而可供进一步的金属化层的制作。
请参阅图6所示，绘示出依照本发明第六较佳实施例，同时建构集成电路的逻辑区与记忆晶胞区的一阶段的合并剖面600。本实施例制作出与图5C相同的电容结构，但本实施例的电容结构埋设在上方的氧化层中，例如第五介电层与第六介电层，且通过金属层M2中的内连线结构而与金属层M1中的导线连接。
本发明的所有实施例利用相容制程而同时制作逻辑区结构与记忆晶胞区结构。
在本发明中，常应用在逻辑区的双重金属镶嵌结构，亦应用在记忆晶胞区中。当在逻辑区中蚀刻出介层窗与沟渠并在其中填入金属时，在记忆晶胞区中也同时蚀刻出数个介层窗与沟渠且在其中填入金属。然而，在记忆晶胞区中，所建构的垂直金属结构具有不同的用途。垂直金属结构的垂直侧面变成电容的绝缘层的表面区域。首先，特定的光罩使得围绕新的金属介层窗及/或沟渠的氧化物暴露在垂直干蚀刻下。当蚀刻的动作移除氧化层时，可显现出金属侧面区域，而可让精选的薄阻障及/或氧化层覆盖在其上，其中薄阻障及/或氧化层将作为电容的绝缘层。接下来，沉积新的金属层来填满所蚀刻的凹洞，其中金属层的材质一般为铜。利用化学机械研磨平坦化并移除新的绝缘与金属层。介于原来的下电极金属与最后的上电极金属之间的垂直侧面绝缘区域是决定电容的尺寸与电容值的区域。这样的电容结构可设置在数层双重镶嵌金属化的任一金属层中。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1、一种记忆晶胞电容与逻辑元件的整合制造方法，其特征在于至少包括：
提供一半导体基材，其中该半导体基材具有一逻辑区以及一记忆晶胞区；
形成一第一导电层以及一第二导电层分别位于该半导体基材上的该逻辑区与该记忆晶胞区中；
形成一第一光阻层覆盖在该逻辑区，并暴露该第二导电层以及一内金属介电层的一邻近部分，其中该内金属介电层邻接于该第二导电层；
蚀刻移除该内金属介电层暴露出的该邻近部分，以形成一开口邻接于该第二导电层；
形成一电容介电层在该开口的复数个内壁上；以及
形成一第三导电层在该开口中的该电容介电层上，其中该第三导电层、该电容介电层以及该第二导电层构成一电容。
2、根据权利要求1所述的记忆晶胞电容与逻辑元件的整合制造方法，其特征在于其中该第三导电层横向延伸在该第二导电层的一垂直边界外。
3、根据权利要求1所述的记忆晶胞电容与逻辑元件的整合制造方法，其特征在于其中形成该第一光阻层的步骤更至少包括：
沉积一第一蚀刻终止层在该第一导电层与该第二导电层上；
沉积一第一介电层在该第一蚀刻终止层上；
沉积一第二蚀刻终止层在该第一介电层上；以及
沉积一第二介电层在该第二蚀刻终止层上。
4、根据权利要求3所述的记忆晶胞电容与逻辑元件的整合制造方法，其特征在于其中在形成该第一光阻层的步骤前，更至少包括蚀刻穿过该第二介电层、该第二蚀刻终止层、该第一介电层以及该第一蚀刻终止层，以形成一第一介层窗暴露出该第一导电层、以及一第二介层窗暴露出该第二导电层，其中该第二介层窗实质对准该第二导电层。
5、根据权利要求1所述的记忆晶胞电容与逻辑元件的整合制造方法，其特征在于其中在形成该第一光阻层的步骤前，更至少包括：
沉积一导电材料在该沟渠以及该第一介电层中，以形成一第四导电层；以及
沉积一导电材料在该第二介层窗中，以形成一第五导电层。
6、一种半导体电容结构，其特征在于至少包括：
一基材，其中该基材具有一主动区；
一第一电容电极，具有一第一导电层位于该主动区上并与该主动区连接、以及一第二导电层形成在该第一导电层上，其中该第二导电层与该第一导电层电性耦合；
一电容介电层形成在该第二导电层的一侧壁上；以及
一第二电容电极形成在该电容介电层上并延伸在该第一导电层的一垂直边界外，藉以在形成该第一电容电极的步骤期间改善一深宽比。
7、根据权利要求6所述的半导体电容结构，其特征在于其中所述的第一电容电极至少包括一内连线结构，以连接该第一导电层与该第二导电层。
8、根据权利要求6所述的半导体电容结构，其特征在于其中所述的第一电容电极至少包括一第一阻障层形成在该第二导电层与该电容介电层之间以及该第二导电层与该第一导电层之间。
9、根据权利要求6所述的半导体电容结构，其特征在于更至少包括至少一内金属介电层环绕该第一电容电极以及该第二电容电极。
10、一种半导体元件，其特征在于至少包括：
一逻辑元件，位于一基材上；以及
一记忆晶胞，位于该基材上，其中该记忆晶胞具有至少一晶体管元件，且该记忆晶胞至少包括：
一第一电容电极，其中该第一电容电极具有一第一导电层连接至该晶体管元件、以及一第二导电层形成在该第一导电层上，且该第二导电层与该第一导电层电性耦合；
一电容介电层，形成在该第二导电层的一侧壁上；以及
一第二电容电极，形成在该电容介电层上，并延伸在该第一导电层的一垂直边界外，藉以在形成该第一电容电极的步骤期间改善一深宽比。
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