CN1269216C - 半导体存储器件及其制造方法 - Google Patents

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CN1269216C CNB018217338A CN01821733A CN1269216C CN 1269216 C CN1269216 C CN 1269216C CN B018217338 A CNB018217338 A CN B018217338A CN 01821733 A CN01821733 A CN 01821733A CN 1269216 C CN1269216 C CN 1269216C
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Abstract

本发明提供一种半导体存储器件及其制造方法，它可避免因上部电极露出所导致的电容绝缘膜的特性降低。本发明在半导体存储器件的动态随机存取存储体(DRAM)存储单元中，第一层间绝缘膜上，设置有连接至位元线插塞的位元线，以及局部布线。而遍及于金属掩膜、上部势垒金属、铂(Pt)膜(铂膜)以及钛酸锶钡(BST)膜的侧面，设置有包含氧化铝钛膜(TiAlN)的导体侧壁。构成上部电极的铂(Pt)膜上未设置接点，而透过导体侧壁、虚设下部电极、虚设单元插塞以及局部布线，使上部电极连接至上层布线(铜布线)。由于铂(Pt)膜未曝露在还原性气体中，故可防止电容绝缘膜的特性降低。

Description

半导体存储器件及其制造方法
                        技术领域
本发明是有关半导体存储器件及其制造方法的，尤其是有关采用高介电质膜及强介电质膜的存储单元结构。
                        背景技术
近年来，为配合多媒体器件所要求的大存储电容与高速资料传送速度，在高性能逻辑电路中混载DRAM的DRAM混载制造过程业已实用化。
然而，以往的DRAM制造过程，在形成电容器的电容绝缘膜以构成存储电容部分时，必须进行高温热处理，因而使高性能逻辑电路中，产生晶体管的杂质扩散层的杂质浓度分布恶化等不良情形。此外，对于DRAM及铁磁性随机存取存储体(FeRAM)等存储体单体制造过程而言，在求得存储单元晶体管微型化的基础上，最好的是尽可能地避免进行高温热处理。
因此，开发双端子二极体型(MIM，Metal·Insulator-Metal)电容器，其中采用可在低温下形成，且可实现存储单元尺寸微型化的高介电质膜，作为存储电容部分的电容介电质膜，已是势在必行。这个强介电质膜，是具有BST膜{(BaSr)TiO3膜}等钛钙矿结构的介电质膜。另一方面，至于构成此双端子二极体型(MIM)电容器的金属电极的材料，一般较看好耐氧化性强的铂(Pt)。此外，SBT膜(SrBi2Ta2O9膜)及BTO膜(Bi4Ti3O12膜)等具有钛钙矿结构的介电质膜，亦常被采用作强介电质膜。
(发明所要解决的课题)
美中不足的是，以往构成存储电容部分的双端子二极体型(MIM)电容器，具有下列不良情形：
首先，由于在电容绝缘膜上所设的铂(Pt)电极(上部电极)上，形成直接接触孔，则形成接触插塞时的还原性气体等，将可能对电容性的特性产生不良影响。这是由于介电质膜一般多为氧化物，故会在还原性气体中，产生介电质膜中的氧损耗等问题，尤其当电容绝缘膜为高介电质膜或强介电质膜时，发生氧损耗的可能性越高，特别是具有钛钙矿结构的介电质膜，会因氧损耗而出现明显的特性降低。
其次，以往制造的DRAM等元件中未使用铂(Pt)电极，现在欲在新式材料的铂(Pt)电极上形成接点，其工序难以共用原有的设备，必须采用专门设备，例如在层间绝缘膜上开口，形成通到铂(Pt)电极的接触孔时，铂(Pt)电极露出在外，故溅镀时会溅射铂(Pt)，使铂(Pt)附着到腔室壁面及腔室内的部件等处，在此情况下如继续使用此腔室，铂(Pt)便会入侵晶体管的活性部分等处，而有导致晶体管动作不良的忧虑。
                        发明内容
本发明的目的，在于提供一种双端子二极体型(MIM)晶体管特性优良的半导体存储器件及其制造方法，其所采用的方法是，设置一布线层使其间接连接至电容绝缘膜上包含铂(Pt)等的上部电极，而非直接连接至这个上部电极。
此外，提供一种无需使用专门设备，而可降低制造成本的半导体存储器件及其制造方法，亦为本发明的目的之一。
(解决课题的方法)
本发明的半导体存储器件是设置在半导体衬底上的绝缘层上的，其包括：存储电容部分，其中包含下部电极、上部电极以及介于下部电极与上部电极之间的电容绝缘膜；电容绝缘膜延长部分以及上部电极延长部分，其分别对上述存储电容部分的电容绝缘膜和上部电极延长而设置；虚设(du-mmy)导体部件，其包含位在上述上部电极延长部分以及上述电容绝缘膜延长部分的下方部分而设置的；导体侧壁，其遍及设置在上述上部电极延长部分以及上述电容绝缘膜延长部分的侧面，并连接至上述虚设导体部件；及上层布线，其电性连接上述虚设导体部件。
在此结构下，由于上层布线不会直接连接至上部电极，所以即使上部电极是由铂(Pt)膜等材料构成时，电容绝缘膜亦不会曝露在还原性气体环境中，故可防止电容绝缘膜的特性降低。
由使上述导体侧壁，整个覆盖在上述上部电极延长部分以及电容绝缘延长部分的侧面全周面，可确实抑制还原性气体入侵电容绝缘膜。
上述虚设导体部件是下部电极，其由上述下部电极相同的导体膜所形成，而上述导体侧壁，最好的是使上述上部电极延长部分与上述虚设下部电极相互连接。
还包括：位线，其隔着上述绝缘层而形成在上述存储体电容部分的下方；局部布线，其由上述位线相同的导体膜所形成；及导体插塞，其贯穿上述绝缘层，而使虚设下部电极及上述局部布线相连接，即可利用位线用的导体膜，制造出适用在位线下置型的存储体结构。
还包括：元件隔离用绝缘膜，其设置在上述绝缘层下方的半导体衬底上；存储单元晶体管，其设置在由上述半导体衬底的上述元件隔离用绝缘膜所包围的部分，且具有栅极电极和杂质扩散层，该杂质扩散层是设置在上述半导体衬底中的上述栅极电极两侧；局部布线，其设置在上述元件隔离用绝缘膜上，并由上述栅极电极相同的导体膜所形成；及导体插塞，其贯穿上述层间绝缘膜而连接至上述局部布线，即可利用栅极电极用的导体膜(多晶硅膜等)，制造出位线下置型存储体与位线上置型存储体等两者皆适用的结构。
还包括：存储单元晶体管，其设置在上述半导体衬底，且具有栅极电极和杂质扩散层，该杂质扩散层是设置在上述半导体衬底中的上述栅极电极的两侧；局部布线，其与上述半导体衬底的上述杂质扩散层隔离设置，由另一层杂质扩散层所形成；及导体插塞，其贯穿上述绝缘膜而连接至上述局部布线，即可利用形成源极、漏极部分的制造流程，制造出位线下置型存储体与位线上置型存储体等两者皆适用的结构。
由上述虚设导体部件是为局部布线，且该局部布线是包含埋设上述绝缘层上所设沟渠的导体膜，可制造出位线下置型存储体与位线上置型存储体等两者皆适用的结构。
上述虚设导体部件是为虚设下部电极，其由上述下部电极相同的导体膜所形成，而上述导体侧壁是接至上述上部电极延长部分与上述虚设下部电极，由上述上层布线接至上述虚设下部电极，可在较为单纯的结构下，制造出位线下置型存储体与位线上置型存储体等两者皆适用的结构。
由上述存储电容部分中，具有筒状的下部电极、电容绝缘膜以及上部电极，可制造出存储单元配置密度较高的半导体存储器件。
本发明的半导体存储器件的制造方法，是为制造一种半导体存储器件的制造方法，其具有：存储电容部分，其中包含下部电极、上部电极以及介于下部电极与上部电极的间的电容绝缘膜；以及上层布线，其电性连接至上述存储电容部分的上部电极；并包括下列工序：工序(a)，其在半导体衬底上的绝缘层上形成第一导体膜后，使第一导体膜图案化，而在相互隔离的位置，形成下部电极与虚设下部电极；工序(b)，其形成介电质膜，用以覆盖上述下部电极以及上述虚设下部电极；工序(c)，其形成第二导体膜，用以覆盖上述介电质膜；工序(d)，其在上述第二导体膜上，形成蚀刻掩膜，用以覆盖所述第二导体膜的一部分；工序(e)，其将上述第二导体膜、上述介电质膜以及上述虚设用膜予以图案化，以由上述介电质膜，形成上述电容绝缘膜及电容绝缘膜延长部分，由上述第二导体膜，形成上述上部电极以及上部电极延长部分，由上述虚设用膜形成虚设下部电极；以及工序(f)，其在上述工序(e)的后，在衬底上堆积第三导体膜后，利用各异向性蚀刻法回蚀第三导体膜，形成导体侧壁，以覆盖上述介电质膜及虚设下部电极的侧端面中露出在外的部分。
根据此方法，在工序(a)中，使虚设下部电极与存储电容部分的下部电极同时形成，之后再在工序(f)中，使下部电极与虚设下部电极透过导体侧壁，形成互相连接的结构。并且，工序(a)至(f)的间，无需比以往的制造过程多增设一道光刻工序，故在单纯的工序中，即可避免电容绝缘膜的特性降低。
在上述工序(d)中，由形成金属掩膜作为上述蚀刻掩膜之用，可望提升工序(e)的图案化精确度。
在上述工序(a)之前，还包含：在上述绝缘层上形成阶差用绝缘膜的工序，以及在上述阶差用绝缘膜上，形成其中形成有上述存储电容部分的第一开口部以及其中形成有上述虚设下部电极的第二开口部的工序，而在上述工序(a)中，在上述第一开口部的侧面及底面上形成上述下部电极，在上述第二开口部的侧面及底面上形成上述虚设下部电极，再由上述工序(d)中形成上述蚀刻掩膜，仅覆盖部分的上述第二开口部分，即可制造出存储单元呈高密度配置的半导体存储器件。
                        附图说明
图1(a)、(b)是分别依序表示本发明的第一种实施方式中，半导体存储器件中的存储体部分的部分构造断面图，以及上部电极、导体侧壁结构的平面图。
图2(a)～(c)是为本发明的第一种实施方式中，半导体存储器件的制造工序断面图。
图3是为本发明的第二种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
图4是为本发明的第三种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
图5是为本发明的第四种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
图6是为本发明的第五种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
图7(a)～(c)是为本发明的第五种实施方式中，半导体存储器件的制造工序断面图。
图8是为本发明的第六种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
图9(a)～(c)是为本发明的第六种实施方式中，半导体存储器件的制造工序断面图。
(符号说明)
10    半导体衬底              14    栅极氧化膜
11    元件隔离绝缘膜          15    栅极电极
12    栅极电极                16    氧化膜侧壁
13    源极部分                18    第一层间绝缘膜
20a    下层存储单元插塞            33b    虚设下部电极
20b    位线插塞                    34a    电容绝缘膜
21a    位线                        34b    电容绝缘膜延长部分
21b    局部布线                    35a    上部电极
22     第二层间绝缘膜              35b    上部电极延长部分
30a    上层存储单元插塞            36     上部势垒金属
30b    虚设单元插塞                37     金属掩膜
30c    布线插塞位线                40     导体侧壁
32a    下部势垒金属                41     第三层间绝缘膜
32b    虚设势垒金属                42     铜布线
33a    下部电极
                      具体实施方式
本实施方式中，是以适用于所谓的位线下置型DRAM存储单元结构，亦即将位线设置在存储电容部分下方的结构为例，说明本发明。
(第一种实施方式)
图1(a)、(b)是分别依序表示本发明的第一种实施方式中，半导体存储器件中的存储体部分的部分构造断面图，以及上部电极、导体侧壁结构的平面图。图2(a)～(c)是为本实施方式中，半导体存储器件的制造工序断面图。以下即针对本实施方式中，半导体存储器件的结构与制造方法，依序进行说明。本实施方式在此所示的各图式中，仅绘示出存储体部分的结构，然本实施方式的半导体存储器件，是为图式未绘出的逻辑电路中设有逻辑电路元件的混载型器件。其中，由于逻辑电路元件的结构本身，与本发明的本质并无直接关系，故予以省略图示。
—存储单元的结构—
如图1(a)所示，本实施方式的半导体存储器件的DRAM存储单元中，其p型硅(Si)衬底10的表面部分，设置有包围活性部分的元件隔离用绝缘膜11，并分开设置有导入n型杂质后所形成的源极部分12与漏极部分13。而p型硅衬底10的中，介于源极部分12与漏极部分13的间的部分，是用作为通道部分的功能。此外，硅(Si)衬底10的活性部分上，在源极部分12与漏极部分13的间，设有包含氧化硅的栅极氧化膜14，栅极氧化膜14上设有包含多晶硅的栅极电极15(部分字元线)，栅极电极15的侧面上则设有氧化膜侧壁16。由上述源极部分12、漏极部分13、通道部分、栅极氧化膜14以及栅极电极15，共同形成存储单元晶体管TR。另外，图1(a)所示的断面中所表示的栅极电极15，虽非作为存储单元晶体管TR的栅极电极之用，但这些栅极电极在图1(a)以外的断面中，仍用作为存储单元晶体管的栅极功能。至于各个栅极电极15，是与纸面几乎呈垂直方向延伸，成为DRAM的字元线。
此外，硅(Si)衬底10上设有第一层间绝缘膜18，其包含硼磷硅玻璃(BPSG)，用以覆盖元件隔离用绝缘膜11、栅极电极15以及氧化膜侧壁16，并设置有下层存储单元插塞20a，其贯穿第一层间绝缘膜18而通到源极部分12的钨(W)；以及位线插塞20b，其贯穿第一层间绝缘膜18而通到漏极部分13。又在第一层间绝缘膜18上，还设置有位线21a，其延伸至位线插塞20b且包含钨/钛(W/Ti)沉积膜；以及局部布线21b，其包含与位线21a相同的钨/钛(W/Ti)沉积膜。此外，第一层间绝缘膜18上，设置有包含等离子体硅酸乙酯(TEOS)的第二层间绝缘膜22，并设置有上层存储单元插塞30a，其贯穿第二层间绝缘膜22而通到下层存储单元插塞20a；虚设单元插塞30b，其贯穿第二层间绝缘膜22而通到局部布线21b；以及布线插塞30c，其贯穿第二层间绝缘膜22而通到局部布线21b。
第二层间绝缘膜22上，还设置有：包含氮化钛铝(TiAlN)的下部势垒(barrei)金属32a，其上所形成的包含铂(Pt)的下部电极33a，包含氮化钛铝(TiAlN)的势垒金属32b，以及其上所形成的虚设下部电极33b。更进一步设置有：BST膜{(BaSr)TiO3膜}34，用以覆盖第二层间绝缘膜22、下部电极33a以及虚设下部电极33b；铂(Pt)膜35，用以覆盖BST膜34；上部势垒金属36，其包含覆盖铂(Pt)膜35的氮化钛铝(TiAlN)；以及金属掩膜37，其包含覆盖上部势垒金属36的二氧化硅(SiO2)。BST膜34中连接下部电极33a的部分为电容绝缘膜34a；BST膜34中连接虚设下部电极33b的部分为电容绝缘膜延长部分34b。此外，铂(Pt)膜35中相对于下部电极33a的部分为上部电极35a；铂(Pt)膜35中相对于虚设下部电极33b的部分为上部电极延长部分35b。由上述下部势垒金属32a及下部电极33a，构成DRAM存储单元的储存点SN。此外，由下部电极33a、电容绝缘膜34a及上部电极35a，构成存储电容部分MC。
而遍及于金属掩膜37、上部势垒金属36、铂膜(Pt膜)35以及钛酸锶钡(BST)膜34的侧面，设置有包含氧化铝钛膜(TiAlN)的导体侧壁40。此导体侧壁40如图1(b)所示，是包围住铂(Pt)膜35及BST膜36的整个全周面，尤其在虚设下部电极33b所在部位中，导体侧壁40是设在上部势垒金属36、上部电极延长部分35b、电容绝缘膜延长部分34b、虚设下部电极33b以及虚设势垒金属32b的各部侧面上。亦即，导体侧壁40是与上部电极延长部分35b和虚设下部电极33b(虚设势垒金属32b)，互相电性连接。
此外，第二层间绝缘膜22及金属掩膜37上，进一步设有包含等离子体TEOS的第三层间绝缘膜41，而第三层间绝缘膜41中，埋设有接至布线插塞30c的铜(Cu)布线42。
亦即，图1(a)、(b)所示的结构中，是具有：有效存储单元部分Rec，其包含存储电容部分MC、储存点NC及存储单元晶体管TR等；以及虚设单元部分Rdc，其包含虚设下部电极33b、电容绝缘膜延长部分34b、上部电极延长部分35b及虚设单元插塞30b等。
本实施方式的特征在于：未设置插塞以接至上部电极35a或上部电极延长部分35b(上部势垒金属36)，而透过导体侧壁40、虚设下部电极33b、虚设单元插塞30以及局部布线21b，使上部电极35a连接至上层布线{铜(Cu)布线42}。
如图1(b)所示，构成上部电极35a的铂(Pt)膜35(上部势垒金属36)是为数个存储单元所共有，且铂(Pt)膜35的下方设有数个下部电极33a(下部势垒金属32a)，以及一个虚设下部电极33b(虚设势垒金属32b)。虚设下部电极33b(虚设势垒金属32b)可在铂(Pt)膜35下方设置复数个，如将虚设下部电极33b(虚设势垒金属32b)设在铂(Pt)膜35任何一部分的下方，则可使上部电极35a与虚设下部电极33b呈电性连接。
根据本实施方式，因其中不具有插塞来连接构成上部电极的铂(Pt)膜35(上部势垒金属36)，故无需形成接触孔以便于第三层间绝缘膜41及金属掩膜37中埋设插塞，因此如同以往的结构，在干式蚀刻(等离子体蚀刻)工序中形成上部电极的接触孔时，构成上部电极的铂(Pt)膜将不会露出在外。换而言之，铂(Pt)膜若在露出状态下受曝于还原性气体中，恐怕将使含有BST等的电容绝缘膜(尤其高介电质膜)产生氧损耗。在此，即使如本实施方式所述在铂(Pt)膜上设置包含氮化钛铝(TiAlN)的上部势垒金属，然而考虑到上部势垒金属层很薄，且接触孔的蚀刻是采用一般的过分蚀刻(Over Etching)，很可能使接触孔通到包含铂(Pt)的上部电极等因素，仍无法指望上部势垒金属对于电容绝缘膜的氧损耗防止作用。相对于此，以本实施方式而言，由于铂(Pt)膜35的上方并未形成接触孔，故可确实避免铂(Pt)膜曝露于还原性气体中而导致电容绝缘膜34a的氧损耗。
此外，在层间绝缘膜上开接触孔的工序中，并不会使铂(Pt)膜35露出在外，因此形成接触孔所需的蚀刻步骤，可同样在形成逻辑电路元件等制造过程所使用的器件(如腔室等)中进行。此外，包含铂(Pt)的下部电极33a、虚设下部电极33b，以及上部电极35a的形成步骤，是在铂(Pt)膜形成的专门设备中进行，因此完全没有污染逻辑电路元件形成器件的忧虑。
再者，例如存储体/逻辑混载器件的制造过程中，为省去光刻工序，最好是在逻辑电路元件的杂质扩散层上开接触孔时，一并进行铂(Pt)膜的接触孔开孔。上述情形若套用本实施方式，只要在包含钨/钛(W/Ti)沉积膜的局部布线21b上形成接触孔的同时，在逻辑电路元件的杂质扩散层上形成接触孔即可，故可避免铂(Pt)入侵到逻辑元件的杂质扩散层内而导致晶体管特性降低。
—存储单元的制造方法—
接着针对本实施方式中，半导体存储器件的存储单元制造工序，参照图2(a)～(c)进行说明。
图2(a)所示的工序，是进行下列处理：首先，在p型硅(Si)衬底10上，形成包围活性部分的元件隔离用绝缘膜11，并在活性部分中形成存储单元晶体管，该存储单元晶体管中包含源极部分12与漏极部分13、栅极氧化膜14、栅极电极15，以及氧化膜侧壁16。此存储单元晶体管的形成工序，是采用热氧化、多晶硅膜形成以及图案化、离子注入等过去技术，依据过去的步骤进行。
接着在存储单元晶体管上，堆积BPSG膜后，以退火及CMP(化学机械研磨)处理进行整平，形成第一层间绝缘膜18，再进一步形成接触孔，其贯穿第一层间绝缘膜18，并分别通到源极部分12和漏极部分13。然后，在接触孔内及第一层间绝缘膜18上方形成n型多晶硅膜后，经由CMP的整平处理，将多晶硅膜埋入各个接触孔，形成下层存储单元插塞20a及位线插塞20b。
接着，在第一层间绝缘膜18上堆积钨/钛(W/Ti)沉积膜后，以蚀刻将钨/钛(W/Ti)沉积膜图案化，形成连接位线插塞20b的位线21a，以及局部布线21b，该局部布线21b在此阶段尚未与其他零件连接，而呈独立状态。此时，在钨(W)膜图案化的时，是检测钛(Ti)膜表面是否已外露并判断钨(W)膜蚀刻结束时间；而当钛(Ti)膜图案化时，是以相对于包含多晶硅的第一存储单元插塞20a的高选择比为条件，进行蚀刻。
接着在衬底上堆积等离子体TEOS膜后，以CMP(化学机械研磨)法进行整平，形成第二层间绝缘膜22，再进一步形成接触孔，其贯穿第二层间绝缘膜22，并分别通到下层存储单元插塞20a和局部布线21b(两处)。接下来，在接触孔内形成钨/钛氮/钛(W/TiN/Ti)膜后，以CMP进行整平，将钨/钛氮/钛(W/TiN/Ti)膜埋入各个接触孔中，形成连接至下层存储单元插塞20a的上层存储单元插塞30a，以及分别连接至局部布线21b的两处的虚设单元插塞30b和布线插塞30c。
接着在第二层间绝缘膜22上，依序堆积厚约30nm的氮化钛铝(TiAlN)膜和厚约30nm的铂(Pt)膜，然后由氮化钛铝(TiAlN)膜与铂(Pt)膜的图案化，在第二层间绝缘膜22上，形成：连接至上层储存点30a的下部势垒金属32a和其上包含铂(Pt)的下部电极33a，以及连接至虚设单元插塞30b的虚设势垒金属32b和其上的虚设下部电极33b。在此，铂(Pt)膜进行图案化时，是以比对底层的氮化钛铝(TiAlN)膜所得的高选择条件下进行蚀刻；而氮化钛铝(TiAlN)膜进行图案化时，为避免底层包含钨(W)的上层存储单元插塞30a洼陷，是以选择比高的条件进行蚀刻。
接着在图2(b)所示的工序中，依序堆积：第二层间绝缘膜22；厚约30nm的BST膜{(BaSr)TiO3膜}，以覆盖下部电极33a与虚设下部电极33b；厚约30nm的铂(Pt)膜；厚约30nm的氮化钛铝(TiAlN)膜，以及二氧化硅(SiO2)膜。然后将二氧化硅(SiO2)膜图案化并形成金属掩膜37后，由使用金属掩膜37所进行的干式蚀刻，依序将氮化钛铝(TiAlN)膜、铂(Pt)膜和BST膜图案化，形成：上部势垒金属36，其覆盖有效存储单元部分Rec及虚设单元部分Rdc；铂(Pt)膜35，其包含上部电极35a及上部电极延长部分35b；以及BST膜34，其包含电容绝缘膜34a及电容绝缘膜延长部分34b。
接着在图2(c)所示的工序中，在衬底上堆积厚约50nm的氮化钛铝(TiAlN)膜作为导体膜后，以诸如各异向性干式蚀刻等处理，进行氮化钛铝(TiAlN)膜的蚀刻，而在图2(c)所示的断面中，横贯金属遮光板37、上部势垒金属36、铂(Pt)膜35、BST膜34、虚设下部电极33b及虚设势垒金属32b的各部侧面，形成导体侧壁40。其中，无虚设单元部分Rdc的断面中，导体侧壁40是横贯形成在金属掩膜37、上部势垒金属36、铂(Pt)膜35及BST膜34的各部侧面。
接着再进一步由进行第三层间绝缘膜41的堆积与整平、第三层间绝缘膜41的沟渠成型、沟渠内的铜(Cu)布线42埋设(镶嵌法)等，得到如图1(a)所示的存储单元的断面结构。
根据本实施方式中的制造方法，不但无需在以往制造过程中增加一道光刻工序，更可免除在第三层间绝缘膜41及金属掩膜37上，形成通到铂(Pt)膜35(上部势垒金属36)上的接触孔的工序。亦即，在第三层间绝缘膜41上形成沟渠用以埋设布线等时，一般在铜(Cu)布线的形成工序中，大多采用还原性气体中的退火处理，因此，如在上部势垒金属36上形成接触孔时，氢气会穿透薄层的上部势垒金属36，或者以过分蚀刻使铂(Pt)膜35外露之时，直接接触到铂(Pt)膜，使氢气可能穿透铂(Pt)膜35而通到BST膜34。在此情况下，容易招致BST膜34中的氧气散失而发生氧损耗等问题，导致电容绝缘膜34a的特性降低。鉴于此，如本实施方式所述，由免去形成通到铂(Pt)膜35上的接触孔，可确实抑止因上述原因造成电容绝缘膜34a的特性降低。至于Cu布线42的形成工序，是对应过去在上部电极形成插塞的工序，而局部布线21b及布线接点30c的形成，可利用存储单元的形成工序来实施，且导体侧壁40的形成工序不必经过光刻工序即可实施，因此与以往的制造过程相比，亦即在铂(Pt)膜(上部势垒金属)上设置直接插塞的制造过程中，无需增加一道光刻工序。
本实施方式中，是由铂(Pt)构成上部电极35a及下部电极33a，而由氮化钛铝(TiAlN)构成上部势垒金属36，但这些部件亦可改用其他具有抗氧化性的导体材料构成。此外，电容绝缘膜34a是利用BST构成，但亦可使用其他高介电质材料，尤其对于介电质膜具有的钛钙矿结构，其构造式是以ABO3表示时，因氧原子容易在还原中散失，故使用本发明可获得相当大的实效。
此外，本发明不仅限于本实施方式的混载器件，凡具有电容器且其中使用一般通用的DRAM或者FeRAM等金属电极的半导体存储器件，亦同样适用的。
再者，如不设置第一种实施方式中包含钨/钛(W/Ti)膜的局部布线21b、虚设单元插塞30b等，亦可将虚设下部势垒金属32b及虚设下部电极33b向图中右方延伸，而设置通到该延伸部位的Cu布线42。此时，上部电极35与铜(Cu)布线42仍互相连接，并且依旧得以防止电容绝缘膜34a的特性降低。在此情况下，由于虚设下部电极33b的下方无需设置插塞，故有缩小虚设下部电极33b面积的优点。
(第二种实施方式)
图3是为第二种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
如同图中所示，本实施方式的存储体部分结构与第一种实施方式的相异点在于：第一种实施方式中未设置包含钨/钛(W/Ti)膜的局部布线21b、虚设单元插塞30b、虚设下部势垒金属32b以及虚设下部电极33b，而包含钨(W)的设置局部布线23，用以埋设第二层间绝缘膜22上所形成的沟渠。此局部布线23是与上层储存点30a同时形成。其他部件均与上述图1(a)中所示的部件相同，该等部件并附有与图1(a)相同的符号。
根据本实施方式，上部电极35a与Cu布线42是经由包含钨/钛氮/钛(W/TiN/Ti)的局部布线23及导体侧壁40呈电性连接，故本实施方式亦无需在第三层间绝缘膜41上形成接触孔，以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)，因此，由本实施方式，可如同上述第一种实施方式，发挥：防止电容绝缘膜34a的特性降低，以及免除存储单元成型的专用设备等效果。
此外，本实施方式因无需设置虚设下部电极，故与第一种实施方式相比，更具有缩小存储体部分的所占面积的优点。
(第三种实施方式)
图4是为第三种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
如同图中所示，本实施方式的存储体部分结构与第一种实施方式的相异点在于：为取代第一种实施方式中包含钨/钛(W/Ti)膜的局部布线21b，在元件隔离用绝缘膜11上设置包含多晶硅的局部布线24，并还设置：下层虚设单元插塞20c，其贯穿第一层间绝缘膜18而通到局部布线24；以及下层布线插塞20d，其贯穿第一层间绝缘膜18而通到局部布线24。在本实施方式中，虚设单元插塞30b是连接至下层虚设单元插塞20c；而布线插塞30c是连接至下层布线插塞20d。局部布线24是与栅极电极15同时形成。其他部件均与上述图1(a)中所示的部件相同，该等部件并附有与图1(a)相同的符号。
根据本实施方式，上部电极35a与铜(Cu)布线42是经由虚设下部电极33b、虚设下部势垒金属32b、虚设单元插塞30b、下层虚设单元插塞20c、局部布线24、下层布线插塞20d以及布线插塞30c，而呈电性连接，故本实施方式亦无需在第三层间绝缘膜41上形成接触孔，以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)，因此，由本实施方式，可如同上述第一种实施方式，发挥：防止电容绝缘膜34a的特性降低，以及免除存储单元成型的专用设备等效果。
(第四种实施方式)
图5是为第四种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。
如同图中所示，本实施方式的存储体部分结构与第一种实施方式的不同点在于：为取代第一种实施方式中包含钨/钛(W/Ti)膜的局部布线21b，在硅(Si)衬底10中设置包含杂质扩散层的局部布线25，并还设置：下层虚设单元插塞20c，其贯穿第一层间绝缘膜18而通到局部布线25；以及下层布线插塞20d，其贯穿第一层间绝缘膜18而通到局部布线25。在本实施方式中，虚设单元插塞30b是连接至下层虚设单元插塞20c；而布线插塞30c是连接至下层布线插塞20d。局部布线25是与源极、漏极部分12、13同时形成。其他部件均与上述图1(a)中所示的部件相同，这些部件并附有与图1(a)相同的符号。
根据本实施方式，上部电极35a与铜(Cu)布线42是经由虚设下部电极33b、虚设下部势垒金属32b、虚设单元插塞30b、下层虚设单元插塞20c、局部布线25、下层布线插塞20d以及布线插塞30c，而呈电性连接，故本实施方式亦无需在第三层间绝缘膜41上形成接触孔，以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)，因此，由本实施方式，可如同上述第一种实施方式，发挥：防止电容绝缘膜34的特性降低，以及免除存储单元成型的专用设备等效果。
(第五种实施方式)
上述第一～第四种实施方式中，是以适用于位线下置型DRAM存储单元结构为例，针对本发明进行说明，而在本实施方式中，则以适用于位线设置在存储电容部分上方的位线上置型DRAM存储单元结构为例进行说明。图6是为第五种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。图7(a)～(c)是为第五种实施方式中，半导体存储器件的制造工序断面图。以下即针对本实施方式中，半导体存储器件的结构与制造方法，依序进行说明。本实施方式在此所示的各图式中，仅示出存储体部分的结构，然本实施方式的半导体存储器件是如同第一种实施方式，为图式未绘出的逻辑电路中设有逻辑电路元件的混载型器件。其中，由于逻辑电路元件的结构本身，与本发明的本质并无直接关是，故予以省略图示。
如图6所示，本实施方式的存储体部分是如同第三种实施方式，为取代第一种实施方式中包含钨/钛(W/Ti)膜的局部布线21b，而在元件隔离用绝缘膜11上设置包含多晶硅的局部布线24，并还设置：下层虚设单元插塞20c，其贯穿第一层间绝缘膜18而通到局部布线24；以及下层布线插塞20d，其贯穿第一层间绝缘膜18而通到局部布线24。
此外，本实施方式中，存储电容部分MC及虚设单元是设置在第一层间绝缘膜18的上，而虚设下部电极(虚设下部势垒金属32b)是直接连接至下层虚设单元插塞20c，铜(Cu)布线42则直接连接至下层布线插塞20d。局部布线24是由与栅极电极15相同的多晶硅所形成。
此外，在位线插塞20b之上，又还设置有：上层位线插塞51，其贯穿第二层间绝缘膜22而通到位线插塞20b；绝缘体侧壁52，其覆盖上层位线插塞51的侧面；导体侧壁40，其包含氮化钛铝(TiAlN)，且设置在金属掩膜37、上部势垒金属36、铂(Pt)膜35及BST膜34的侧面与绝缘体侧壁52的间；以及位线53，其包含铜(Cu)膜，且埋设在第三层间绝缘膜41内。亦即，其将位线设置在存储电容部分MC的上，而具有位线上置型的DRAM存储单元结构。
图6中的其他部件，均与上述图1(a)中所示的部件相同，该等部件并附有与图1(a)相同的符号。
根据本实施方式，上部电极35a与铜(Cu)布线42是经由虚设下部电极33b、虚设下部势垒金属32b、虚设单元插塞30b、下层虚设单元插塞20c、局部布线24以及下层布线插塞20d，而呈电性连接，故本实施方式亦无需在第三层间绝缘膜41上形成接触孔，以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)，因此，由本实施方式，并采用位线上置型的结构，可如同上述第一种实施方式，发挥：防止电容绝缘膜34a的特性降低，以及免除存储单元成型的专用设备等效果。
接着针对本实施方式中，半导体存储器件的存储单元制造工序，参照图7(a)～(c)进行说明。
图7(a)所示的工序，是进行下列处理：首先，在p型硅(Si)衬底10上，形成包围活性部分的元件隔离用绝缘膜11，并在活性部分中形成存储单元晶体管，该存储单元晶体管中包含源极部分12与漏极部分13、栅极氧化膜14、栅极电极15，以及氧化膜侧壁16。此存储单元晶体管的形成工序，是采用热氧化、多晶硅膜形成以及图案化、离子注入等过去技术，依据过去的步骤进行。此时，在形成栅极电极15的时，会同时在元件隔离用绝缘膜11上，先行形成包含多晶硅的局部布线24。
接着在存储单元晶体管上，堆积BPSG膜后，以退火及CMP(化学机械研磨)处理进行整平，形成第一层间绝缘膜18，再还形成接触孔，其贯穿第一层间绝缘膜18，并分别通到源极部分12、漏极部分13以及局部布线24的两处地方。然后，在接触孔内及第一层间绝缘膜18上方形成n型多晶硅膜后，经由CMP的整平处理，将多晶硅膜埋入各个接触孔，形成下层存储单元插塞20a、位线插塞20b、下层虚设单元插塞20c，以及下层布线插塞20d。
接着在第一层间绝缘膜18上，依序堆积厚约30nm的氮化钛铝(TiAlN)膜和厚约30nm的铂(Pt)膜，然后由氮化钛铝(TiAlN)膜与铂(Pt)膜的图案化，在第一层间绝缘膜18上，形成：连接至下层储存点20a的下部势垒金属32a和其上包含铂(Pt)的下部电极33a，以及连接至虚设单元插塞20b的虚设势垒金属32b和其上的虚设下部电极33b。在此，铂(Pt)膜进行图案化时，是以比对底层的氮化钛铝(TiAlN)膜所得的高选择条件下进行蚀刻；而氮化钛铝(TiAlN)膜进行图案化时，为避免底层包含多晶硅的下层存储单元插塞20a洼陷，是以选择比高的条件进行蚀刻。
接着依序堆积：厚约30nm的BST膜{(BaSr)TiO3膜}，以覆盖第一层间绝缘膜18、下部电极33a与虚设下部电极33b；厚约30nm的铂(Pt)膜；厚约30nm的氮化钛铝(TiAlN)膜，以及二氧化硅(SiO2)膜。然后将二氧化硅(SiO2)膜图案化并形成金属掩膜37后，由使用金属掩膜37所进行的干式蚀刻，依序将氮化钛铝(TiAlN)膜、铂(Pt)膜和BST膜图案化，形成：上部势垒金属36，其覆盖有效存储单元部分Rec及虚设单元部分Rdc；铂(Pt)膜35，其包含上部电极35a及上部电极延长部分35b；以及BST膜34，其包含电容绝缘膜34a及电容绝缘膜延长部分34b。此时，位于金属掩膜37中位线插塞20b上方的部分亦会被削除，形成开口59。
接着在衬底上，堆积厚约50nm的氮化钛铝(TiAlN)膜作为导体膜后，以诸如各异向性干式蚀刻等处理，而在图7(a)所示的断面中，横贯金属遮光板37、上部势垒金属36、铂(Pt)膜35、BST膜34、虚设下部电极33b及虚设势垒金属32b的各部侧面，形成导体侧壁40。其中，开口59内的侧壁等无虚设单元部分Rdc的断面中，导体侧壁40是横贯形成在金属掩膜37、上部势垒金属36、铂(Pt)膜35以及BST膜34的各部侧面。
接着，如图7(b)所示的工序中，堆积第二层间绝缘膜22后，利用CMP法进行第二层间绝缘膜22的整平，以使金属掩膜37外露，然后形成接触孔60，其贯穿金属掩膜37而通到位线插塞20b。此时，由事先使接触孔60，充分小于图7(a)所示的工序中所形成的开口59侧面上的导体侧壁40的内径，使绝缘体侧壁52隔在接触孔60的侧面与导体侧壁40的间。接着，在图7(c)所示的工序中，形成贯穿第二层间绝缘膜22而通到下层布线插塞20d的沟渠，然后进行铜(Cu)膜堆积与CMP处理，由将铜(Cu)膜埋设在接触孔60以及下层布线插塞20d上的沟渠中，形成上层位线插塞51和铜(Cu)布线42。
其后，由堆积并整平第三层间绝缘膜41、在第三层间绝缘膜41上形成接触孔及沟渠，以及在接触孔及沟渠内埋入铜(Cu)膜等方法，形成位线53(双金属镶嵌法)。如此即可制造出如图6所示的存储单元结构。
根据本实施方式中的制造方法，可免去下列工序：即在金属掩膜37上，形成接触孔以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)上，因此亦如同第一种实施方式中的制造方法，可确实抑止因受曝于还原性气体而导致电容绝缘膜34a的特性降低。
此外，本实施方式中，是由铂(Pt)构成上部电极35a及下部电极33a，而由氮化钛铝(TiAlN)构成上部势垒金属36，但这些部件亦可改用其他具有抗氧化性的导体材料构成。此外，电容绝缘膜34a是利用BST构成，但亦可使用其他高介电质材料，尤其对于介电质膜具有的钛钙矿结构，其构造式是以ABO3表示时，因氧原子容易在还原中散失，故使用本发明可获得相当大的实效。
此外，本发明不仅限于本实施方式的混载器件，凡具有电容器且其中使用一般通用的DRAM或者FeRAM等金属电极的半导体存储器件，亦同样适用。
(第六种实施方式)
本实施方式亦如同第五种实施方式，是以适用于位线上置型DRAM存储单元结构，亦即将位线设置在存储电容部分上方的结构为例，说明本发明。图8是为第五种实施方式中，半导体存储器件中的存储体部分的部分结构断面图。图9(a)～(c)是为第六种实施方式中，半导体存储器件的制造工序断面图。以下即针对本实施方式中，半导体存储器件的结构与制造方法，依序进行说明。本实施方式在此所示的各图式中，仅绘示出存储体部分的结构，然本实施方式的半导体存储器件是如同第一种实施方式，为图式未绘出的逻辑电路中设有逻辑电路元件的混载型器件。其中，由于逻辑电路元件的结构本身，与本发明的本质并无直接关是，故予以省略图示。
如图8所示，本实施方式的存储体部分是如同第三种实施方式，为取代第一种实施方式中包含钨/钛(W/Ti)膜的局部布线21b，而在元件隔离用绝缘膜11上设置包含多晶硅的局部布线24，并还设置：下层虚设单元插塞20c，其贯穿第一层间绝缘膜18而通到局部布线24；以及下层布线插塞20d，其贯穿第一层间绝缘膜18而通到局部布线24。
此外，本实施方式是在接触孔内，形成：存储单元插塞20a，以及下部势垒金属54a、54b，其包含氮化钛铝(TiAlN)且各自形成在下层虚设单元插塞20c上。又从第一层间绝缘膜22上所设的图中一开口的底面乃至整个侧面，设有下部电极33a。另外，第一层间绝缘膜22上所设的其他开口的一部分当中，在该等开口的侧面乃至底面，整个设有虚设下部电极33b。而第二层间绝缘膜22、下部电极33a以及虚设下部电极33b的上，则设有BST膜34、铂(Pt)膜35以及上部势垒金属36。BST膜34中连接下部电极33a的部分为电容绝缘膜34a；BST膜34中连接虚设下部电极33b的部分为电容绝缘膜延长部分34b。此外，铂(Pt)膜35中相对于下部电极33a的部分为上部电极35a；铂(Pt)膜35中相对于虚设下部电极33b的部分为上部电极延长部分35b。亦即，筒状的存储容使部分MC及虚设单元，是遍及第一层间绝缘膜18乃至第二层间绝缘膜22而设置；而虚设下部电极(虚设下部势垒金属32b)是直接连接至下层虚设单元插塞20c，Cu布线42则直接连接至下层布线插塞20d。局部布线24是由与栅极电极15相同的多晶硅所形成。筒状的存储电容部分MC的平面形状，无论为圆形、方形或其他多角形均可。
至于上部势垒金属36、铂(Pt)膜35、BST膜34以及虚设下部电极33b的侧面上，设置有包含氮化钛铝(TiAlN)的导体侧壁40。再者，设有位线插塞虚设下部电极33b的开口中，未由虚设下部电极33b所覆盖的部位，形成有构成下部电极33a的铂(Pt)膜、构成电容绝缘膜34的BST膜、构成上部电极35的铂(Pt)膜，以及包含构成上部势垒金属36的氮化钛铝(TiAlN)沉积膜的沉积膜侧壁56，而在此沉积膜侧壁56的侧面上，亦形成有导体侧壁40。
位线插塞20b的上，还设置有：上层位线插塞51，其贯穿第二层间绝缘膜22及第三层间绝缘膜41，而通到位元膜插塞20b；绝缘体侧壁52，其覆盖上层位线插塞51的侧面；以及位线53，其包含埋设在第四层间绝缘膜41中的铜(Cu)膜。亦即，其将位线设置在存储电容部分MC的上，而具有位线上置型的DRAM存储单元结构。又在上层位线插塞51的全周部位中，上部势垒金属36、上部电极36a及电容绝缘膜34的侧面上，亦设有导体侧壁40，而绝缘体侧壁52则介于导体侧壁40与上层位线插塞51之间。
图8中的其他部件，均与上述图1(a)中所示的部件相同，该等部件并附有与图1(a)相同的符号。
根据本实施方式，上部电极35a与铜(Cu)布线42是经由虚设下部电极33b、虚设下部势垒金属32b、虚设单元插塞30b、下层虚设单元插塞20c、局部布线24以及下层布线插塞20d，而呈电性连接，故本实施方式亦无需在第三层间绝缘膜41上形成接触孔，以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)，因此，由本实施方式，并采用位线上置型的结构，可如同上述第一种实施方式，发挥：防止电容绝缘膜34a的特性降低，以及免除存储单元成型的专用设备等效果。
接着针对本实施方式中，半导体存储器件的存储单元制造工序，参照图9(a)～(c)进行说明。
图9(a)所示的工序，是进行下列处理：首先，在p型硅(Si)衬底10上，形成包围活性部分的元件隔离用绝缘膜11，并在活性部分中形成存储单元晶体管，该存储单元晶体管中包含源极部分12与漏极部分13、栅极氧化膜14、栅极电极15，以及氧化膜侧壁16。此存储单元晶体管的形成工序，是采用热氧化、多晶硅膜形成以及图案化、离子注入等过去技术，依据过去的步骤进行。此时，在形成栅极电极15的时，会同时在元件隔离用绝缘膜11上，先行形成包含多晶硅的局部布线24。
接着在存储单元晶体管上，堆积BPSG膜后，以退火及CMP(化学机械研磨)处理进行整平，形成第一层间绝缘膜18，再还形成接触孔，其贯穿第一层间绝缘膜18，并分别通到源极部分12、漏极部分13以及局部布线24的两处地方。然后，在接触孔内及第一层间绝缘膜18上方形成n型多晶硅膜后，经由CMP的整平处理，将多晶硅膜埋入各个接触孔。再还利用干式蚀刻，使埋入接触孔内的多晶硅膜洼陷，且在衬底上堆积氮化钛铝(TiAlN)后，利用CMP法，在各个接触插塞上形成氮化钛铝(TiAlN)层，该氮化钛铝(TiAlN)层中包含下部势垒金属54a和下部虚设势垒金属54b。接着，在第一层间绝缘膜18上堆积等离子体TEOS膜后，以CMP(化学机械研磨)法进行整平，形成第二层间绝缘膜22，再在第二层间绝缘膜中，在图中的两处地方形成开口，以使下层存储单元插塞20a及虚设单元插塞20d外露。
接着在衬底上，堆积厚约30nm的铂(Pt)膜后，由进行CMP法使第二层间绝缘膜22的表面外露，留下图中两处开口的底面及侧面上的铂(Pt)膜，形成下部电极33a和虚设下部电极33b。接着在衬底上，依序堆积厚约30nm的BST膜{(BaSr)TiO3膜}、厚约30nm的铂(Pt)膜，以及厚约17nm的氮化钛铝(TiAlN)膜。
接着，在图9(b)所示的工序中，形成金属掩膜37，以覆盖有效存储单元部分Rec及虚设单元部分Rdc，但在其他部分开口。此时，金属掩膜37位于下层位线插塞20b的上方部分中，是具有开口61。其将，由使用金属掩膜37作为蚀刻掩膜进行干式蚀刻，依序将氮化钛铝(TiAlN)膜、铂(Pt)膜和BST膜图案化，形成：上部势垒金属36，其覆盖有效存储单元部分Rec及虚设单元部分Rdc；铂(Pt)膜35，其包含上部电极35a及上部电极延长部分35b；以及BST膜34，其包含电容绝缘膜34a及电容绝缘膜延长部分34b。此时，有效存储单元部分Rec及虚设单元部分Rdc以外的部分中的氮化钛铝(TiAlN)膜、铂(Pt)膜及BST膜将被去除，而在第二层间绝缘膜22的侧面上形成沉积膜侧壁56，其包含氮化钛铝(TiAlN)膜、铂(Pt)膜及BST膜的沉积膜。
接着在图9(c)所示的工序中，在衬底上堆积厚约50nm的氮化钛铝(TiAlN)作为导体膜。然后，利用诸如各异向性干式蚀刻法，回蚀氮化钛铝(TiAlN)膜后，在图9(c)所示的断面中，遍及金属掩膜37、上部势垒金属36、铂(Pt)膜35、BST膜34以及虚设下部电极33b的各部侧面，形成导体侧壁40。其中，开口61内的侧壁等无虚设单元部分Rdc的断面中，导体侧壁40是横贯形成在上部势垒金属36、铂(Pt)膜35、BST膜34以及铂(Pt)膜35的各部侧面。此外，在金属掩膜37的开口61内，在上部势垒金属36、铂(Pt)膜35以及BST膜34的侧面上，形成有包含氮化钛铝(TiAlN)的导体侧壁40。
接着，堆积第三层间膜41后，以CMP法进行第三层间绝缘膜41的整平。再形成接触孔，其贯穿第三层间绝缘膜41及第二层间绝缘膜22而通到位线插塞20b，之后在接触孔的侧面上，形成绝缘体侧壁52。接着形成接触孔，其贯穿第三层间绝缘膜41及第二层间绝缘膜22而通到下层布线插塞20d，然后进行铜(Cu)膜堆积与CMP处理，由将铜(Cu)膜埋设在各个接触孔内，形成上层位线插塞51和铜(Cu)布线42。
其后，由堆积并整平第四层间绝缘膜55、在第四层间绝缘膜55上形成接触孔及沟渠，以及在接触孔及沟渠内埋入铜(Cu)膜等方法，形成位线53(双金属镶嵌法)。如此即可制造出如图8所示的存储单元结构。
根据本实施方式中的制造方法，可免去下列工序：即在第三层间绝缘膜41上，形成接触孔以通到构成上部电极35a的铂(Pt)膜35(上部势垒金属36)上，因此亦如同第一种实施方式中的制造方法，可确实抑止因受曝于还原性气体而导致电容绝缘膜34a的特性降低。
此外，因存储电容部分MC是采用筒状结构，而使相当于衬底单位面积的电容增大，因此可制造出存储单元呈高密度配置的DRAM。本实施方式中，是由铂(Pt)构成上部电极35a及下部电极33a，而由氮化钛铝(TiAlN)构成上部势垒金属36，但这些部件亦可改用其他具有抗氧化性的导体材料构成。此外，电容绝缘膜34a是利用BST构成，但亦可使用其他高介电质材料，尤其对于介电质膜具有的钛钙矿结构，其构造式是以ABO3表示时，因氧原子容易在还原中散失，故使用本发明可获得相当大的实效。
此外，本发明不仅限于本实施方式的混载器件，凡具有电容器且其中使用一般通用的DRAM或者FeRAM等金属电极的半导体存储器件，亦同样适用的。
又在本实施方式中，是以使用筒状存储电容部分的结构为例，说明位线上置型存储单元，然图9所示的筒状存储电容部分的结构，亦可适用于位线下置型存储单元。
(其他实施方式)
在上述第五及第六种实施方式中，是使用包含栅极布线的多晶硅膜作为局部布线，然而在诸如第五、第六种实施方式的具有位线上置型结构的DRAM存储单元，亦可采用相同于第二、第四种实施方式的结构。亦即，具有位线上置型结构的DRAM存储单元中，亦可设置：局部布线23，其包含W膜并如图3所示埋设的；以及局部布线25，其包含如图5所示的杂质扩散层。
上述各种实施方式中，均以具有DRAM与逻辑电路的混载型半导体存储器件为例，揭示本发明的内容，然本发明不仅限于上述实施方式，亦可适用于一般通用的DRAM。
此外，本发明亦可适用于使用FeRAM等强介电质膜作为电容绝缘膜的半导体存储器件，在该情况下，无论是一般通用型或存储体/逻辑混载型皆可适用。
上述第二～第六种实施方式中，导体侧壁40亦如同图1(b)所示，是环绕在铂(Pt)膜35的整个全周，而覆盖着铂(Pt)膜35及BST膜34的侧面。如此可高度发挥势垒金属层的功效，确实防止杂质掺入电容绝缘膜34a中。惟本发明中，导体侧壁40环绕铂(Pt)膜35的整个全周而覆盖住铂(Pt)膜35及BST膜34的侧面的作法，并非绝对必要。
又在上述第一～第五种实施方式中，是在上部电极的上形成金属掩膜，但可视上部电极或下部电极的导体材料种类，亦可形成光阻膜来替代上述金属掩膜。惟由使用金属掩膜时，可防止掩膜图案在蚀刻过程中变形，故可望提升图案化的精确度。
(发明效果)
根据本发明，由于可避免上部电极外露，而使上部电极与上层布线确实呈电性连接，故可实现制造出电容绝缘膜的特性降低程度小的半导体存储器件。

Claims (12)

1.一种半导体存储器件，其特征是：
包含：
存储电容部分，设置在半导体基板上的绝缘层上，由下部电极、上部电极以及位于下部电极与上部电极之间的电容绝缘膜所构成；
电容绝缘膜延长部分以及上部电极延长部分，其分别对上述存储电容部分的上部电极和电容绝缘膜延续设置；
虚设导体部件，设置为包含位于上述上部电极延长部分以及上述电容绝缘膜延长部分的下方部分；
导体侧壁，设置为遍布上述上部电极延长部分以及上述电容绝缘膜延长部分的侧面，并连接到上述虚设导体部件；以及
上层布线，其电性连接于上述虚设导体部件。
2.根据权利要求第1项所述的半导体存储器件，其特征是：
上述导体侧壁，是整个覆盖在上述上部电极延长部分和电容绝缘延长部分的全侧面。
3.根据权利要求第1或2项所述的半导体存储器件，其特征是：
上述虚设导体部件，是由与上述下部电极相同的导体膜所形成的虚设下部电极；
上述导体侧壁，使上述上部电极延长部分与上述虚设下部电极相互连接。
4.根据权利要求第3项所述的半导体存储器件，其特征是：
还包括：
位线，其夹着上述绝缘层而形成在上述存储体电容部分的下方；
局部布线，其由与上述位线相同的导体膜所形成；及
导体插塞，其贯穿上述绝缘层，而使虚设下部电极和上述局部布线相连接。
5.根据权利要求第3项所述的半导体存储器件，其特征是：
还包括：
元件隔离用绝缘膜，设置在上述绝缘层下方的半导体基板上；
存储单元晶体管，设置在由上述半导体基板的上述元件隔离用绝缘膜所包围的部分，且具有栅极电极和杂质扩散层，该杂质扩散层设置在上述半导体基板内的上述栅极电极的两侧；
局部布线，设置在上述元件隔离用绝缘膜上，并由与上述栅极电极相同的导体膜所形成；及
导体插塞，其贯穿上述层间绝缘膜而连接到上述局部布线。
6.根据权利要求第3项所述的半导体存储器件，其特征是：
还包括：
存储单元晶体管，设置在上述半导体基板，且具有栅极电极和杂质扩散层，该杂质扩散层是设置在上述半导体基板内的上述栅极电极的两侧；
局部布线，其由与上述半导体基板的上述杂质扩散层隔离设置的另一个杂质扩散层所形成；及
导体插塞，其贯穿上述绝缘层而连接到上述局部布线上。
7.根据权利要求第1或2项所述的半导体存储器件，其特征是：
上述虚设导体部件是局部布线，该局部布线由掩埋设在上述绝缘层中的沟渠的导体膜构成。
8.根据权利要求第1或2项所述的半导体存储器件，其特征是：
上述虚设导体部件，由与上述下部电极相同的导体膜所形成的虚设下部电极，
上述导体侧壁，与上述上部电极延长部分和上述虚设下部电极接触；
上述上层布线，则与上述虚设下部电极相连接。
9.根据权利要求第1或2所述的任一半导体存储器件，其特征是：
上述存储电容部分是具有筒状的下部电极、电容绝缘膜以及上部电极。
10.一种半导体存储器件的制造方法，半导体器件包含：存储电容部分，它包含下部电极、上部电极以及介于下部电极与上部电极之间的电容绝缘膜；上层布线，其电性连接到上述存储电容部分的上部电极；其特征是：
包括以下工序：
工序(a)，在半导体基板上的绝缘层上形成第一导体膜后，将第一导体膜图案化，而在相互隔离的位置上，形成下部电极与虚设用膜；
工序(b)，形成介电质膜，用以覆盖上述下部电极和上述虚设下部电极用膜；
工序(c)，形成第二导体膜，用以覆盖上述介电质膜；
工序(d)，在上述第二导体膜上，形成蚀刻掩膜，用以覆盖所述第二导体膜的一部分；
工序(e)，将上述第二导体膜、上述介电质膜以及上述虚设用膜予以图案化，由上述介电质膜形成上述电容绝缘膜及电容绝缘膜延长部分，由上述第二导体膜形成上述上部电极以及上部电极延长部分，由上述虚设用膜形成虚设下部电极；及
工序(f)，其在上述工序(e)的后，在基板上堆积第三导体膜后，利用各异向性蚀刻法回蚀第三导体膜，形成导体侧壁，覆盖上述第二导体膜、上述介电质膜以及虚设下部电极的侧端面中露出的部分。
11.根据权利要求第10项所述半导体存储器件的制造方法，其特征是：
上述工序(d)中形成的金属掩膜，作为上述蚀刻掩膜用。
12.根据权利要求第10项所述的半导体存储器件的制造方法，其特征是：
在上述工序(a)之前，还包括：
在上述绝缘层上形成阶差用绝缘膜的工序；及
在上述阶差用绝缘膜上，形成其中形成有上述存储电容部分的第一开口部，以及形成其中形成有上述虚设下部电极的第二开口部的工序；
上述工序(a)中，在上述第一开口部的侧面及底面上形成上述下部电极，而在上述第二开口部的侧面及底面上形成上述虚设下部电极；
在上述工序(d)中，形成上述蚀刻掩膜，仅覆盖上述第二开口部的一部分。
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