WO2005109508A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
dummy
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Kenkichi Suezawa
Yoichi Okita
Kaoru Saigoh
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Fujitsu Limited
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Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory including a ferroelectric capacitor and a method for manufacturing the same.
  • a ferroelectric capacitor is formed as follows. First, a lower electrode film, a ferroelectric film, and an upper electrode film are sequentially formed on a base film. Next, the upper electrode film is patterned. Next, heat treatment is performed in an oxygen atmosphere. Thereafter, patterning of the ferroelectric film and patterning of the lower electrode film are performed.
  • the upper electrode film the heat treatment after the formation of the upper electrode I r O x film is used is cracking line for the purpose of recovery or the like of damage caused in the ferroelectric film, is essential. However, during this heat treatment, the upper electrode may grow abnormally and roughen the surface. When such surface roughness occurs, the alumina film which is subsequently formed as a protective film is easily peeled off, and the retention characteristics are deteriorated.
  • Patent Document 2
  • Patent Document 5
  • Patent Document 6 Japanese Patent Application Laid-Open No. 2000-279893 Disclosure of the Invention
  • An object of the present invention is to provide a semiconductor device capable of suppressing surface roughness of an upper electrode and obtaining good retention characteristics, and a method of manufacturing the same.
  • the inventors of the present application have conducted research on the cause of roughness occurring on the surface of the upper electrode film.
  • the area of the upper electrode is about 2 to 5% of the area of the wafer (semiconductor substrate).
  • the present inventor has found that even when the area of the upper electrode is about 2 to 5% or less of the area of the wafer, the upper electrode can be formed from the same upper electrode film. Has been conceived to be able to suppress surface roughness.
  • a semiconductor device includes: a semiconductor substrate; a lower electrode formed above the semiconductor substrate; a capacitor insulating film made of a ferroelectric formed on the lower electrode; And an upper electrode formed on the semiconductor device.
  • the semiconductor device according to the present invention further includes a dummy film formed of the same film as the upper electrode at a position separated from the upper electrode.
  • a ferroelectric film is formed on a lower electrode after forming a lower electrode film above a semiconductor substrate.
  • an upper electrode film is formed on the ferroelectric film.
  • an upper electrode is formed, and a dummy film is formed at a position separated from the upper electrode.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIGS. 2A to 2N are cross-sectional views illustrating a method of manufacturing a ferroelectric memory according to the embodiment of the present invention in the order of steps.
  • FIG. 3 is a plan view showing the same step as FIG. 2D.
  • FIG. 4A to 4F are SEM photographs of a sample in which the area ratio of the upper electrode is 0.03%.
  • FIG. 5 is an SEM photograph of a sample in which the area ratio of the upper electrode is 1.76%.
  • FIG. 6 is a SEM photograph of a sample in which the area ratio of the upper electrode is 4.86%.
  • FIG. 7 is a SEM photograph of a sample in which the area ratio of the upper electrode is 6.8.8%.
  • FIG. 8 is a SEM photograph of a sample in which the area ratio of the upper electrode is 10.29%.
  • 9A to 9C are SEM photographs of a sample in which the area ratio of the upper electrode is 20%.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • the memory cell array includes a plurality of bit lines 103 extending in one direction, and a plurality of word lines 104 and plates extending in a direction perpendicular to the direction in which the bit lines 103 extend. Line 1 Q 5 is provided. Also, a plurality of memory cells of the ferroelectric memory according to the present embodiment are arrayed so as to match the lattice formed by the bit lines 103, the word lines 104, and the plate lines 105. It is arranged in a shape. Each memory cell is provided with a ferroelectric capacitor 101 and a MOS transistor 102.
  • the gate of the MOS transistor 102 is connected to the word line 104. Further, one source / drain of the MOS transistor 102 is connected to the bit line 103, and the other source / drain is connected to one electrode of the ferroelectric capacitor 101. The other electrode of the ferroelectric capacitor 101 is connected to the plate line 105. Note that each word line 104 and plate line 105 are shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which they extend. Similarly, each bit line 103 is shared by a plurality of MOS transistors 102 arranged in the same direction as the direction in which the bit line 103 extends.
  • the direction in which the code line 104 and the plate line 105 extend, and the direction in which the bit line 103 extends may be referred to as a row direction and a column direction, respectively.
  • the arrangement of the bit lines 103, the ground lines 104 and the plate lines 105 is not limited to the above.
  • data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 101.
  • FIG. 2A to 2N are cross-sectional views illustrating a method of manufacturing a ferroelectric memory (semiconductor device) according to the embodiment of the present invention in the order of steps.
  • FIG. 3 is a plan view showing the same step as FIG. 2D.
  • the ratio of the area of a certain portion to the area of the wafer (semiconductor substrate) in plan view is referred to as the area ratio of the portion.
  • an element isolation insulating film 2 for dividing an element active region is formed on a surface of a semiconductor substrate 1 such as a Si substrate, for example, by LOCOS (LOCOS: Loca 1 Oxidation). of Silicon) method.
  • a gate insulating film 3, a gate electrode 4, a silicide layer 5, a side wall 6, and a low-concentration diffusion layer 21 and a high-concentration diffusion layer 22 are formed in an element active region defined by the element isolation insulating film 2.
  • MOSFET MOSFET
  • a silicon oxynitride film 7 is formed on the entire surface so as to cover the MOSFET, and a silicon oxide film 8 is further formed on the entire surface.
  • the silicon oxynitride film 7 is formed to prevent hydrogen deterioration of the gate insulating film 3 and the like when forming the silicon oxide film 8.
  • a silicon oxide film 8b is further formed on the silicon oxide film 8a by using TEOS.
  • the thickness of the silicon oxide film 8b is, for example, about 100 nm.
  • a lower electrode film 9 is formed on the silicon oxide film 8b.
  • the lower electrode film 9 is composed of, for example, a Ti film and a Pt film formed thereon. The thicknesses of the Ti film and the Pt film are, for example, 20 nm and 180 nm.
  • a ferroelectric film 10 is formed on the lower electrode film 9 in an amorphous state.
  • the ferroelectric film 10 for example, PZT (P b (Z r, T i) 0 3) film to form formed a.
  • the thickness of the ferroelectric film 10 is, for example, about 200 nm.
  • heat treatment is performed at about 600 ° C. to 700 ° C. in an atmosphere containing Ar and O 2 . As a result, the ferroelectric film 10 is crystallized.
  • an upper electrode film 11 is formed on the ferroelectric film 10.
  • the upper electrode film 1 for example, I r O.
  • I r O x film oxide Iriji Umumaku.
  • an upper electrode 11a is formed as shown in FIG. 2D, and at a position away from the upper electrode 11a as shown in FIG. Then, a dummy electrode 11b is formed as a dummy film.
  • the area of the upper electrode 11a is 1% of the area of the wafer, but the dummy electrode 11b is formed, and the total area of the upper electrode 11a and the dummy electrode 11b is formed. Since the rate is 5%, the growth and roughness of the surface of the upper electrode 11a are suppressed.
  • the capacitance insulating film 10a is formed by patterning the ferroelectric film 10. Subsequently, the oxygen Aniru of A 1 2 0 3 film for preventing peeling of which is formed as a protective film after.
  • a resist mask (not shown) used for patterning the ferroelectric film 10 also covers the dummy electrode 11b. This is because if the dummy electrode 11b is exposed, the ferroelectric film 10 and the dummy electrode 11b having different etching rates are etched under the same condition, and the detection of the termination condition is not performed. This is because there is a possibility that the impurities may be difficult or the impurities may be scattered in the champer.
  • the A 1 2 0 3 film 1 2 is formed on the entire surface by sputtering as a protective film. Then, oxygen anneal is performed to mitigate damage due to sputtering.
  • the protective layer (A 1 2 0 3 film 1 2), intrusion of the ferroelectric capacitor of the hydrogen from the outside is prevented.
  • the dummy electrode It is preferable to use one that also covers 11b.
  • the A 1 2 0 3 film 1 3 is formed on the entire surface by sputtering as a protective film.
  • oxygen annealing is performed to reduce capacitor leakage.
  • an interlayer insulating film 14 is formed on the entire surface by a high-density plasma method.
  • the thickness of the interlayer insulating film 14 is, for example, about 1.5 ⁇ .
  • the interlayer insulating film 14 is formed by CMP (chemical mechanical polishing). Is flattened.
  • plasma processing using N 20 gas is performed.
  • the surface layer of the interlayer insulating film 14 is slightly nitrided, and it is difficult for moisture to enter the inside.
  • This plasma treatment is effective if a gas containing at least one of N and O is used.
  • a hole reaching the high-concentration diffusion layer 22 of the transistor is formed in the interlayer insulating film 14, A 1 2 0 3 film 13, the silicon oxide film 8 b, the silicon oxide film 8 a and the silicon oxynitride film 7.
  • a barrier metal film (not shown) is formed by continuously forming a Ti film and a TiN film in the hole by a sputtering method. Subsequently, a W film is buried in the hole by a CV D (chemical vapor deposition) method, and the W film is flattened by a CMP method to form a W plug 15.
  • CV D chemical vapor deposition
  • a SiON film 16 is formed as an antioxidant film of the W plug 15 by, for example, a plasma enhanced CVD method.
  • the surface of the W plug 15 is exposed by removing the SiO 2 film 16 over the entire surface by an etch pack.
  • an A1 film is formed with part of the surface of the upper electrode 11a, part of the surface of the lower electrode 9a, and the surface of the W plug 15 exposed.
  • the A1 wiring 17 is formed by patterning the A1 film. At this time, for example, the W plug 15 and the upper electrode 11a or the lower electrode 9a are connected to each other by a part of the A1 wiring 17. Further, the dummy electrode 11 b or the lower electrode film 9 thereunder is not connected to the A1 wiring 17.
  • a cover film made of, for example, a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.
  • the dummy electrode 11b when forming the upper electrode 11a, the dummy electrode 11b is formed. Therefore, even if a subsequent heat treatment is performed in an atmosphere containing oxygen, the surface of the upper electrode 11a is not grown or roughened.
  • the position where the dummy electrode 11b is formed is not particularly limited, but the wiring is formed later. It is preferable to set a position apart from the area to be scribed and the scribe area. In addition, it is not necessary to uniformly disperse the dummy electrode 11a, and the electrode may be uneven. Further, the shape of the dummy electrode 11a is not particularly limited to a square, but may be a circle or a rectangle.
  • SEM Sccanning Electron Microscope
  • FIG. 6 is a SEM photograph of a sample in which the area ratio of the upper electrode is 4.86%
  • FIG. 7 is a SEM photograph of a sample in which the area ratio of the upper electrode is 6.88%.
  • Figure 8 shows that the area ratio of the upper electrode is
  • 9A to 9C are SEM photographs of a sample having an upper electrode area ratio of 20%. Note that no dummy electrodes were formed on these samples.
  • FIG. 4C is an enlarged photograph of the part circled in FIG. 4B.
  • the present invention can be applied to both a ferroelectric capacitor having a stacked structure and a ferroelectric capacitor having a planar structure, and is particularly suitable for a ferroelectric capacitor having a planar structure. This is because the higher the degree of exposure of the ferroelectric film during the heat treatment, the more prone the surface roughness of the upper electrode tends to be, and the degree of exposure is higher in the planar type structure.
  • the dummy film is formed from the same film as the upper electrode, it is possible to suppress the surface roughness of the upper electrode even if heat treatment is performed after forming the upper electrode. Can be. As a result, the protective film formed thereafter is less likely to peel off, and good retention characteristics can be obtained.

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Abstract

　半導体基板の上方に、下部電極膜、強誘電体膜（１０）及び上部電極膜を形成する。次に、上部電極膜をパターニングすることにより、上部電極（１１ａ）及びダミー電極（１１ｂ）を形成する。このとき、上部電極（１１ａ）及びダミー電極（１１ｂ）の総面積の、半導体基板の面積を基準とした割合は５％以上とする。その後、上部電極（１１ａ）はトランジスタ又は配線等に接続するが、ダミー電極（１１ｂ）は他の素子等には接続しない。

Description

明細書
半導体装置及びその製造方法 技術分野
本発明は、 強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその 製造方法に関する。 . 背景技術
従来、 強誘電体キャパシタは、 次のようにして形成されている。 先ず、 下地膜上に、 下部電極膜、 強誘電体膜及び上部電極膜を順次形成する。 次に、 上部電極膜をパター二 ングする。 次いで、 酸素雰囲気中で熱処理を行う。 その後、 強誘電体膜のパターユング 及び下部電極膜のパター^ングを行う。 上部電極膜としては、 I r Ox膜が用いられる 上部電極を形成した後の熱処理は、 強誘電体膜に生じた損傷の回復等を目的として行 われており、 不可欠なものである。 しがしながら、 この熱処理の際に上部電極が異常成 長し表面が荒れることがある。 このような表面の荒れが生じると、 その後に保護膜と'し て形成するアルミナ膜が剥がれやすくなり、 リテンション特性が劣化してしまう。 特許文献 1
特開 200 1— 1 27262号公報
特許文献 2
特開 2002— 3 14044号公報
特許文献 3
特開 2002— 433 1 0号公報
特許文献 4
特開 2001— 1 26955号公報
特許文献 5
特開 2002— 246564号公報
特許文献 6 特開 2 0 0 2— 2 8 9 7 9 3号公報 発明の開示
本発明の目的は、 上部電極の表面の荒れを抑制して良好なリテンション特性を得るこ とができる半導体装置及びその製造方法を提供することにある。
本願発明者が上部電極膜の表面に生じる荒れの原因について研究を重ねた結果、 プレ ーナ構造の強誘電体メモリにおいて、 上部電極の面積がウェハ （半導体基板） の面積の 2 - 5 %程度以下となると、 上部電極の表面に異常な成長が発生して荒れが生じている ことを見出した。 そして、 本願発明者は、 更に研究を重ねた結果、 上部電極の面積がゥ ェハの面積の 2〜 5 %程度以下の場合でも、 同じ上部電極膜からダミー電極を形成する ことにより、 上部電極の表面の荒れを抑制することができることに想到した。
本願発明に係る半導体装置は、 半導体基板と、 前記半導体基板の上方に形成された下 部電極と、 前記下部電極上に形成された強誘電体からなる容量絶縁膜と、 前記強誘電体 膜上に形成された上部電極と、 を有する半導体装置を対象とする。 そして、 本願発明に 係る半導体装置は、 更に、 前記上部電極から離間した位置に、 前記上部電極と同一の膜 から形成されたダミ一膜を有することを特徴とする。
本願発明に係る半導体装置の製造方法では、 半導体基板の上方に下部電極膜を形成し た後に、 下部電極上に強誘電体膜を形成する。 次に、 前記強誘電体膜上に上部電極膜を 形成する。 次いで、 前記上部電極膜をパターユングすることにより、 上部電極を形成す ると共に、 前記上部電極から離間した位置にダミ一膜を形成する。 図面の簡単な説明
図 1は、 本発明の実施形態に係る方法によって製造する強誘電体メモリ （半導体装置 ) のメモリセルアレイの構成を示す回路図である。
図 2 A乃至図 2 Nは、 本発明の実施形態に係る強誘電体メモリの製造方法を工程順に 示す断面図である。
図 3は、 図 2 Dと同じ工程を示す平面図である。
図 4 A乃至図 4 Fは、 上部電極の面積率が 0 . 0 3 %である試料の S EM写真である 図 5は、 上部電極の面積率が 1 . 7 6 %である試料の S E M写真である。
図 6は、 上部電極の面積率が 4 . 8 6 %である試料の S EM写真である。
図 7は、 上部電極の面積率が 6 .. 8 8 %である試料の S E M写真である。
図 8は、 上部電極の面積率が 1 0 . 2 9 %である試料の S E M写真である。
図 9 A乃至図 9 Cは、 上部電極の面積率が 2 0 %である試料の S E M写真である。 発明を実施するための最良の形態
以下、 本発明の実施形態について、 添付の図面を参照して具体的に説明する。 図 1は 、 本発明の実施形態に係る方法によって製造する強誘電体メモリ （半導体装置） のメモ リセルァレイの構成を示す回路図である。
このメモリセルアレイには、 一の方向に延びる複数本のビット線 1 0 3、 並びにビッ ト線 1 0 3が延びる方向に対して垂直な方向に延びる複数本のワード線 1 0 4及びプレ ート線 1 Q 5が設けられている。 また、 これらのビット線 1 0 3、 ワード線 1 0 4及び プレート線 1 0 5が構成する格子と整合するようにして、 本実施形態に係る強誘電体メ モリの複数個のメモリセルがアレイ状に配置されている。 各メモリセルには、 強誘電体 キャパシタ 1 0 1及び MO Sトランジスタ 1 0 2が設けられている。
MO Sトランジスタ 1 0 2のゲートはワード線 1 0 4に接続されている。 また、 MO S トランジスタ 1 0 2の一方のソース · ドレインはビット線 1 0 3に接続され、 他方の ソース · ドレインは強誘電体キャパシタ 1 0 1の一方の電極に接続されている。 そして 、 強誘電体キャパシタ 1 0 1の他方の電極がプレート線 1 0 5に接続されている。 なお 、 各ワード線 1 0 4及びプレート線 1 0 5は、 それらが延びる方向と同一の方向に並ぶ 複数個の MO Sトランジスタ 1 0 2により共有されている。 同様に、 各ビット線 1 0 3 は、 それが延びる方向と同一の方向に並ぶ複数個の MO Sトランジスタ 1 0 2により共 有されている。 ヮード線 1 0 4及ぴプレート線 1 0 5が延びる方向、 ビット線 1 0 3が 延びる方向は、 夫々行方向、 列方向とよばれることがある。 但し、 ビット線 1 0 3、 ヮ ―ド線 1 0 4及びプレート線 1 0 5の配置は、 上述のものに限定されない。
このように構成された強誘電体メモリのメモリセルァレイでは、 強誘電体キャパシタ 1 0 1に設けられた強誘電体膜の分極状態に応じて、 データが記憶される。
次に、 本発明の実施形態について説明する。 但し、 ここでは、 便宜上、 強誘電体メモ リの各メモリセルの断面構造については、 その製造方法と共に説明する。 図 2 A乃至図 2Nは、 本発明の実施形態に係る強誘電体メモリ （半導体装置） の製造方法を工程順に 示す断面図である。 また、 図 3は、 図 2Dと同じ工程を示す平面図である。 なお、 以下 の説明では、 平面視において、 ある部分の面積の、 ウェハ （半導体基板） の面積を基準 とした割合を当該部分の面積率という。
本実施形態においては、 先ず、 図 2 Aに示すように、 S i基板等の半導体基板 1の表 面に、 素子活性領域を区画する素子分離絶縁膜 2を、 例えばロコス （LOCOS ： Loca 1 Oxidation of Silicon) 法により形成する。 次に、 素子分離絶縁膜 2により区画され た素子活性領域内に、 ゲート絶縁膜 3、 ゲート電極 4、 シリサイド層 5、 サイドウォー ル 6、 並びに低濃度拡散層 21及び高濃度拡散層 22からなるソース · ドレイン拡散層 を備えたトランジスタ （MOSFET) を形成する。 次いで、 全面に、 シリコン酸窒化 膜 7を、 MOSFETを覆うようにして形成し、 更に全面にシリコン酸化膜 8を形成す る。 シリコン酸窒化膜 7は、 シリコン酸化膜 8を形成する際のゲート絶縁膜 3等の水素 劣化を防止するために形成されている。
その後、 シリコン酸化膜 8 a上に、 TEOSを用いて、 更にシリコン酸化膜 8 bを形 成する。 シリコン酸化膜 8 bの厚さは、 例えば 100 nm程度とする。 続いて、 シリコ ン酸化膜 8 b上に下部電極膜 9を形成する。 下部電極膜 9は、 例えば T i膜及びその上 に形成された P t膜から構成される。 T i膜及び P t膜の厚さは、 例えば 20 nm、 1 80 nmとする。
次に、 図 2 Bに示すように、 下部電極膜 9上に強誘電体膜 10をアモルファス状態で 形成する。 強誘電体膜 10としては、 例えば PZT (P b (Z r， T i) 03) 膜を形 成する。 強誘電体膜 10の厚さは、 例えば 200 nm程度とする。 次いで、 A r及び O 2を含有する雰囲気中で 600°C〜700°C程度での熱処理を行う。 この結果、 強誘電 体膜 10が結晶化する。
その後、 図 2Cに示すように、 強誘電体膜 10上に上部電極膜 11を形成する。 上部 電極膜 1 1としては、 例えば I r O .4膜及び I r O 2膜等の I r O x膜 （酸化ィリジ ゥム膜） を形成する。
続いて、 上部電極膜 11をパターエングすることにより、 図 2Dに示すように、 上部 電極 11 aを形成すると共に、 図 3に示すように、 上部電極 11 aから離間した位置に 、 ダミー膜としてダミー電極 1 1 bを形成する。 本実施形態では、 上部電極 1 1 aの面 積率を 1 %とし、 ダミー電極 1 1 bの面積率を 4 %としている。 従って、 上部電極 1 1 a及びダミ一電極 l i bの総面積率は 5 %である。
次に、 パターユングによる損傷等を回復させるための酸素を含有する雰囲気中での熱 処理を行う。 このとき、 本実施形態では、 上部電極 1 1 aの面積がウェハの面積の 1 % であるが、 ダミー電極 1 1 bが形成され、 上部電極 1 1 a及びダミー電極 1 1 bの総面 積率が 5 %となっているため、 上部電極 1 1 aの表面の成長及び荒れが抑制される。 その後、 図 2 Eに示すように、 強誘電体膜 1 0のパターユングを行うことにより、 容 量絶縁膜 1 0 aを形成する。 続いて、 後に保護膜として形成される A 1 203膜の剥がれ 防止用の酸素ァニールを行う。 なお、 強誘電体膜 1 0のパターユングの際に用いるレジ ストマスク （図示せず） としては、 ダミー電極 1 1 bをも覆うものを用いることが好ま しい。 これは、 ダミー電極 1 1 bが露出していると、 同一の条件でエッチング速度が相 違する強誘電体膜 1 0及びダミー電極 1 1 bがエッチングされることになり、 終了条件 の検出が困難となったり、 不純物がチャンパ内に飛散したりする虞があるからである。 次に、 図 2 Fに示すように、 保護膜として A 1 203膜 1 2をスパッタリング法にて全 面に形成する。 次いで、. スパッタリングによる損傷を緩和するために、 酸素ァニールを 行う。 保護膜 （A 1 20 3膜 1 2 ) により、 外部からの水素の強誘電体キャパシタへの侵 入が防止される。
その後、 図 2 Gに示すように、 A 1 20 3膜 1 2及び下部電極膜 9のパターユングを行 うことにより、 下部電極 9 aを形成する。 続いて、 後に保護膜として形成される A 1 2 03膜の剥がれ防止用の酸素ァニールを行う。 なお、 A 1 20 3膜 1 2及び下部電極膜 9 のパターユングの際に用いるレジストマスク （図示せず） としては、 強誘電体膜 1 0の パターニングの際と同様の理由から、 ダミー電極 1 1 bをも覆うものを用いることが好 ましい。
次に、 図 2 Hに示すように、 保護膜として A 1 203膜 1 3をスパッタリング法にて全 面に形成する。 次いで、 キャパシタリークを低減させるために、 酸素ァニールを行う。 その後、 図 2 Iに示すように、 層間絶縁膜 1 4を高密度プラズマ法により全面に形成 する。 層間絶縁膜 1 4の厚さは、 例えば 1 . 5 μ ΐη程度とする。
続いて、 図 2 Jに示すように、 CM P (化学機械的研磨） 法により、 層間絶縁膜 1 4 の平坦化を行う。 次に、 N20ガスを用いたプラズマ処理を行う。 この結果、 層間絶縁 膜 14の表層部が若干窒化され、 その内部に水分が浸入しにくくなる。 なお、 このプラ ズマ処理は、 N又は Oの少なくとも一方が含まれたガスを用いていれば有効的である。 次いで、 トランジスタの高濃度拡散層 22まで到達する孔を、 層間絶縁膜 14、 A 12 03膜 13、 シリコン酸化膜 8 b、 シリコン酸化膜 8 a及びシリコン酸窒化膜 7に形成 する。 その後、 スパッタリング法により、 T i膜及び T i N膜を連続して孔内に形成す ることにより、 バリアメタル膜 （図示せず） を形成する。 続いて、 更に、 孔内に、 CV D (化学気相成長） 法にて W膜を埋め込み、 CMP法により W膜の平坦ィヒを行うことに より、 Wブラグ 15を形成する。
次に、 図 2 Kに示すように、 Wプラグ 15の酸化防止膜として S i ON膜 16を、 例 えばプラズマ増速 CVD法により形成する。
次いで、 図 2 Lに示すように、 上部電極 11 aまで到達する孔及び下部電極 9 aまで 到達する孔を、 S i ON膜 16、 層間絶縁膜 14、 A 1203膜 13及び A 1203膜 1 2に形成する。 なお、 このとき、 ダミー電極 11 b又はその下の下部電極膜 9まで到達 する孔は形成しない。 その後、 損傷を回復させるために、 酸素ァニールを行う。
続いて、 図 2Mに示すように、 S i ON膜 16をエッチパックにより全面にわたって 除去することにより、 Wプラグ 15の表面を露出させる。 次に、 図 2 Nに示すように、 上部電極 11 aの表面の一部、 下部電極 9 aの表面の一部、 及び Wプラグ 15の表面が 露出した状態で、 A 1膜を形成し、 この A 1膜のパターユングを行うことにより、 A1 配線 17を形成する。 このとき、 例えば、 Wブラグ 15と上部電極 11 a又は下部電極 9 aとを A1配線 17の一部で互いに接続する。 また、 ダミー電極 11 b又はその下の 下部電極膜 9と A 1配線 17とは接続しない。
その後、 更に、 層間絶縁膜の形成、 コンタクトプラグの形成及び下から第 2層目以降 の配線の形成等を行う。 そして、 例えば TEOS酸化膜及ぴ S i N膜からなるカバー膜 を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
このように、 本実施形態では、 上部電極 11 aを形成する際に、 ダミー電極 11 bを 形成している。 このため、 その後の酸素を含有する雰囲気中での熱処理が行われても、 上部電極 11 aの表面の成長及ぴ荒れは生じない。
なお、 ダミー電極 11 bを形成する位置は、 特に限定されないが、 後に配線を形成す る予定の領域及びスクライブ領域から離間した位置とすることが好ましい。 また、 ダミ 一電極 1 1 aを均等に分散させる必要はなく、 粗密があってもよい。 更に、 ダミー電極 1 1 aの形状も特に正方形に限定されるものではなく、 円又は長方形等であってもよい 次に、 本願発明者が撮影した S EM (Scanning Electron Microscope) 写真について 説明する。 図 4 A乃至図 4 Fは、 上部電極の面積率が 0 . 0 3 %である試料の S EM写 真であり、 図 5は、 上部電極の面積率が 1 . 7 6 %である試料の S EM写真であり、 図
6は、 上部電極の面積率が 4 . 8 6 %である試料の S EM写真であり、 図 7は、 上部電 極の面積率が 6 . 8 8 %である試料の S EM写真であり、 図 8は、 上部電極の面積率が
1 0 . 2 9 %である試料の S E M写真であり、 図 9 A乃至図 9 Cは、 上部電極の面積率 が 2 0 %である試料の S EM写真である。 なお、 これらの試料にはダミー電極は形成さ れていない。
上部電極の面積率が 0 . 0 3 %の試料では、 図 4 A乃至図 4 Fに示すように、 上部電 極の表面に異常な成長が発生し、 これに伴って表面が非常に荒れていた。 なお、 図 4 C は、 図 4 B中の円で囲んだ部分の拡大写真である。
また、 上部面積の面積率が 1 . 7 6 %の試料でも、 図 5に示すように、 上部電極の表 面に異常な成長が発生し、 これに伴って表面が非常に荒れていた。
これらに対し、 上部電極の面積率が 4 . 8 6 %の試料では、 図 6に示すように、 荒れ が存在するものの、 その程度は微小であった。
更に、 上部電極の面積率が 6 . 8 8 %の試料及び上部電極の面積率が 1 0 . 2 9 %の 試料では、 夫々図 7及び図 8に示すように、 荒れが存在せず、 上部電極の表面は極めて 良好な状態となっていた。 また、 上部電極の面積率が 2 0 %の試料でも、 図 9 A乃至図 9 Cに示すように、 上部電極の表面は極めて良好な状態となっていた。
特に、 図 4 D乃至図 4 Fと図 9 A乃至図 9 Cとを比較すると、 上部電極の面積率と上 部電極の表面の荒れとの関係が顕著である。
これらの S E M写真は、 上述のようにダミ一電極が形成されていなレ、試料のものであ るが、 上部電極とダミー電極との相違は、 強誘電体キャパシタの電極として用いられる か否かであり、 これらが同一の上部電極膜から形成されている限り、 上部電極及びダミ 一電極の総面積率と上部電極の表面の荒れとの関係は同じ傾向を示すといえる。 従って 、 上部電極及ぴダミー電極の面積率は、 2 %以上であることが好ましく、 5 %以上であ ることがより一層好ましい。
また、 本発明は、 スタック型構造の強誘電体キャパシタ及ぴプレーナ型構造の強誘電 体キャパシタのいずれにも適用可能であるが、 特にプレーナ型構造の強誘電体キャパシ タに好適である。 これは、 熱処理時の強誘電体膜の露出度が大きいほど、 上部電極の表 面の荒れが顕著になる傾向があり、 プレーナ型構造の方が露出度が大きいからである。 産業上の利用可能性
以上詳述したように、 本発明によれば、 上部電極と同一の膜からダミー膜を形成して いるため、 上部電極を形成した後に熱処理を行っても上部電極の表面の荒れを抑制する ことができる。 この結果、 その後に形成する保護膜が剥がれにくくなり、 良好なリテン シヨン特性を得ることができる。

Claims

請求の範囲
1 . 半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体からなる容量絶縁膜と、
前記強誘電体膜上に形成された上部電極と、
前記上部電極から離間した位置に、 前記上部電極と同一の膜から形成されたダミ一膜 と、
を有することを特徴とする半導体装置。
2 . 前記上部電極及び前記ダミ一電極の総面積の、 '前記ウェハの半導体基板の面積を 基準とした割合は 2 %以上であることを特徴とする請求項 1に記載の半導体装置。
3 . 前記上部電極及び前記ダミ一電極の総面積の、 前記ウェハの半導体基板の面積を 基準とした割合は 5 %以上であることを特徴とする請求項 1に記載の半導体装置。
4 . 前記上部電極及び前記ダミー電極は、 酸化ィリジゥムからなることを特徴とする 請求項 1に記載の半導体装置。
5 . 前記容量絶縁膜は、 P bを含有することを特徴とする請求項 1に記載の半導体装 置。
6 . 前記下部電極、 前記容量絶縁膜及び前記上部電極を備えたプレーナ型構造の強誘 電体キャパシタを有することを特徴とする請求項 1に記載の半導体装置。
7 . 前記下部電極、 前記容量絶縁膜及び前記上部電極を覆う保護膜を有することを特徴 とする請求項 1に記載の半導体装置。
8 . 半導体基板の上方に下部電極膜を形成する工程と、 下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングすることにより、 上部電極を形成すると共に、 前記上 部電極から離間した位置にダミ一膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 .
9 . 前記上部電極及ぴ前記ダミ一電極の総面積の、 前記ウェハの半導体基板の面積を 基準とした割合を 2 %以上とすることを特徴とする請求項 8に記載の半導体装置の製造 方法。
1 0 . 前記上部電極及び前記ダミー電極の総面積の、 前記ウェハの半導体基板の面積 を基準とした割合を 5 %以上とすることを特徴とする請求項 8に記載の半導体装置の製 造方法。
1 1 . 前記上部電極膜として、 酸化ィリジゥム膜を形成することを特徴とする請求項 8に記載の半導体装置の製造方法。
1 2 . 前記強誘電体膜として、 P bを含有する膜を形成することを特徴とする請求項 8に記載の半導体装置の製造方法。
1 3 . 前記上部電極膜をパターユングする工程の後に、
前記強誘電体膜をパターニングすることにより、 容量絶縁膜を形成する工程と、 前記下部電極膜をパターニングすること,により、 下部電極を形成する工程と、 を有することを特徴とする請求項 8に記載の半導体装置の製造方法。
1 4 . 前記下部電極、 前記容量絶縁膜及ぴ前記上部電極を覆う保護膜を形成する工程 を有することを特徴とする請求項 1 3に記載の半導体装置の製造方法。
1 5 . 前記上部電極膜をパターユングする工程の後に、 酸素を含有する雰囲気中で熱 処理を行う工程を有することを特徴とする請求項 8に記載の半導体装置の製造方法。
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