JP2005026332A - メモリ装置及びその製造方法 - Google Patents
メモリ装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005026332A JP2005026332A JP2003187918A JP2003187918A JP2005026332A JP 2005026332 A JP2005026332 A JP 2005026332A JP 2003187918 A JP2003187918 A JP 2003187918A JP 2003187918 A JP2003187918 A JP 2003187918A JP 2005026332 A JP2005026332 A JP 2005026332A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- insulating film
- interlayer insulating
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたメモリ装置及びその製造方法を提供する。
【解決手段】局所配線15aを覆う第二層間絶縁膜8上に強誘電体キャパシタCを形成し、この強誘電体キャパシタCを覆うように第二層間絶縁膜8上にアルミナ(Al2O3)を形成する。次に、このアルミナをエッチバックして強誘電体キャパシタCの側面にサイドウォール10を形成する。さらに、サイドウォール10を形成した後で、局所配線15a上の第二層間絶縁膜8をエッチングして除去し、当該局所配線15a上を露出させるビアホール23を形成する。そして、この局所配線15a上からビアホール23内を通り強誘電体キャパシタC上にかけてアルミ配線を形成する。
【選択図】 図4
【解決手段】局所配線15aを覆う第二層間絶縁膜8上に強誘電体キャパシタCを形成し、この強誘電体キャパシタCを覆うように第二層間絶縁膜8上にアルミナ(Al2O3)を形成する。次に、このアルミナをエッチバックして強誘電体キャパシタCの側面にサイドウォール10を形成する。さらに、サイドウォール10を形成した後で、局所配線15a上の第二層間絶縁膜8をエッチングして除去し、当該局所配線15a上を露出させるビアホール23を形成する。そして、この局所配線15a上からビアホール23内を通り強誘電体キャパシタC上にかけてアルミ配線を形成する。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は、メモリ装置及びその製造方法に関し、特に、導電層を覆う層間絶縁膜上に形成されたキャパシタの側面に絶縁膜からなるサイドウォールを形成し、次に、この層間絶縁膜に導電層上を露出させる開口部を形成し、その後、この導電層上から開口部内を通りキャパシタ上にかけて配線層を形成することによって、キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたものである。
【0002】
【従来の技術】
従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ(FeRAM:ferroelectric memory)が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。この種の強誘電体メモリにおいても、他のDRAM(daynamic random access memory)等の半導体装置と同様にその微細化、高集積化が進みつつある。
【0003】
図5は従来例に係る強誘電体メモリ300の構成例を示す断面図である。図5において、この強誘電体メモリ300は、シリコン基板(図示せず)と、このシリコン基板に形成されたMOSトランジスタ(図示せず)と、このMOSトランジスタを覆うようにシリコン基板上に設けられた第一層間絶縁膜(図示せず)と、この第一層間絶縁膜上に設けられた局所配線(local interconnect)315a及び315bと、これらの局所配線315a及び315bを覆うように第一層間絶縁膜上に設けられた第二層間絶縁膜308とを備えている。
【0004】
これらの中で、局所配線315a及び315bは、図示しない第一層間絶縁膜(シリコン酸化膜)と、第二層間絶縁膜(シリコン酸化膜)308との間で水平方向に設けられた配線パターンのことであり、例えば、第一層間絶縁膜のコンタクトホール内に設けられたプラグ電極と、第二層間絶縁膜308のビアホール内に設けられたアルミ配線312とを接続するものである。これらの局所配線315a及び315bは、通常、窒化チタン(TiN)で形成されることが多い。局所配線技術は、配線設計の自由度を高めるために必要不可欠な技術であり、DRAMだけでなくFeRAMにも適用されている。
【0005】
また、図5に示すように、この強誘電体メモリ300は、第二層間絶縁膜308上に設けられたシリコン窒化膜314と、このシリコン窒化膜314上に設けられた強誘電体キャパシタC´と、この強誘電体キャパシタC´を覆う水素バリア膜310とを備えている。この強誘電体メモリ300は、例えば、アルミ配線312によってその上部電極が導通した2つの強誘電体キャパシタC´と、シリコン基板に形成された1個のMOSトランジスタとでメモリセルを構成する、いわゆる1T2C型の構造を有している。
【0006】
図6(A)〜(C)は、上述した強誘電体メモリ300の製造方法を示す工程図である。なお、この工程図では、シリコン基板にMOSトランジスタを形成する工程と、このMOSトランジスタを覆うようにシリコン基板に第一層間絶縁膜を形成する工程と、MOSトランジスタのソース領域上とドレイン領域上の第一層間絶縁膜上にそれぞれコンタクトホールを形成する工程と、これらのコンタクトホール内を埋め込むようにプラグ電極を形成する工程等を省いて記載している。
【0007】
図6(A)においてに、図示しない第一層間絶縁膜(シリコン酸化膜)上に窒化チタンからなる局所配線315a及び315bを形成した後、これらの局所配線315a及び315bを覆うように第一層間絶縁膜上に第二層間絶縁膜308をCVD(chemical vapor deposition)で形成する。次に、この第二層間絶縁膜上308にシリコン窒化膜314をCVDで形成する。
【0008】
そして、このシリコン窒化膜314上に、下部電極膜(Pt)309aと、強誘電体膜(PZT)309bと、上部電極膜(Pt)309cとを順次形成する。さらに、これらの積層膜をフォトリソグラフィ技術と、ドライエッチング技術とを用いて、所定形状にパターニングし、強誘電体キャパシタC´を形成する。その後、図6(A)に示すように、この強誘電体キャパシタC´上に水素バリア膜310を形成する。この水素バリア膜310は、例えばアルミナ(Al2O3)である。水素による、強誘電体膜の還元作用により、強誘電体膜が劣化してしまうので、この水素バリア膜310で強誘電体膜309bへの水素の拡散を防ぐ。
【0009】
次に、フォトリソグラフィ技術を用いて、この水素バリア膜310上に強誘電体キャパシタC´の上方を開口し、他を覆うレジストパターンを形成する。そして、このレジストパターンを用いて水素バリア膜310にドライエッチングを施して、図6(B)に示すように、強誘電体キャパシタC´上の水素バリア膜310にアルミ配線接続用の開口部321を形成する。
【0010】
次に、図6(C)に示すように、この水素バリア膜310で覆われた強誘電体キャパシタC´を覆うように、シリコン窒化膜314上に第三層間絶縁膜(シリコン酸化膜)311を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、MOSトランジスタのソース領域と接続する局所配線315a上と、水素バリア膜310に設けられた開口部321から露出した上部電極膜309cにビアホール323を形成する。その後、このビアホール323内を埋め込むようにして、第三層間絶縁膜311上にアルミ配線312を形成して、図5に示した強誘電体メモリ300を完成させる。
【0011】
【特許文献1】
特開2002−261161号公報
【0012】
【発明が解決しようとする課題】
ところで、従来例に係る強誘電体メモリ300の製造方法によれば、図6(B)に示したように、強誘電体キャパシタC´上に水素バリア膜310を形成した後で、この水素バリア膜310上にフォトリソグラフィ技術を用いてレジストパターン(図示せず)を形成し、このレジストパターンをマスクにして水素バリア膜310にエッチング処理を施してアルミ配線接続用の開口部321を形成していた。
【0013】
また、この開口部321を形成した後で、図6(C)に示したように、強誘電体キャパシタC´上に第三層間絶縁膜311を形成していた。そして、この第三層間絶縁膜311上にフォトリソグラフィ技術(工程)を用いてレジストパターン(図示せず)を形成し、このレジストパターンをマスクにして第三層間絶縁膜311にビアホール323を形成していた。
【0014】
しかしながら、強誘電体キャパシタC´の上部電極膜309cにアルミ配線接続用の領域を確保するために形成するために、開口部321と、第三層間絶縁膜311と、ビアホール323とを形成しなければならず、フォトリソグラフィ工程やCVD工程が多い。そのため、強誘電体メモリ300の完成に多くの時間を要してしまうという問題があった。
【0015】
そこで、この発明はこのような問題を解決したものであって、キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたメモリ装置及びその製造方法の提供を目的とする。
【0016】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係るメモリ装置は、下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられ上部電極膜とからなるキャパシタを有するメモリ装置であって、導電層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられた前記キャパシタと、前記キャパシタの側面に設けられた絶縁性のサイドウォールと、前記導電層上の前記層間絶縁膜に設けられた当該導電層上を露出させる開口部と、前記導電層上から前記開口部内を通り前記キャパシタ上にかけて設けられた配線層とを備え、前記配線層と前記キャパシタの下部電極膜とは前記サイドウォールによって電気的に絶縁されていることを特徴とするものである。
【0017】
本発明に係るメモリ装置によれば、キャパシタの下部電極膜と配線層とが電気的に絶縁された状態で、このキャパシタの上部電極膜と配線層とが電気的に接続されている。このような構造のメモリ装置を製造する場合には、キャパシタが形成された層間絶縁膜上にサイドウォール用の絶縁膜を形成し、このサイドウォール用の絶縁膜をエッチバックすることにより、キャパシタの上部電極膜に配線接続用の領域を確保することができる。従って、従来方式と比べて、メモリ装置の製造工程の短縮に貢献することができる。
【0018】
本発明に係る第1のメモリ装置の製造方法は、下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極膜とからなるキャパシタを有するメモリ装置の製造方法であって、導電層を覆う層間絶縁膜上に前記キャパシタを形成する工程と、前記キャパシタの側面に絶縁性のサイドウォールを形成する工程と、前記サイドウォールを形成した後で前記導電層上の前記層間絶縁膜をエッチングして除去し、当該導電層上を露出させる開口部を形成する工程と、前記導電層上から前記開口部内を通り前記キャパシタ上にかけて配線層を形成する工程と、を含むことを特徴とするものである。
【0019】
また、本発明に係る第2のメモリ装置の製造方法は、上述した第1のメモリ装置の製造方法において、前記サイドウォールを形成する工程では、前記キャパシタを覆うように前記層間絶縁膜上にサイドウォール用の絶縁膜を形成し、前記サイドウォール用の絶縁膜をエッチバックすることにより、前記サイドウォールを形成することを特徴とするものである。
【0020】
本発明に係る第1、第2のメモリ装置の製造方法によれば、キャパシタの側面に絶縁性のサイドウォールを形成することで、このキャパシタの側面を電気的に絶縁させた状態で、当該キャパシタの上部電極膜を露出させることができる。従って、従来方式と比べて、キャパシタを覆うように層間絶縁膜上に他の層間絶縁膜を形成し、この他の層間絶縁膜を選択的にエッチングしてキャパシタの上部電極膜に配線接続用の開口部を形成しなくても、キャパシタの上部電極膜に配線接続用の領域を確保することができ、メモリ装置の製造工程数を少なくすることができる。
【0021】
本発明に係る第3のメモリ装置の製造方法は、上述した第1、第2のメモリ装置の製造方法において、前記キャパシタは強誘電体キャパシタであり、前記絶縁膜は水素バリア機能を有することを特徴とするものである。
本発明に係る第3のメモリ装置の製造方法によれば、キャパシタの側面に水素バリア機能を有するサイドウォールを形成するので、従来方式と比べて、フォトマスクやフォトレジストを用いて、キャパシタ上の水素バリア膜に配線接続用の開口部を形成する必要がなく、当該開口部を形成するためのフォトリソグラフィ工程を省くことができる。
【0022】
本発明に係る第4のメモリ装置の製造方法は、上述した第3のメモリ装置の製造方法において、前記強誘電体キャパシタの側面にサイドウォールを形成する工程と、前記導電層上を露出させる開口部を形成する工程との間に、前記強誘電体キャパシタを酸素を含む雰囲気中で熱処理する工程を含むことを特徴とするものである。
【0023】
本発明に係る第4のメモリ装置の製造方法によれば、強誘電体キャパシタの強誘電体膜を結晶化、或いは再結晶化させることができる。また、強誘電体キャパシタを酸素を含む雰囲気中で熱処理する際に、導電層上は層間絶縁膜で覆われているので、導電層を酸素に晒さずに済み、導電層の酸化を防ぐことができる。
【0024】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係るメモリ装置の製造方法について説明する。
図1は本発明の実施形態に係る強誘電体メモリ(FeRAM)100の構成例を示す断面図である。
【0025】
図1に示す強誘電体メモリ100は、シリコン基板1上に複数個のMOSトランジスタTと、複数個の強誘電体キャパシタCとを備えており、例えば1個のMOSトランジスタTと、2個の強誘電体キャパシタCとで、いわゆる1T2C型のメモリセルを構成している。
図1に示すように、MOSトランジスタTは、シリコン基板1に形成されたゲート酸化膜2と、このゲート酸化膜2上に形成されたゲート電極(ワード線)3と、このゲート電極3下のチャネル領域両側のシリコン基板1に形成されたソース領域4a及びドレイン領域4bと、から構成されている。
【0026】
また、強誘電体キャパシタCは、第二層間絶縁膜8上に積層された下部電極膜9aと、強誘電体膜9bと、上部電極膜9cとから構成されており、この強誘電体キャパシタCの側面(側壁)には、強誘電体膜9bへの水素の拡散を防止する水素バリア膜10が形成されている。この水素バリア膜10は、例えば、アルミナ(Al2O3)で形成されたものである。以下で、この強誘電体キャパシタCの側面に残された水素バリア膜10を、サイドウォールともいう。
【0027】
さらに、図1に示すように、2個の強誘電体キャパシタCと1個のMOSトランジスタTとからなるメモリセルのビット線は、ソース領域4a上のコンタクトホール内に形成されたプラグ電極13a及び13bと、局所配線(local interconnect)15a及び15bと、アルミ配線12とによって構成されている。プラグ電極13a及び13bは例えばタングステン(W)からなり、アルミ配線12は例えばAl−Cu等のアルミ合金膜からなるものである。また、局所配線15a及び15bはチタンナイトライド(TiN)膜からなるものである。
【0028】
この局所配線15a及び15bは、第1層間絶縁膜5上において、例えば、図1の紙面に対して垂直方向に配線することが可能である。このため、例えば、プラグ電極13a上にアルミ配線12が直接接続している形の強誘電体メモリと比べて、その配線設計の自由度が高くなっている。
図1に示すように、この局所配線15a上の第二層間絶縁膜8にビアホールが形成されている。そして、アルミ配線12は、この局所配線15a上からビアホール内を通り強誘電体キャパシタC上にかけて形成されている。
【0029】
本発明に係る強誘電体メモリ100によれば、強誘電体キャパシタCの下部電極膜9aとアルミ配線12とが電気的に絶縁された状態で、この強誘電体キャパシタCの上部電極膜9aとアルミ配線12とが電気的に接続されている。
このような構造の強誘電体メモリ100を製造する場合には、強誘電体キャパシタCが形成された第二層間絶縁膜8上にアルミナを形成し、このアルミナをエッチバックすることにより、強誘電体キャパシタCの上部電極膜9cにアルミ配線接続用の領域を確保することができる。従って、従来方式と比べて、強誘電体メモリの製造工程の短縮に貢献することができる。
【0030】
図2(A)〜図4(B)は、この強誘電体メモリ100の製造方法を示す工程図である。次に、上記の強誘電体キャパシタCの側面にサイドウォール10を形成する工程と、局所配線15a上からビアホール内を通り強誘電体キャパシタC上にかけてアルミ配線12を形成する工程とを含めて、強誘電体メモリ100の製造方法について説明する。
【0031】
図2(A)において、まず始めに、周知のCMOSプロセスを用いてシリコン基板1にMOSトランジスタTを形成する。
具体的には、まず始めに、シリコン基板1にシリコン酸化膜からなる素子分離層14を形成する。この素子分離層の形成は、例えばLOCOS(local oxidation of silicon)法により行う。次に、この素子分離層14で囲まれたMOSトランジスタ形成領域のシリコン基板1上にゲート酸化膜2を形成する。このゲート酸化膜2の厚さは、例えば10[nm]程度である。このゲート酸化膜の形成は、例えば熱酸化法により行う。
【0032】
そして、CVD法を用いて、このゲート酸化膜2の上面にリン等の不純物を含む多結晶シリコン膜を形成する。この多結晶シリコン膜の厚さは、例えば300[nm]である。さらに、フォトリソグラフィ技術とドライエッチング技術を用いて、この多結晶シリコン膜を所定形状にパターニングし、ゲート電極3を形成する。
【0033】
次に、このゲート電極3をマスクとして、シリコン基板1にリン等の不純物をイオン注入し、ゲート電極3下(チャネル領域)の両側のシリコン基板1に、ソース領域4aとドレイン領域4bとを同時に形成する。このようにして、シリコン基板1にMOSトランジスタTを完成させる。
次に、図2(A)に示すように、このMOSトランジスタTを覆うようにシリコン基板1上に第一層間絶縁膜5を形成する。この第一層間絶縁膜5は、例えばノンドープのシリコン酸化膜(以下で、NSG:non dope silicate glassという)であり、その膜厚は800〜1000[nm]程度である。この第一層間絶縁膜5は、例えばCVD法を用いて形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術を用いて、ソース領域4a上と、ドレイン領域4b上の第一層間絶縁膜5にそれぞれコンタクトホールを形成する(この後の工程で、コンタクトホール内にアルミ配線を形成する場合には、ウエット及びドライエッチング技術を用いる。)。
【0034】
次に、図2(A)に示すように、これらのコンタクトホール内にタングステン(W)等の高融点金属膜からなるプラグ電極13a及び13bを形成する。ここでは、ソース領域4a上にプラグ電極13aを形成し、ドレイン領域4bにプラグ電極13bを形成する。これらのプラグ電極13a及び13bは、例えば、CVDによる第一層間絶縁膜5上へのW膜の堆積と、CMP(chemical mechanical polish)によるW膜の平坦化によって形成する。
【0035】
次に、これらのプラグ電極13a及び13bが形成された第一層間絶縁膜5上に、上述した局所配線用のTiN膜を形成する。このTiN膜は、例えばTiターゲットと、N2プラズマを用いた反応性スパッタリング法を用いて200[nm]程度の厚さに形成する。そして、フォトリソグラフィ技術により、このTiN膜を所定形状にパターニングして、図2(B)に示すように、第一層間絶縁膜5上に局所配線15a及び15bを形成する。ここでは、プラグ電極13a上に局所配線15aを形成し、プラグ電極13b上に局所配線15bを形成する。
【0036】
次に、図2(C)に示すように、この局所配線15a及び15bを覆うようにして、第一層間絶縁膜5上に第二層間絶縁膜8を形成する。この第二層間絶縁膜8は、例えばMOSトランジスタT側への酸素の拡散を防ぐことが可能なシリコン窒化膜であり、その膜厚は600〜750[nm]程度である。この第二層間絶縁膜8は、例えばCVD法を用いて形成する。
【0037】
次に、この第二層間絶縁膜8上に強誘電体キャパシタを形成する。この強誘電体キャパシタの形成は、スパッタリング法による電極材料の形成技術と、周知のゾルーゲル法を用いた強誘電体膜の形成技術等を用いて行う。
具体的には、図2(C)に示すように、この第二層間絶縁膜8上に白金(Pt)等の下部電極膜9aを形成する。この下部電極膜9aの形成は、例えばスパッタリング法を用いて行う。次に、この下部電極膜9a上にSBT(SrBi2Ta2O9)、またはPZT(PbZr1−XTiXO3)等の強誘電体膜の原料液をスピンコート法により下部電極膜上に塗布する。そして、この塗布された原料液を400[℃]程度の乾燥雰囲気中で乾燥させる。このような塗布・乾燥の工程を数回繰り返して、強誘電体膜9bを所望の膜厚に形成する。ここでは、強誘電体膜9bとして、例えばPZTを150[nm]程度の厚さに形成する。
【0038】
次に、この強誘電体膜9bを形成したシリコン基板1を700[℃]程度の酸素を含む雰囲気中で熱処理して、この強誘電体膜9bを結晶化させる(O2アニール)。そして、この結晶化された強誘電体膜9b上に白金(Pt)等の上部電極膜9cを形成する。この上部電極膜9cの形成は、例えばスパッタリング法を用いて行う。その後、フォトリソグラフィ技術とドライエッチング技術とを用いて、この上部電極膜9cと、強誘電体膜9bと、下部電極膜9aとを所定形状にパターニングし、図3(A)に示す強誘電体キャパシタCを形成する。
【0039】
次に、図3(B)に示すように、この強誘電体キャパシタCを形成した第二層間絶縁膜8の上面全体に、スパッタリング法を用いて、水素バリア膜10を形成する。この実施形態では、水素バリア膜10の一例として、アルミナ(Al2O3)を10〜50[nm]程度の厚さに形成する。
そして、この水素バリア膜10をスパッタエッチング装置を用いてエッチバックし、図3(C)に示すように、強誘電体キャパシタCの側面に水素バリア膜10を残すと共に、強誘電体キャパシタCの上方及び第二層間絶縁膜8上から水素バリア膜10を除去する。水素バリア膜10が除去された上部電極膜9c上がアルミ配線接続用の領域となる。
【0040】
ここで、エッチバックとは、周知のように、フォトレジスト等からなるマスクを用いずに水素バリア膜を全面的にエッチングするエッチング技術のことである。このエッチバックのエッチング条件の一例を表1に示す。
【0041】
[表1]
BCl3ガス流量 20[SCCM]
C12 ガス流量 80[SCCM]
RFパワー 900/450[W](Sourcd/ Bias)
圧力 0.3[Pa]
エッチングレート 約130[nm/min]
次に、図3(C)に示したように、強誘電体キャパシタCの側面にサイドウォール10を形成した後で、このシリコン基板1にリカバリーO2アニールを施す。このリカバリーO2アニールの温度条件は、強誘電体膜がSBTからなる場合は例えば500〜700[℃]、好ましくは600〜650[℃]程度である。また、強誘電体膜がPZTからなる場合は例えば400〜650[℃]程度、好ましくは500〜600[℃]程度である。リカバリ−O2アニールの処理時間は、上記の温度条件を考慮して、例えば0.5〜3[hour]の範囲内で規定する。
【0042】
このようなリカバリーO2アニールをシリコン基板1に施すことで、強誘電体キャパシタCのパターニング時や、サイドウォールの形成時に強誘電体膜9bに生じたエッチングダメージを取り除くことができ、この強誘電体膜の結晶性を回復させることができる(再結晶化させることができる)。
また、上述したように、この実施形態では、第二層間絶縁膜8をシリコン窒化膜で構成しているので、このリカバリーO2アニール時や、O2アニール時に、局所配線15a及び15bや、MOSトランジスタTへの酸素の拡散を防ぐことができる。従って、局所配線15a及び15bの酸化や、MOSトランジスタTのゲート絶縁膜2の厚膜化等を防ぐことができ、局所配線15a及び15bの電気抵抗の増大や、MOSトランジスタTの特性の変動を防ぐことができる。
【0043】
次に、図4(A)に示すように、シリコン基板1にリカバリーO2アニールを施した後で、フォトリソグラフィ技術と、エッチング技術を用いて局所配線15a上の第二層間絶縁膜8をエッチングして除去し、この局所配線15上に当該局所配線15上を露出させるビアホール23を形成する。このビアホール23形成時のエッチング条件の一例を表2に示す。
【0044】
[表2]
CHF3ガス流量 150[SCCM]
O2ガス流量 20[SCCM]
RFパワー 500[W]
圧力 300[mTorr]
エッチングレート 約340[nm/min]
そして、図4(B)に示すように、このビアホール内を埋め込むようにして、強誘電体キャパシタCが形成された第二層間絶縁膜上にAl−Cu等のアルミ合金膜12´を形成する。このアルミ合金膜12´は、例えばスパッタリング法によって形成する。そして、フォトリソグラフィ技術とエッチング技術を用いて、このアルミ合金膜12´をパターニングする。これにより、図1に示したように、局所配線15a上からビアホール内を通り強誘電体キャパシタC上にかけてアルミ配線12を形成する。
【0045】
そして、このアルミ配線12を形成した後で、シリコン基板1に水素化処理を施す。水素化処理とは、シリコン基板1を水素を含む雰囲気中で熱処理する処理のことである。MOSトランジスタTのゲート酸化膜2等には、強誘電体メモリ100を製造する過程でのドライエッチング等によって、ダングリングボンドが生じてしまう。そこで、このダングリングボンドを水素化処理によって水素終端させ、図1に示した強誘電体メモリ100を完成させる。
【0046】
このように、本発明の強誘電体メモリ100の製造方法によれば、エッチバックにより強誘電体キャパシタCの側面にアルミナからなるサイドウォール10を形成することで、この強誘電体キャパシタCの側面を電気的に絶縁させた状態で、この強誘電体キャパシタCの上部電極膜9cを露出させることができる。
従って、従来方式と比べて、フォトリソグラフィ技術を用いて、強誘電体メモリ上の水素バリア膜に開口部321を形成しなくて済む(図6(B)参照)。また、この強誘電体キャパシタC´を覆うように第ニ層間絶縁膜308上に第三層間絶縁膜311を形成する必要がない。さらに、この第三層間絶縁膜311上にレジストパターンを形成し、このレジストパターンをマスクにして第三層間絶縁膜をエッチングして除去し、強誘電体キャパシタC´上にアルミ配線接続用のビアホール323を形成する必要もない。
【0047】
従来方式のように、フォトリソグラフィ工程と、CVD工程を行わなくても、強誘電体キャパシタCの上部電極膜9cにアルミ配線接続用の領域を確保することができるので、強誘電体メモリの製造工程数を少なくすることができる。
また、フォトリソグラフィ工程を減らすことで、高価なフォトマスクの使用数も減らすことができる。これにより、強誘電体メモリの製造コストの低減に寄与することができる。
【0048】
さらに、従来方式と比べて、本発明に係る強誘電体メモリ100の製造方法によれば、第三層間絶縁膜を形成していないので、ビアホール23を形成する時に、このビアホールのアスペクト比(ビアホールの高さ/ビアホールの径)を低減することができる(図4(A)参照)。従って、このビアホール23内にアルミ合金膜12´を良好に埋め込むことができ、アルミ配線12と局所配線15aとの接続の信頼性を高めることができる。
【0049】
この実施形態では、下部電極膜9aが本発明の下部電極膜に対応し、強誘電体膜9bが本発明の誘電体膜に対応し、上部電極膜9cが本発明の上部電極膜に対応している。また、強誘電体キャパシタCが本発明のキャパシタに対応し、局所配線15aが本発明の導電層に対応している。さらに、第二層間絶縁膜8が本発明の層間絶縁膜に対応し、アルミナ(Al2O3)が本発明のサイドウォール用の絶縁膜に対応している。また、サイドウォール10が本発明のサイドウォールに対応し、ビアホール23が本発明の開口部に対応している。さらに、アルミ配線12が本発明の配線層に対応し、強誘電体メモリ100が本発明のメモリ装置に対応している。
【0050】
なお、この実施形態では、サイドウォール10をアルミナ(Al2O3)で形成する場合について説明したが、これに限られることはなく、サイドウォール10をイリジウムオキサイド(IrOX)で形成しても良い。サイドウォール10をイリジウムオキサイドで形成する場合には、強誘電体キャパシタCが形成された第二層間絶縁膜8上にイリジウムオキサイドを形成し、このイリジウムオキサイドをエッチバックする。このイリジウムオキサイドのエッチバック条件の一例を表3に示す。
【0051】
[表3]
BCl3ガス流量 20[SCCM]
C12 ガス流量 80[SCCM]
RFパワー 900/450[W](Sourcd/ Bias)
圧力 0.3[Pa]
エッチングレート 約145[nm/min]
このイリジウムオキサイドは、アルミナと同様に水素バリア機能を有する絶縁膜なので、アルミ配線12を形成した後の水素化処理においても、強誘電体キャパシタCの側面を水素から保護することができる。
【0052】
また、この実施形態では、本発明のメモリ装置の一例として、強誘電体キャパシタCを有するFeRAMの場合について説明したが、本発明のメモリ装置はこれに限られることはなく、例えばDRAMでも良い。この場合には、キャパシタの側面を水素から保護する必要がないので、サイドウォール10をアルミナでなく、シリコン酸化膜等で形成することも可能である。
【0053】
従来方式のDRAMの製造方法と比べて、第三層間絶縁膜311(図6(C)参照)の形成工程を省くことができるので、DRAMの製造工程を短縮することができる。また、キャパシタの上方をフォトレジストで覆った状態で、局所配線15a上にビアホール23を形成することができるので、キャパシタへのエッチングダメージを低減することができる。
【0054】
さらに、この実施形態では、第二層間絶縁膜8をシリコン窒化膜のみで構成する場合について説明したが、これに限られることはない。この第二層間絶縁膜8を下層をNSG、上層をシリコン窒化膜とする積層構造の膜で構成しても良い。このような構成によれば、上層にシリコン窒化膜があるので、上述の実施形態と同様に、強誘電体膜9bの結晶化を行うO2アニールや、この強誘電体膜9bの結晶性を回復させるリカバリーO2アニール時に、酸素のシリコン基板1側への拡散を防ぐことができる。
【図面の簡単な説明】
【図1】実施形態に係る強誘電体メモリ100の構成例を示す図。
【図2】強誘電体メモリ100の製造方法(その1)を示す図。
【図3】強誘電体メモリ100の製造方法(その2)を示す図。
【図4】強誘電体メモリ100の製造方法(その3)を示す図。
【図5】従来例に係る強誘電体メモリ300の構成例を示す図。
【図6】強誘電体メモリ300の製造方法を示す図。
【符号の説明】
1 シリコン基板、2 ゲート酸化膜、3 ゲート電極(ワード線)、4a ソース領域、4b ドレイン領域、5 第一層間絶縁膜、8 第二層間絶縁膜、9a 下部電極膜、9b 強誘電体膜、9c 上部電極膜、10 水素バリア膜、12 アルミ配線、12´ アルミ合金膜、13a、13b プラグ電極、14 素子分離層、15a、15b 局所配線、23 ビアホール、100 強誘電体メモリ、C 強誘電体キャパシタ、T MOSトランジスタ
【発明の属する技術分野】
本発明は、メモリ装置及びその製造方法に関し、特に、導電層を覆う層間絶縁膜上に形成されたキャパシタの側面に絶縁膜からなるサイドウォールを形成し、次に、この層間絶縁膜に導電層上を露出させる開口部を形成し、その後、この導電層上から開口部内を通りキャパシタ上にかけて配線層を形成することによって、キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたものである。
【0002】
【従来の技術】
従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ(FeRAM:ferroelectric memory)が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。この種の強誘電体メモリにおいても、他のDRAM(daynamic random access memory)等の半導体装置と同様にその微細化、高集積化が進みつつある。
【0003】
図5は従来例に係る強誘電体メモリ300の構成例を示す断面図である。図5において、この強誘電体メモリ300は、シリコン基板(図示せず)と、このシリコン基板に形成されたMOSトランジスタ(図示せず)と、このMOSトランジスタを覆うようにシリコン基板上に設けられた第一層間絶縁膜(図示せず)と、この第一層間絶縁膜上に設けられた局所配線(local interconnect)315a及び315bと、これらの局所配線315a及び315bを覆うように第一層間絶縁膜上に設けられた第二層間絶縁膜308とを備えている。
【0004】
これらの中で、局所配線315a及び315bは、図示しない第一層間絶縁膜(シリコン酸化膜)と、第二層間絶縁膜(シリコン酸化膜)308との間で水平方向に設けられた配線パターンのことであり、例えば、第一層間絶縁膜のコンタクトホール内に設けられたプラグ電極と、第二層間絶縁膜308のビアホール内に設けられたアルミ配線312とを接続するものである。これらの局所配線315a及び315bは、通常、窒化チタン(TiN)で形成されることが多い。局所配線技術は、配線設計の自由度を高めるために必要不可欠な技術であり、DRAMだけでなくFeRAMにも適用されている。
【0005】
また、図5に示すように、この強誘電体メモリ300は、第二層間絶縁膜308上に設けられたシリコン窒化膜314と、このシリコン窒化膜314上に設けられた強誘電体キャパシタC´と、この強誘電体キャパシタC´を覆う水素バリア膜310とを備えている。この強誘電体メモリ300は、例えば、アルミ配線312によってその上部電極が導通した2つの強誘電体キャパシタC´と、シリコン基板に形成された1個のMOSトランジスタとでメモリセルを構成する、いわゆる1T2C型の構造を有している。
【0006】
図6(A)〜(C)は、上述した強誘電体メモリ300の製造方法を示す工程図である。なお、この工程図では、シリコン基板にMOSトランジスタを形成する工程と、このMOSトランジスタを覆うようにシリコン基板に第一層間絶縁膜を形成する工程と、MOSトランジスタのソース領域上とドレイン領域上の第一層間絶縁膜上にそれぞれコンタクトホールを形成する工程と、これらのコンタクトホール内を埋め込むようにプラグ電極を形成する工程等を省いて記載している。
【0007】
図6(A)においてに、図示しない第一層間絶縁膜(シリコン酸化膜)上に窒化チタンからなる局所配線315a及び315bを形成した後、これらの局所配線315a及び315bを覆うように第一層間絶縁膜上に第二層間絶縁膜308をCVD(chemical vapor deposition)で形成する。次に、この第二層間絶縁膜上308にシリコン窒化膜314をCVDで形成する。
【0008】
そして、このシリコン窒化膜314上に、下部電極膜(Pt)309aと、強誘電体膜(PZT)309bと、上部電極膜(Pt)309cとを順次形成する。さらに、これらの積層膜をフォトリソグラフィ技術と、ドライエッチング技術とを用いて、所定形状にパターニングし、強誘電体キャパシタC´を形成する。その後、図6(A)に示すように、この強誘電体キャパシタC´上に水素バリア膜310を形成する。この水素バリア膜310は、例えばアルミナ(Al2O3)である。水素による、強誘電体膜の還元作用により、強誘電体膜が劣化してしまうので、この水素バリア膜310で強誘電体膜309bへの水素の拡散を防ぐ。
【0009】
次に、フォトリソグラフィ技術を用いて、この水素バリア膜310上に強誘電体キャパシタC´の上方を開口し、他を覆うレジストパターンを形成する。そして、このレジストパターンを用いて水素バリア膜310にドライエッチングを施して、図6(B)に示すように、強誘電体キャパシタC´上の水素バリア膜310にアルミ配線接続用の開口部321を形成する。
【0010】
次に、図6(C)に示すように、この水素バリア膜310で覆われた強誘電体キャパシタC´を覆うように、シリコン窒化膜314上に第三層間絶縁膜(シリコン酸化膜)311を形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術とを用いて、MOSトランジスタのソース領域と接続する局所配線315a上と、水素バリア膜310に設けられた開口部321から露出した上部電極膜309cにビアホール323を形成する。その後、このビアホール323内を埋め込むようにして、第三層間絶縁膜311上にアルミ配線312を形成して、図5に示した強誘電体メモリ300を完成させる。
【0011】
【特許文献1】
特開2002−261161号公報
【0012】
【発明が解決しようとする課題】
ところで、従来例に係る強誘電体メモリ300の製造方法によれば、図6(B)に示したように、強誘電体キャパシタC´上に水素バリア膜310を形成した後で、この水素バリア膜310上にフォトリソグラフィ技術を用いてレジストパターン(図示せず)を形成し、このレジストパターンをマスクにして水素バリア膜310にエッチング処理を施してアルミ配線接続用の開口部321を形成していた。
【0013】
また、この開口部321を形成した後で、図6(C)に示したように、強誘電体キャパシタC´上に第三層間絶縁膜311を形成していた。そして、この第三層間絶縁膜311上にフォトリソグラフィ技術(工程)を用いてレジストパターン(図示せず)を形成し、このレジストパターンをマスクにして第三層間絶縁膜311にビアホール323を形成していた。
【0014】
しかしながら、強誘電体キャパシタC´の上部電極膜309cにアルミ配線接続用の領域を確保するために形成するために、開口部321と、第三層間絶縁膜311と、ビアホール323とを形成しなければならず、フォトリソグラフィ工程やCVD工程が多い。そのため、強誘電体メモリ300の完成に多くの時間を要してしまうという問題があった。
【0015】
そこで、この発明はこのような問題を解決したものであって、キャパシタの上部電極膜に配線接続用の領域を工程数少なく確保できるようにしたメモリ装置及びその製造方法の提供を目的とする。
【0016】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係るメモリ装置は、下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられ上部電極膜とからなるキャパシタを有するメモリ装置であって、導電層を覆う層間絶縁膜と、前記層間絶縁膜上に設けられた前記キャパシタと、前記キャパシタの側面に設けられた絶縁性のサイドウォールと、前記導電層上の前記層間絶縁膜に設けられた当該導電層上を露出させる開口部と、前記導電層上から前記開口部内を通り前記キャパシタ上にかけて設けられた配線層とを備え、前記配線層と前記キャパシタの下部電極膜とは前記サイドウォールによって電気的に絶縁されていることを特徴とするものである。
【0017】
本発明に係るメモリ装置によれば、キャパシタの下部電極膜と配線層とが電気的に絶縁された状態で、このキャパシタの上部電極膜と配線層とが電気的に接続されている。このような構造のメモリ装置を製造する場合には、キャパシタが形成された層間絶縁膜上にサイドウォール用の絶縁膜を形成し、このサイドウォール用の絶縁膜をエッチバックすることにより、キャパシタの上部電極膜に配線接続用の領域を確保することができる。従って、従来方式と比べて、メモリ装置の製造工程の短縮に貢献することができる。
【0018】
本発明に係る第1のメモリ装置の製造方法は、下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極膜とからなるキャパシタを有するメモリ装置の製造方法であって、導電層を覆う層間絶縁膜上に前記キャパシタを形成する工程と、前記キャパシタの側面に絶縁性のサイドウォールを形成する工程と、前記サイドウォールを形成した後で前記導電層上の前記層間絶縁膜をエッチングして除去し、当該導電層上を露出させる開口部を形成する工程と、前記導電層上から前記開口部内を通り前記キャパシタ上にかけて配線層を形成する工程と、を含むことを特徴とするものである。
【0019】
また、本発明に係る第2のメモリ装置の製造方法は、上述した第1のメモリ装置の製造方法において、前記サイドウォールを形成する工程では、前記キャパシタを覆うように前記層間絶縁膜上にサイドウォール用の絶縁膜を形成し、前記サイドウォール用の絶縁膜をエッチバックすることにより、前記サイドウォールを形成することを特徴とするものである。
【0020】
本発明に係る第1、第2のメモリ装置の製造方法によれば、キャパシタの側面に絶縁性のサイドウォールを形成することで、このキャパシタの側面を電気的に絶縁させた状態で、当該キャパシタの上部電極膜を露出させることができる。従って、従来方式と比べて、キャパシタを覆うように層間絶縁膜上に他の層間絶縁膜を形成し、この他の層間絶縁膜を選択的にエッチングしてキャパシタの上部電極膜に配線接続用の開口部を形成しなくても、キャパシタの上部電極膜に配線接続用の領域を確保することができ、メモリ装置の製造工程数を少なくすることができる。
【0021】
本発明に係る第3のメモリ装置の製造方法は、上述した第1、第2のメモリ装置の製造方法において、前記キャパシタは強誘電体キャパシタであり、前記絶縁膜は水素バリア機能を有することを特徴とするものである。
本発明に係る第3のメモリ装置の製造方法によれば、キャパシタの側面に水素バリア機能を有するサイドウォールを形成するので、従来方式と比べて、フォトマスクやフォトレジストを用いて、キャパシタ上の水素バリア膜に配線接続用の開口部を形成する必要がなく、当該開口部を形成するためのフォトリソグラフィ工程を省くことができる。
【0022】
本発明に係る第4のメモリ装置の製造方法は、上述した第3のメモリ装置の製造方法において、前記強誘電体キャパシタの側面にサイドウォールを形成する工程と、前記導電層上を露出させる開口部を形成する工程との間に、前記強誘電体キャパシタを酸素を含む雰囲気中で熱処理する工程を含むことを特徴とするものである。
【0023】
本発明に係る第4のメモリ装置の製造方法によれば、強誘電体キャパシタの強誘電体膜を結晶化、或いは再結晶化させることができる。また、強誘電体キャパシタを酸素を含む雰囲気中で熱処理する際に、導電層上は層間絶縁膜で覆われているので、導電層を酸素に晒さずに済み、導電層の酸化を防ぐことができる。
【0024】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係るメモリ装置の製造方法について説明する。
図1は本発明の実施形態に係る強誘電体メモリ(FeRAM)100の構成例を示す断面図である。
【0025】
図1に示す強誘電体メモリ100は、シリコン基板1上に複数個のMOSトランジスタTと、複数個の強誘電体キャパシタCとを備えており、例えば1個のMOSトランジスタTと、2個の強誘電体キャパシタCとで、いわゆる1T2C型のメモリセルを構成している。
図1に示すように、MOSトランジスタTは、シリコン基板1に形成されたゲート酸化膜2と、このゲート酸化膜2上に形成されたゲート電極(ワード線)3と、このゲート電極3下のチャネル領域両側のシリコン基板1に形成されたソース領域4a及びドレイン領域4bと、から構成されている。
【0026】
また、強誘電体キャパシタCは、第二層間絶縁膜8上に積層された下部電極膜9aと、強誘電体膜9bと、上部電極膜9cとから構成されており、この強誘電体キャパシタCの側面(側壁)には、強誘電体膜9bへの水素の拡散を防止する水素バリア膜10が形成されている。この水素バリア膜10は、例えば、アルミナ(Al2O3)で形成されたものである。以下で、この強誘電体キャパシタCの側面に残された水素バリア膜10を、サイドウォールともいう。
【0027】
さらに、図1に示すように、2個の強誘電体キャパシタCと1個のMOSトランジスタTとからなるメモリセルのビット線は、ソース領域4a上のコンタクトホール内に形成されたプラグ電極13a及び13bと、局所配線(local interconnect)15a及び15bと、アルミ配線12とによって構成されている。プラグ電極13a及び13bは例えばタングステン(W)からなり、アルミ配線12は例えばAl−Cu等のアルミ合金膜からなるものである。また、局所配線15a及び15bはチタンナイトライド(TiN)膜からなるものである。
【0028】
この局所配線15a及び15bは、第1層間絶縁膜5上において、例えば、図1の紙面に対して垂直方向に配線することが可能である。このため、例えば、プラグ電極13a上にアルミ配線12が直接接続している形の強誘電体メモリと比べて、その配線設計の自由度が高くなっている。
図1に示すように、この局所配線15a上の第二層間絶縁膜8にビアホールが形成されている。そして、アルミ配線12は、この局所配線15a上からビアホール内を通り強誘電体キャパシタC上にかけて形成されている。
【0029】
本発明に係る強誘電体メモリ100によれば、強誘電体キャパシタCの下部電極膜9aとアルミ配線12とが電気的に絶縁された状態で、この強誘電体キャパシタCの上部電極膜9aとアルミ配線12とが電気的に接続されている。
このような構造の強誘電体メモリ100を製造する場合には、強誘電体キャパシタCが形成された第二層間絶縁膜8上にアルミナを形成し、このアルミナをエッチバックすることにより、強誘電体キャパシタCの上部電極膜9cにアルミ配線接続用の領域を確保することができる。従って、従来方式と比べて、強誘電体メモリの製造工程の短縮に貢献することができる。
【0030】
図2(A)〜図4(B)は、この強誘電体メモリ100の製造方法を示す工程図である。次に、上記の強誘電体キャパシタCの側面にサイドウォール10を形成する工程と、局所配線15a上からビアホール内を通り強誘電体キャパシタC上にかけてアルミ配線12を形成する工程とを含めて、強誘電体メモリ100の製造方法について説明する。
【0031】
図2(A)において、まず始めに、周知のCMOSプロセスを用いてシリコン基板1にMOSトランジスタTを形成する。
具体的には、まず始めに、シリコン基板1にシリコン酸化膜からなる素子分離層14を形成する。この素子分離層の形成は、例えばLOCOS(local oxidation of silicon)法により行う。次に、この素子分離層14で囲まれたMOSトランジスタ形成領域のシリコン基板1上にゲート酸化膜2を形成する。このゲート酸化膜2の厚さは、例えば10[nm]程度である。このゲート酸化膜の形成は、例えば熱酸化法により行う。
【0032】
そして、CVD法を用いて、このゲート酸化膜2の上面にリン等の不純物を含む多結晶シリコン膜を形成する。この多結晶シリコン膜の厚さは、例えば300[nm]である。さらに、フォトリソグラフィ技術とドライエッチング技術を用いて、この多結晶シリコン膜を所定形状にパターニングし、ゲート電極3を形成する。
【0033】
次に、このゲート電極3をマスクとして、シリコン基板1にリン等の不純物をイオン注入し、ゲート電極3下(チャネル領域)の両側のシリコン基板1に、ソース領域4aとドレイン領域4bとを同時に形成する。このようにして、シリコン基板1にMOSトランジスタTを完成させる。
次に、図2(A)に示すように、このMOSトランジスタTを覆うようにシリコン基板1上に第一層間絶縁膜5を形成する。この第一層間絶縁膜5は、例えばノンドープのシリコン酸化膜(以下で、NSG:non dope silicate glassという)であり、その膜厚は800〜1000[nm]程度である。この第一層間絶縁膜5は、例えばCVD法を用いて形成する。そして、フォトリソグラフィ技術と、ドライエッチング技術を用いて、ソース領域4a上と、ドレイン領域4b上の第一層間絶縁膜5にそれぞれコンタクトホールを形成する(この後の工程で、コンタクトホール内にアルミ配線を形成する場合には、ウエット及びドライエッチング技術を用いる。)。
【0034】
次に、図2(A)に示すように、これらのコンタクトホール内にタングステン(W)等の高融点金属膜からなるプラグ電極13a及び13bを形成する。ここでは、ソース領域4a上にプラグ電極13aを形成し、ドレイン領域4bにプラグ電極13bを形成する。これらのプラグ電極13a及び13bは、例えば、CVDによる第一層間絶縁膜5上へのW膜の堆積と、CMP(chemical mechanical polish)によるW膜の平坦化によって形成する。
【0035】
次に、これらのプラグ電極13a及び13bが形成された第一層間絶縁膜5上に、上述した局所配線用のTiN膜を形成する。このTiN膜は、例えばTiターゲットと、N2プラズマを用いた反応性スパッタリング法を用いて200[nm]程度の厚さに形成する。そして、フォトリソグラフィ技術により、このTiN膜を所定形状にパターニングして、図2(B)に示すように、第一層間絶縁膜5上に局所配線15a及び15bを形成する。ここでは、プラグ電極13a上に局所配線15aを形成し、プラグ電極13b上に局所配線15bを形成する。
【0036】
次に、図2(C)に示すように、この局所配線15a及び15bを覆うようにして、第一層間絶縁膜5上に第二層間絶縁膜8を形成する。この第二層間絶縁膜8は、例えばMOSトランジスタT側への酸素の拡散を防ぐことが可能なシリコン窒化膜であり、その膜厚は600〜750[nm]程度である。この第二層間絶縁膜8は、例えばCVD法を用いて形成する。
【0037】
次に、この第二層間絶縁膜8上に強誘電体キャパシタを形成する。この強誘電体キャパシタの形成は、スパッタリング法による電極材料の形成技術と、周知のゾルーゲル法を用いた強誘電体膜の形成技術等を用いて行う。
具体的には、図2(C)に示すように、この第二層間絶縁膜8上に白金(Pt)等の下部電極膜9aを形成する。この下部電極膜9aの形成は、例えばスパッタリング法を用いて行う。次に、この下部電極膜9a上にSBT(SrBi2Ta2O9)、またはPZT(PbZr1−XTiXO3)等の強誘電体膜の原料液をスピンコート法により下部電極膜上に塗布する。そして、この塗布された原料液を400[℃]程度の乾燥雰囲気中で乾燥させる。このような塗布・乾燥の工程を数回繰り返して、強誘電体膜9bを所望の膜厚に形成する。ここでは、強誘電体膜9bとして、例えばPZTを150[nm]程度の厚さに形成する。
【0038】
次に、この強誘電体膜9bを形成したシリコン基板1を700[℃]程度の酸素を含む雰囲気中で熱処理して、この強誘電体膜9bを結晶化させる(O2アニール)。そして、この結晶化された強誘電体膜9b上に白金(Pt)等の上部電極膜9cを形成する。この上部電極膜9cの形成は、例えばスパッタリング法を用いて行う。その後、フォトリソグラフィ技術とドライエッチング技術とを用いて、この上部電極膜9cと、強誘電体膜9bと、下部電極膜9aとを所定形状にパターニングし、図3(A)に示す強誘電体キャパシタCを形成する。
【0039】
次に、図3(B)に示すように、この強誘電体キャパシタCを形成した第二層間絶縁膜8の上面全体に、スパッタリング法を用いて、水素バリア膜10を形成する。この実施形態では、水素バリア膜10の一例として、アルミナ(Al2O3)を10〜50[nm]程度の厚さに形成する。
そして、この水素バリア膜10をスパッタエッチング装置を用いてエッチバックし、図3(C)に示すように、強誘電体キャパシタCの側面に水素バリア膜10を残すと共に、強誘電体キャパシタCの上方及び第二層間絶縁膜8上から水素バリア膜10を除去する。水素バリア膜10が除去された上部電極膜9c上がアルミ配線接続用の領域となる。
【0040】
ここで、エッチバックとは、周知のように、フォトレジスト等からなるマスクを用いずに水素バリア膜を全面的にエッチングするエッチング技術のことである。このエッチバックのエッチング条件の一例を表1に示す。
【0041】
[表1]
BCl3ガス流量 20[SCCM]
C12 ガス流量 80[SCCM]
RFパワー 900/450[W](Sourcd/ Bias)
圧力 0.3[Pa]
エッチングレート 約130[nm/min]
次に、図3(C)に示したように、強誘電体キャパシタCの側面にサイドウォール10を形成した後で、このシリコン基板1にリカバリーO2アニールを施す。このリカバリーO2アニールの温度条件は、強誘電体膜がSBTからなる場合は例えば500〜700[℃]、好ましくは600〜650[℃]程度である。また、強誘電体膜がPZTからなる場合は例えば400〜650[℃]程度、好ましくは500〜600[℃]程度である。リカバリ−O2アニールの処理時間は、上記の温度条件を考慮して、例えば0.5〜3[hour]の範囲内で規定する。
【0042】
このようなリカバリーO2アニールをシリコン基板1に施すことで、強誘電体キャパシタCのパターニング時や、サイドウォールの形成時に強誘電体膜9bに生じたエッチングダメージを取り除くことができ、この強誘電体膜の結晶性を回復させることができる(再結晶化させることができる)。
また、上述したように、この実施形態では、第二層間絶縁膜8をシリコン窒化膜で構成しているので、このリカバリーO2アニール時や、O2アニール時に、局所配線15a及び15bや、MOSトランジスタTへの酸素の拡散を防ぐことができる。従って、局所配線15a及び15bの酸化や、MOSトランジスタTのゲート絶縁膜2の厚膜化等を防ぐことができ、局所配線15a及び15bの電気抵抗の増大や、MOSトランジスタTの特性の変動を防ぐことができる。
【0043】
次に、図4(A)に示すように、シリコン基板1にリカバリーO2アニールを施した後で、フォトリソグラフィ技術と、エッチング技術を用いて局所配線15a上の第二層間絶縁膜8をエッチングして除去し、この局所配線15上に当該局所配線15上を露出させるビアホール23を形成する。このビアホール23形成時のエッチング条件の一例を表2に示す。
【0044】
[表2]
CHF3ガス流量 150[SCCM]
O2ガス流量 20[SCCM]
RFパワー 500[W]
圧力 300[mTorr]
エッチングレート 約340[nm/min]
そして、図4(B)に示すように、このビアホール内を埋め込むようにして、強誘電体キャパシタCが形成された第二層間絶縁膜上にAl−Cu等のアルミ合金膜12´を形成する。このアルミ合金膜12´は、例えばスパッタリング法によって形成する。そして、フォトリソグラフィ技術とエッチング技術を用いて、このアルミ合金膜12´をパターニングする。これにより、図1に示したように、局所配線15a上からビアホール内を通り強誘電体キャパシタC上にかけてアルミ配線12を形成する。
【0045】
そして、このアルミ配線12を形成した後で、シリコン基板1に水素化処理を施す。水素化処理とは、シリコン基板1を水素を含む雰囲気中で熱処理する処理のことである。MOSトランジスタTのゲート酸化膜2等には、強誘電体メモリ100を製造する過程でのドライエッチング等によって、ダングリングボンドが生じてしまう。そこで、このダングリングボンドを水素化処理によって水素終端させ、図1に示した強誘電体メモリ100を完成させる。
【0046】
このように、本発明の強誘電体メモリ100の製造方法によれば、エッチバックにより強誘電体キャパシタCの側面にアルミナからなるサイドウォール10を形成することで、この強誘電体キャパシタCの側面を電気的に絶縁させた状態で、この強誘電体キャパシタCの上部電極膜9cを露出させることができる。
従って、従来方式と比べて、フォトリソグラフィ技術を用いて、強誘電体メモリ上の水素バリア膜に開口部321を形成しなくて済む(図6(B)参照)。また、この強誘電体キャパシタC´を覆うように第ニ層間絶縁膜308上に第三層間絶縁膜311を形成する必要がない。さらに、この第三層間絶縁膜311上にレジストパターンを形成し、このレジストパターンをマスクにして第三層間絶縁膜をエッチングして除去し、強誘電体キャパシタC´上にアルミ配線接続用のビアホール323を形成する必要もない。
【0047】
従来方式のように、フォトリソグラフィ工程と、CVD工程を行わなくても、強誘電体キャパシタCの上部電極膜9cにアルミ配線接続用の領域を確保することができるので、強誘電体メモリの製造工程数を少なくすることができる。
また、フォトリソグラフィ工程を減らすことで、高価なフォトマスクの使用数も減らすことができる。これにより、強誘電体メモリの製造コストの低減に寄与することができる。
【0048】
さらに、従来方式と比べて、本発明に係る強誘電体メモリ100の製造方法によれば、第三層間絶縁膜を形成していないので、ビアホール23を形成する時に、このビアホールのアスペクト比(ビアホールの高さ/ビアホールの径)を低減することができる(図4(A)参照)。従って、このビアホール23内にアルミ合金膜12´を良好に埋め込むことができ、アルミ配線12と局所配線15aとの接続の信頼性を高めることができる。
【0049】
この実施形態では、下部電極膜9aが本発明の下部電極膜に対応し、強誘電体膜9bが本発明の誘電体膜に対応し、上部電極膜9cが本発明の上部電極膜に対応している。また、強誘電体キャパシタCが本発明のキャパシタに対応し、局所配線15aが本発明の導電層に対応している。さらに、第二層間絶縁膜8が本発明の層間絶縁膜に対応し、アルミナ(Al2O3)が本発明のサイドウォール用の絶縁膜に対応している。また、サイドウォール10が本発明のサイドウォールに対応し、ビアホール23が本発明の開口部に対応している。さらに、アルミ配線12が本発明の配線層に対応し、強誘電体メモリ100が本発明のメモリ装置に対応している。
【0050】
なお、この実施形態では、サイドウォール10をアルミナ(Al2O3)で形成する場合について説明したが、これに限られることはなく、サイドウォール10をイリジウムオキサイド(IrOX)で形成しても良い。サイドウォール10をイリジウムオキサイドで形成する場合には、強誘電体キャパシタCが形成された第二層間絶縁膜8上にイリジウムオキサイドを形成し、このイリジウムオキサイドをエッチバックする。このイリジウムオキサイドのエッチバック条件の一例を表3に示す。
【0051】
[表3]
BCl3ガス流量 20[SCCM]
C12 ガス流量 80[SCCM]
RFパワー 900/450[W](Sourcd/ Bias)
圧力 0.3[Pa]
エッチングレート 約145[nm/min]
このイリジウムオキサイドは、アルミナと同様に水素バリア機能を有する絶縁膜なので、アルミ配線12を形成した後の水素化処理においても、強誘電体キャパシタCの側面を水素から保護することができる。
【0052】
また、この実施形態では、本発明のメモリ装置の一例として、強誘電体キャパシタCを有するFeRAMの場合について説明したが、本発明のメモリ装置はこれに限られることはなく、例えばDRAMでも良い。この場合には、キャパシタの側面を水素から保護する必要がないので、サイドウォール10をアルミナでなく、シリコン酸化膜等で形成することも可能である。
【0053】
従来方式のDRAMの製造方法と比べて、第三層間絶縁膜311(図6(C)参照)の形成工程を省くことができるので、DRAMの製造工程を短縮することができる。また、キャパシタの上方をフォトレジストで覆った状態で、局所配線15a上にビアホール23を形成することができるので、キャパシタへのエッチングダメージを低減することができる。
【0054】
さらに、この実施形態では、第二層間絶縁膜8をシリコン窒化膜のみで構成する場合について説明したが、これに限られることはない。この第二層間絶縁膜8を下層をNSG、上層をシリコン窒化膜とする積層構造の膜で構成しても良い。このような構成によれば、上層にシリコン窒化膜があるので、上述の実施形態と同様に、強誘電体膜9bの結晶化を行うO2アニールや、この強誘電体膜9bの結晶性を回復させるリカバリーO2アニール時に、酸素のシリコン基板1側への拡散を防ぐことができる。
【図面の簡単な説明】
【図1】実施形態に係る強誘電体メモリ100の構成例を示す図。
【図2】強誘電体メモリ100の製造方法(その1)を示す図。
【図3】強誘電体メモリ100の製造方法(その2)を示す図。
【図4】強誘電体メモリ100の製造方法(その3)を示す図。
【図5】従来例に係る強誘電体メモリ300の構成例を示す図。
【図6】強誘電体メモリ300の製造方法を示す図。
【符号の説明】
1 シリコン基板、2 ゲート酸化膜、3 ゲート電極(ワード線)、4a ソース領域、4b ドレイン領域、5 第一層間絶縁膜、8 第二層間絶縁膜、9a 下部電極膜、9b 強誘電体膜、9c 上部電極膜、10 水素バリア膜、12 アルミ配線、12´ アルミ合金膜、13a、13b プラグ電極、14 素子分離層、15a、15b 局所配線、23 ビアホール、100 強誘電体メモリ、C 強誘電体キャパシタ、T MOSトランジスタ
Claims (5)
- 下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられ上部電極膜とからなるキャパシタを有するメモリ装置であって、
導電層を覆う層間絶縁膜と、
前記層間絶縁膜上に設けられた前記キャパシタと
前記キャパシタの側面に設けられた絶縁性のサイドウォールと、
前記導電層上の前記層間絶縁膜に設けられた当該導電層上を露出させる開口部と、
前記導電層上から前記開口部内を通り前記キャパシタ上にかけて設けられた配線層とを備え、
前記配線層と前記キャパシタの下部電極膜とは前記サイドウォールによって電気的に絶縁されていることを特徴とするメモリ装置。 - 下部電極膜と、この下部電極膜上に設けられた誘電体膜と、この誘電体膜上に設けられた上部電極膜とからなるキャパシタを有するメモリ装置の製造方法であって、
導電層を覆う層間絶縁膜上に前記キャパシタを形成する工程と、
前記キャパシタの側面に絶縁性のサイドウォールを形成する工程と、
前記サイドウォールを形成した後で前記導電層上の前記層間絶縁膜をエッチングして除去し、当該導電層上を露出させる開口部を形成する工程と、
前記導電層上から前記開口部内を通り前記キャパシタ上にかけて配線層を形成する工程と、を含むことを特徴とするメモリ装置の製造方法。 - 前記サイドウォールを形成する工程では、
前記キャパシタを覆うように前記層間絶縁膜上にサイドウォール用の絶縁膜を形成し、前記サイドウォール用の絶縁膜をエッチバックすることにより、前記サイドウォールを形成することを特徴とする請求項2に記載のメモリ装置の製造方法。 - 前記キャパシタは強誘電体キャパシタであり、前記絶縁膜は水素バリア機能を有することを特徴とする請求項2または請求項3に記載のメモリ装置の製造方法。
- 前記強誘電体キャパシタの側面にサイドウォールを形成する工程と、前記導電層上を露出させる開口部を形成する工程との間に、
前記強誘電体キャパシタを酸素を含む雰囲気中で熱処理する工程を含むことを特徴とする請求項4に記載のメモリ装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003187918A JP2005026332A (ja) | 2003-06-30 | 2003-06-30 | メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003187918A JP2005026332A (ja) | 2003-06-30 | 2003-06-30 | メモリ装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005026332A true JP2005026332A (ja) | 2005-01-27 |
Family
ID=34186612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003187918A Withdrawn JP2005026332A (ja) | 2003-06-30 | 2003-06-30 | メモリ装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005026332A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7507662B2 (en) | 2005-09-01 | 2009-03-24 | Seiko Epson Corporation | Ferroelectric memory and its manufacturing method |
-
2003
- 2003-06-30 JP JP2003187918A patent/JP2005026332A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7507662B2 (en) | 2005-09-01 | 2009-03-24 | Seiko Epson Corporation | Ferroelectric memory and its manufacturing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4874456B2 (ja) | 三重金属配線一つのトランジスター/一つのキャパシタ及びその製造方法 | |
US6376325B1 (en) | Method for fabricating a ferroelectric device | |
JP4316188B2 (ja) | 半導体装置及びその製造方法 | |
JP2009253033A (ja) | 半導体記憶装置及びその製造方法 | |
JP4690234B2 (ja) | 半導体装置及びその製造方法 | |
JP2002373974A (ja) | 強誘電体メモリ素子およびその製造方法 | |
JP2004349474A (ja) | 半導体装置とその製造方法 | |
KR20030074150A (ko) | 반도체 장치 및 그 제조 방법 | |
JP4371005B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP4580284B2 (ja) | 強誘電体素子の製造方法 | |
JP2004071700A (ja) | 半導体記憶装置及びその製造方法 | |
KR20010098549A (ko) | 반도체장치 및 그의 제조방법 | |
JP4621081B2 (ja) | 半導体装置の製造方法 | |
JP2001036024A (ja) | 容量及びその製造方法 | |
JPH10223855A (ja) | 半導体メモリ装置及び半導体メモリ装置の製造方法 | |
KR100699206B1 (ko) | 강유전성 메모리 셀 제조방법 | |
JP2005026332A (ja) | メモリ装置及びその製造方法 | |
JP4798979B2 (ja) | 強誘電体メモリの製造方法 | |
JPH1197647A (ja) | 容量及びその製造方法 | |
KR100326265B1 (ko) | 반도체소자의메모리셀및그제조방법 | |
JP2008300396A (ja) | 強誘電体キャパシタの製造方法及び強誘電体キャパシタ | |
JP2005026331A (ja) | 半導体装置及びその製造方法 | |
WO2005074032A1 (ja) | 半導体装置及びその製造方法 | |
JP4787152B2 (ja) | 半導体装置及びその製造方法 | |
JP4319147B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |