JP2003100912A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 上部電極を露出させることによる容量絶縁膜
の特性の劣化を回避するための半導体記憶装置及びその
製造方法を提供する。 【解決手段】 半導体記憶装置であるＤＲＡＭのメモリ
セルにおいて、第１層間絶縁膜１８の上には、ビット線
プラグ２０ｂに接続されるビット線２１ａと、局所配線
２１ｂとが設けられている。そして、上部バリアメタル
３６の上面と側面，Ｐｔ膜３５及びＢＳＴ膜３４の側面
に亘って、ＴｉＡｌＮからなる接続用導体膜３７が設け
られている。上部電極３５ａを構成するＰｔ膜３５の上
にコンタクトが設けられておらず、接続用導体膜３７，
ダミー下部電極３３ｂ，ダミーセルプラグ３０及び局所
配線２１ｂによって上部電極３５ａが上層配線（Ｃｕ配
線４２）に接続されている。Ｐｔ膜３５が還元性雰囲気
にさらされないので、容量絶縁膜３４ａの特性劣化を防
止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、高誘電体膜や強誘電体膜
を用いるもののメモリセル構造に関するものである。

【０００２】

【従来の技術】近年、大容量のメモリ容量と高速のデー
タ転送速度を要求されるマルチメディア機器向けに、高
性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プ
ロセスが実用化されている。

【０００３】しかしながら、従来のＤＲＡＭプロセス
は、記憶容量部となるキャパシタの容量絶縁膜の形成に
高温の熱処理を必要とするために、高性能ロジック回路
におけるトランジスタの不純物拡散層の不純物濃度プロ
ファイルを悪化させるなどの不具合がある。また、ＤＲ
ＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいて
も、メモリセルトランジスタの微細化を図る上では、で
きるだけ高温の熱処理は回避することが好ましい。

【０００４】そこで、記憶容量部の容量誘電体膜とし
て、低温での形成が可能でメモリセルサイズの微細化が
可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Me
tal ）キャパシタの開発が必須となっている。この高誘
電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ₃ 膜）
などのペロブスカイト構造を有する誘電体膜がある。一
方、このＭＩＭキャパシタのメタル電極を構成する材料
としては耐酸化性の強いＰｔが一般的には有望視されて
いる。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ
₂Ｔａ₂Ｏ₉ 膜）やＢＴＯ膜（Ｂｉ₄Ｔｉ₃Ｏ₁₂膜）などの
ペロブスカイト構造を有する誘電体膜がよく用いられ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
記憶容量部となるＭＩＭキャパシタにおいては、以下の
ような不具合があった。

【０００６】まず、容量絶縁膜の上に設けられているＰ
ｔ電極（上部電極）に直接なコンタクト孔を形成する
と、コンタクトプラグを形成する時の還元雰囲気等がキ
ャパシタの特性に悪影響を及ぼすおそれがある。一般
に、誘電体膜は酸化物であることが多いので、還元雰囲
気によって誘電体膜中の酸素欠損を生じることなどがあ
るからである。特に、容量絶縁膜が高誘電体膜や強誘電
体膜である場合には、酸素欠損を生じるおそれが強い。
特に、ペロブスカイト構造を有する誘電体膜において
は、酸素欠損による特性の劣化が顕著に現れる。

【０００７】また、従来Ｐｔ電極を使用していなかった
ＤＲＡＭなどのデバイスにおいては、新規材料であるＰ
ｔ電極へのコンタクト形成などの工程では既存の設備と
の共用化が難しく、専用設備での運用が必要となってく
る。例えば層間絶縁膜にＰｔ電極に到達するコンタクト
孔を開口した時など、Ｐｔ電極が露出したときにはＰｔ
がスパッタリングされるので、チャンバの壁面やチャン
バ内の部材などにＰｔが付着している。このチャンバを
そのまま使用すると、トランジスタの活性領域などにＰ
ｔが侵入して、トランジスタ動作に悪影響を及ぼすおそ
れがあるからである。

【０００８】本発明の目的は、容量絶縁膜上のＰｔなど
からなる上部電極に直接ではなく間接的に接続される配
線層を設ける手段を講ずることにより、ＭＩＭキャパシ
タの特性のよい半導体記憶装置及びその製造方法を提供
することにある。

【０００９】また、本発明は、専用設備を不要として製
造コストを低減できる半導体記憶装置及びその製造方法
を提供することをも目的としている。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上の絶縁層の上に設けられ、下部電極，
上部電極及び下部電極と上部電極との間に介在する容量
絶縁膜から構成される記憶容量部と、上記記憶容量部の
上部電極，容量絶縁膜にそれぞれ連続して設けられた容
量絶縁膜延長部及び上部電極延長部と、上記上部電極延
長部及び上記容量絶縁膜延長部の下方に位置する部分を
含むように設けられたダミー導体部材と、上記上部電極
延長部及び容量絶縁膜延長部の側面に接し、上記ダミー
導体部材に接続される導体部材と、上記ダミー導体部材
に電気的に接続される上層配線とを備えている。

【００１１】これにより、上部配線を上部電極に直接接
続させる必要が無くなるので、上部電極をＰｔなどによ
って構成したときにも、容量絶縁膜が還元雰囲気にさら
されることに起因する容量絶縁膜の特性の劣化を防止す
ることができる。

【００１２】上記導体部材は、上記上部電極延長部及び
容量絶縁膜延長部の側面を全周に亘って覆っていること
により、より確実な電気的接続が可能になる。

【００１３】上記容量絶縁膜は、高誘電体膜又は強誘電
体膜であってもよい。

【００１４】上記絶縁層を挟んで上記記憶容量部の下方
に形成されたビット線と、上記ビット線と同じ導体膜か
ら形成された局所配線と、上記絶縁層を貫通してダミー
下部電極と上記局所配線とを接続する導体プラグとをさ
らに備えていることにより、ビット線用の導体膜を利用
して、ビット線下置き型のメモリに適した構造が得られ
る。

【００１５】上記絶縁層の下方において半導体基板上に
設けられた素子分離用絶縁膜と、上記半導体基板の上記
素子分離用絶縁膜によって囲まれる領域に設けられ、ゲ
ート電極と上記半導体基板内で上記ゲート電極の両側に
設けられた不純物拡散層とを有するメモリセルトランジ
スタと、上記素子分離用絶縁膜の上に設けられ、上記ゲ
ート電極と同じ導体膜から形成された局所配線と、上記
絶縁膜を貫通して上記局所配線に接続される導体プラグ
とをさらに備えていることにより、ゲート電極の導体膜
（ポリシリコン膜など）を利用して、ビット線下置き型
のメモリとビット線上置き型のメモリとの双方に適応し
うる構造が得られる。

【００１６】上記半導体基板に設けられ、ゲート電極と
上記半導体基板内で上記ゲート電極の両側に設けられた
不純物拡散層とを有するメモリセルトランジスタと、上
記半導体基板の上記不純物拡散層とは離間して設けられ
たもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プ
ラグとをさらに備えることにより、ソース・ドレイン領
域を形成するためのプロセスを利用して、ビット線下置
き型のメモリとビット線上置き型のメモリとの双方に適
応しうる構造が得られる。

【００１７】上記ダミー導体部材は、少なくとも上記絶
縁層に側方を囲まれる領域に設けられており、上記導体
部材は、上記上部電極延長部と上記ダミー導体部材とに
接触していることにより、ダミー下部電極を設けること
なく上部電極延長部と上層配線とを電気的に接続するこ
とができるので、より占有面積の小さな構造を得ること
ができる。

【００１８】上記ダミー導体部材は局所配線であり、上
記上層配線は上記局所配線に接触していてもよい。

【００１９】上記ダミー導体部材はダミープラグであ
り、上記導体部材は上記ダミープラグの上面のうち少な
くとも一部と接触していてもよい。

【００２０】上記導体部材は、上記上部電極延長部及び
容量絶縁膜延長部の側面に亘って設けられ、上記ダミー
導体部材の上面のうち少なくとも一部と接する導体サイ
ドウォールであってもよい。

【００２１】上記記憶容量部は、筒状の下部電極，容量
絶縁膜及び上部電極を有していることにより、比較的高
密度にメモリセルを配置した半導体記憶装置が得られ
る。

【００２２】本発明の半導体記憶装置の製造方法は、下
部電極，上部電極及び下部電極と上部電極との間に介在
する容量絶縁膜から構成される記憶容量部と、上記上部
電極と電気的に接続されるダミー導体部材と、上記ダミ
ー導体部材と電気的に接続される上層配線とを備えてい
る半導体記憶装置の製造方法であって、半導体基板上の
絶縁層の上に第１の導体膜を形成した後、第１の導体膜
をパターニングして下部電極を形成する工程（ａ）と、
上記下部電極を覆う誘電体膜を形成する工程（ｂ）と、
上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）
と、上記第２の導体膜の上に、上記下部電極の全体の一
部を覆うエッチングマスクを形成する工程（ｄ）と、上
記第２の導体膜，上記誘電体膜をパターニングして、上
記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部を
形成し、上記第２の導体膜から上記上部電極及び上部電
極延長部を形成する工程（ｅ）と、上記工程（ｅ）の後
に、基板上に第３の導体膜を堆積した後、上記第３の導
体膜をパターニングして、上記上部電極延長部及び上記
容量絶縁膜延長部の側面に接し，かつ上記ダミー導体部
材と電気的に接続される導体部材を形成する工程（ｆ）
とを含んでいる。

【００２３】この方法により、工程（ｆ）において、導
体部材により上部電極とダミー導体部材とが互いに電気
的に接続される構造となり、上部電極の上方からコンタ
クトを形成する必要がなくなるので、容量絶縁膜の特性
の劣化を防止することができる。また、工程（ａ）から
（ｆ）までの間において、従来のプロセスよりもフォト
リソグラフィー工程等の増大を伴うこともない。

【００２４】上記工程（ａ）では、上記第１の導体膜を
パターニングすることにより、上記下部電極と，上記下
部電極と互いに離間した領域に位置するダミー用膜を形
成し、上記工程（ｂ）から上記工程（ｅ）までの間に、
上記ダミー用膜をパターニングすることにより、上記ダ
ミー導体部材の少なくとも一部としてダミー下部電極を
形成し、上記工程（ｆ）では、上記上部電極延長部，上
記容量絶縁膜延長部および上記ダミー下部電極の側面に
接し，上記上部電極延長部の上方のうち少なくとも一部
を覆う上記導体部材を形成することにより、導体部材，
ダミー下部電極によって、上部電極と上層配線とを電気
的に接続することができる。

【００２５】上記工程（ａ）の前に、上記絶縁層に側方
を囲まれる領域に上記ダミー導体部材の少なくとも一部
を形成する工程をさらに備え、上記工程（ｆ）では、上
記ダミー導体部材の上面のうち少なくとも一部と接する
ように上記導体部材を形成することにより、導体部材，
ダミー導体部材により上部電極と上層配線とを電気的に
接続することができる。

【００２６】上記工程（ｆ）では、上記導体部材とし
て、上記上部電極延長部，上記容量絶縁膜延長部の側面
に接し，上記上部電極延長部の上方のうち少なくとも一
部を覆う導体膜を形成することができる。

【００２７】上記工程（ｆ）では、上記導体部材とし
て、上記上部電極延長部，上記容量絶縁膜延長部の側面
に接する導体サイドウォールを形成することもできる。

【００２８】上記誘電体膜は、高誘電体膜又は強誘電体
膜であってもよい。

【００２９】

【発明の実施の形態】（第１の実施形態）本実施形態に
おいては、本発明を、ビット線が記憶容量部よりも下方
に設けられているいわゆるビット線下置き型のＤＲＡＭ
メモリセル構造に適用した例について説明する。

【００３０】図１（ａ），（ｂ）は、それぞれ順に、本
発明の第１の実施形態における半導体記憶装置のうちメ
モリ部の一部の構造を示す断面図、及び上部電極・接続
用導体膜を示す平面図である。また、図２（ａ）〜
（ｃ）は、本実施形態における半導体記憶装置の製造工
程を示す断面図である。以下、本実施形態における半導
体記憶装置の構造と製造方法とについて、順に説明す
る。ここで、本実施形態の各図においては、メモリ部の
構造のみを示すが、本実施形態の半導体記憶装置は、図
示されていないロジック回路部においてロジック回路素
子が設けられている混載型デバイスである。ただし、ロ
ジック回路素子の構造自体は、直接本発明の本質とは関
係がないので、図示を省略するものとする。

【００３１】−メモリセルの構造− 図１（ａ）に示すように、本実施形態の半導体記憶装置
であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板
１０の表面部には、活性領域を囲む素子分離用絶縁膜１
１と、ｎ型不純物を導入して形成されたソース領域１２
及びドレイン領域１３とが互いに離間して設けられてい
る。なお、ｐ型のＳｉ基板１０のうちソース領域１２と
ドレイン領域１３との間に介在する部分がチャネル領域
として機能する。また、Ｓｉ基板１０の活性領域上にお
いて、ソース領域１２とドレイン領域１３との間には酸
化シリコンからなるゲート絶縁膜１４が設けられ、ゲー
ト絶縁膜１４の上にはポリシリコンからなるゲート電極
１５（ワード線の一部）が設けられ、ゲート電極１５の
側面上には酸化シリコンからなる絶縁性サイドウォール
１６が設けられている。上記ソース領域１２，ドレイン
領域１３，チャネル領域，ゲート絶縁膜１４及びゲート
電極１５によりメモリセルトランジスタＴＲが形成され
ている。なお、図１（ａ）に示す断面においては、メモ
リセルトランジスタＴＲのゲートとして機能していない
ゲート電極１５が示されているが、これらは図１（ａ）
とは異なる断面においては、メモリセルトランジスタＴ
Ｒのゲートとして機能している。そして、各ゲート電極
１５は、紙面にほぼ直交する方向に延びて、ＤＲＡＭの
ワード線となっている。

【００３２】また、Ｓｉ基板１０の上には、素子分離用
絶縁膜１１，ゲート電極１５及び絶縁性サイドウォール
１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設け
られており、第１層間絶縁膜１８を貫通してソース領域
１２に到達するポリシリコンからなる下層メモリセルプ
ラグ２０ａと、第１層間絶縁膜１８を貫通してドレイン
領域１３に到達するビット線プラグ２０ｂとが設けられ
ている。さらに、第１層間絶縁膜１８の上には、ビット
線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜からなる
ビット線２１ａと、ビット線２１ａとは同じＷ／Ｔｉの
積層膜からなる局所配線２１ｂとが設けられている。ま
た、第１層間絶縁膜１８の上には、プラズマＴＥＯＳか
らなる第２層間絶縁膜２２が設けられている。そして、
第２層間絶縁膜２２を貫通して下層メモリセルプラグ２
０ａに到達する上層メモリセルプラグ３０ａと、第２層
間絶縁膜２２を貫通して局所配線２１ｂに到達するダミ
ーセルプラグ３０ｂと、第２層間絶縁膜２２を貫通して
局所配線２１ｂに到達する配線プラグ３０ｃとが設けら
れている。

【００３３】また、第２層間絶縁膜２２の上には、Ｔｉ
ＡｌＮからなる下部バリアメタル３２ａと、その上に形
成されたＰｔからなる下部電極３３ａと、ＴｉＡｌＮか
らなるダミー下部バリアメタル３２ｂと、その上に形成
されたダミー下部電極３３ｂとが設けられている。さら
に、第２層間絶縁膜２２び下部電極３３ａ，ダミー下部
電極３３ｂを覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ₃ 膜）
３４と、ＢＳＴ膜３４を覆うＰｔ膜３５と、Ｐｔ膜３５
を覆うＴｉＡｌＮからなる上部バリアメタル３６とが設
けられている。

【００３４】ＢＳＴ膜３４のうち下部電極３３ａに接す
る部分が容量絶縁膜３４ａであり、ＢＳＴ膜３４のうち
ダミー下部電極３３ｂに接する部分が容量絶縁膜延長部
３４ｂである。また、Ｐｔ膜３５のうち下部電極３３ａ
に対向する部分が上部電極３５ａであり、Ｐｔ膜３５の
うちダミー下部電極３３ｂに対向する部分が上部電極延
長部３５ｂである。上記下部バリアメタル３２ａ及び下
部電極３３ａにより、ＤＲＡＭメモリセルのストレージ
ノードＳＮが構成されている。また、下部電極３３ａ，
容量絶縁膜３４ａ及び上部電極３５ａにより、記憶容量
部ＭＣが構成されている。

【００３５】そして、上部バリアメタル３６の上面及び
側面と，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面と第
２層間絶縁膜２２とに亘って、接続用導電膜３７が設け
られている。この接続用導電膜３７は、上部バリアメタ
ル３６の全上面と、上部バリアメタル３６，Ｐｔ膜３５
及びＢＳＴ膜３４の全周囲とを取り囲んでいる。特に、
ダミーセル領域Ｒｄｃにおいては、図１（ｂ）に示すよ
うに接続用導体膜３７は、上部バリアメタル３６，上部
電極延長部３５ｂ，容量絶縁膜延長部３４ｂ，ダミー下
部電極３３ｂ及びダミー下部バリアメタル３２ｂの各側
面上に設けられている。このような構造により、接続用
導体膜３７は、上部電極延長部３５ｂとダミー下部電極
３３ｂ（ダミー下部バリアメタル３２ｂ）とを互いに電
気的に接続している。なお、接続用導体膜３７は、必ず
しも上部バリアメタル３６の全上面を覆っている必要は
ない。しかし、接続用導体膜３７が上部バリアメタルの
全上面を覆うことにより、還元性雰囲気の侵入を抑制す
ることができる。

【００３６】さらに、第２層間絶縁膜２２及び接続用導
体膜３７の上には、プラズマＴＥＯＳからなる第３層間
絶縁膜４１が設けられていて、第３層間絶縁膜４１に
は、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込
まれている。

【００３７】すなわち、図１（ａ），（ｂ）に示す構造
において、記憶容量部ＭＣ，ストレージノードＮＣ，メ
モリセルトランジスタＴＲなどを含む有効メモリセル領
域Ｒecと、ダミー下部電極３３ｂ，容量絶縁膜延長部３
４ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂ
などを含むダミーセル領域Ｒdcとが存在することにな
る。

【００３８】本実施形態の特徴は、上部電極３５ａ又は
上部電極延長部３５ｂ（上部バリアメタル３６）に接触
するプラグが設けられておらず、接続用導体膜３７，ダ
ミー下部電極３３ｂ，ダミーセルプラグ３０ｂ，配線プ
ラグ３０ｃ及び局所配線２１ｂによって上部電極３５ａ
が上層の配線（Ｃｕ配線４２）に接続されている点であ
る。

【００３９】そして、図１（ｂ）に示すように、上部電
極３５ａを構成するＰｔ膜３５（上部バリアメタル３
６）は多数のメモリセルによって共有化されており、Ｐ
ｔ膜３５の下方には、多数の下部電極３３ａ（下部バリ
アメタル３２ａ）と、ダミー下部電極３３ｂ（ダミー下
部バリアメタル３２ｂ）とが設けられている。ダミー下
部電極３３ｂ（ダミー下部バリアメタル３２ｂ）は、Ｐ
ｔ膜３５の下方に複数個設けてもいるが、ダミー下部電
極３３ｂ（ダミー下部バリアメタル３２ｂ）は、Ｐｔ膜
３５のいずれか一部の下方に少なくとも１つ設けられて
いれば、上部電極３５ａとダミー下部電極３３ｂとが電
気的に接続される。

【００４０】本実施形態によると、上部電極を構成して
いるＰｔ膜３５（上部バリアメタル３６）に接触するプ
ラグが存在しないので、第３層間絶縁膜４１及び接続用
導体膜３７にプラグを埋め込むためのコンタクト孔を形
成する必要がない。したがって、従来の構造のごとく、
上部電極にコンタクト孔を形成するためのドライエッチ
ング（プラズマエッチング）工程において、上部電極を
構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜
が露出している状態で還元性雰囲気にさらされると、Ｂ
ＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素
欠損を生じるおそれがある。ここで、本実施形態のごと
くＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが
設けられていても、上部バリアメタルは薄いこと、コン
タクト孔のエッチングの際には通常オーバーエッチング
が行なわれるのでコンタクト孔がＰｔからなる上部電極
に達する可能性が大きいことなどを考慮すると、上部バ
リアメタルに容量絶縁膜の酸素欠損の防止機能を期待す
ることはできない。それに対し、本実施形態において
は、Ｐｔ膜３５の上方にコンタクト孔が形成されないの
で、Ｐｔ膜が還元性雰囲気にさらされることに起因する
容量絶縁膜３４ａの酸素欠損を確実に回避することがで
きる。

【００４１】また、層間絶縁膜にコンタクト孔を開口す
る工程で、Ｐｔ膜３５が露出することがないので、コン
タクト孔形成のためのエッチングを、ロジック回路素子
を形成するためのプロセスなどと同じ装置（チャンバな
ど）内で行なうことができる。なお、Ｐｔからなる下部
電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａ
の形成自体は、Ｐｔ膜形成用の専用設備で行なうので、
ロジック回路素子を形成するための装置を汚染するおそ
れは本来的に生じない。

【００４２】−メモリセルの製造方法− 次に、本実施形態における半導体記憶装置のメモリセル
の製造工程について、図２（ａ）〜（ｃ）を参照しなが
ら説明する。

【００４３】図２（ａ）に示す工程で、以下の処理を行
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲ
ート電極１５と、絶縁性サイドウォール１６とからなる
メモリセルトランジスタＴＲを形成する。このメモリセ
ルトランジスタＴＲの形成工程は、熱酸化，ポリシリコ
ン膜の形成及びパターニング，イオン注入等の周知の技
術を用いて周知の手順により行なわれる。

【００４４】次に、メモリセルトランジスタＴＲの上
に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学
機械的研磨）による平坦化とを行なって第１層間絶縁膜
１８を形成する。さらに、第１層間絶縁膜１８を貫通し
てソース領域１２，ドレイン領域１３にそれぞれ到達す
るコンタクト孔を形成する。次に、コンタクト孔内及び
第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成し
た後、ＣＭＰにより平坦化を行なうことにより、各コン
タクト孔にポリシリコン膜を埋め込んで、下層メモリセ
ルプラグ２０ａとビット線プラグ２０ｂとを形成する。

【００４５】次に、第１層間絶縁膜１８の上にＷ／Ｔｉ
積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜
をパターニングして、ビット線プラグ２０ｂに接続され
るビット線２１ａと、この段階では他の部材と接続され
ずに孤立している局所配線２１ｂとを形成する。その
際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出し
た時を検出してＷ膜のエッチング終了時期を判定し、Ｔ
ｉ膜のパターニングの時には、ポリシリコンよりなる第
１のメモリセルプラグ２０ａに対して高い選択比が得ら
れる条件でエッチングを行う。

【００４６】次に、基板上に、プラズマＴＥＯＳ膜を堆
積した後、ＣＭＰ（化学機械的研磨）による平坦化を行
なって第２層間絶縁膜２２を形成する。さらに、第２層
間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａ
と局所配線２１ｂ（２箇所）とにそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内にＷ膜を形
成した後、ＣＭＰにより平坦化を行なうことにより、各
コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラ
グ２０ａに接続される上層メモリセルプラグ３０ａと、
２箇所で局所配線２１ｂにそれぞれ接触するダミーセル
プラグ３０ｂ及び配線プラグ３０ｃとを形成する。

【００４７】次に、第２層間絶縁膜２２の上に、厚みが
約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜
とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とを
パターニングすることにより、第２層間絶縁膜２２の上
に、上層メモリセルプラグ３０ａに接続される下部バリ
アメタル３２ａ及びその上のＰｔからなる下部電極３３
ａと、ダミーセルプラグ３０ｂに接続されるダミー下部
バリアメタル３２ｂ及びその上のダミー下部電極３３ｂ
とを形成する。ここで、Ｐｔ膜をパターニングする時に
は、下地であるＴｉＡｌＮ膜に対して高い選択が得られ
る条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニ
ングする時には下地であるＷからなる上層メモリセルプ
ラグ３０ａが掘れ下がらないように、選択比の高い条件
でエッチングを行なう。

【００４８】次に、図２（ｂ）に示す工程で、第２層間
絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂ
を覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）Ｔｉ
Ｏ₃膜）と、厚みが約３０ｎｍのＰｔ膜と、厚みが約６
ｎｍのＴｉＡｌＮ膜と、ＮＳＧ（ノンドープドシリケー
トガラス）膜とを順次堆積する。そして、ＮＳＧ膜をパ
ターニングしてハードマスク３８を形成した後、ハード
マスク３８を用いたドライエッチングにより、ＴｉＡｌ
Ｎ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングし
て、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを
覆う上部バリアメタル３６と、上部電極３５ａ及び上部
電極延長部３５ｂを含むＰｔ膜３５と、容量絶縁膜３４
ａ及び容量絶縁膜延長部３４ｂを含むＢＳＴ膜３４とを
形成する。その後、ハードマスク３８は、例えば希弗酸
液を用いて選択的に除去される。

【００４９】次に、図２（ｃ）に示す工程で、基板上
に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した
後、レジストマスクをマスクとしてＴｉＡｌＮ膜をパタ
ーニングして接続用導体膜３７を形成する。このとき、
接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅ
ｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタ
ル３６の上面を覆い、さらに、ダミーセル領域Ｒｄｃの
断面においては、上部バリアメタル３６，Ｐｔ膜３５，
ＢＳＴ膜３４，ダミー下部電極３３ｂ，ダミー下部バリ
アメタル３２ｂの各側面を覆い、かつ第２層間絶縁膜２
２の一部を覆っている。

【００５０】さらに、第３層間絶縁膜４１の堆積と平坦
化、第３層間絶縁膜４１への配線プラグ３０ｃに到達す
るトレンチの形成、トレンチへのＣｕ配線４２の埋め込
み（ダマシン法）などを行なうことにより、図１（ａ）
に示すメモリセルの断面構造が得られる。

【００５１】本実施形態における製造方法によると、第
３層間絶縁膜４１及び接合用導体膜３７に、Ｐｔ膜３５
（上部バリアメタル３６）の上に到達するコンタクト孔
を形成する工程を回避することができる。すなわち、第
３層間絶縁膜４１に配線埋め込み用トレンチを形成する
場合など、一般に、Ｃｕ配線の形成工程においては、還
元雰囲気でのアニールがよく用いられる。したがって、
上部バリアメタル３６の上にコンタクト孔が形成される
と、アンモニア等が薄い上部バリアメタル３６を通っ
て、あるいはオーバーエッチングによりＰｔ膜３５が露
出した場合には直接にＰｔ膜３５に接触するので、アン
モニア等がＰｔ膜３５を通過してＢＳＴ膜３４に達する
ことがある。その場合、ＢＳＴ膜３４中の酸素が失われ
て酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣
化を招くおそれがある。それに対し、本実施形態のごと
く、Ｐｔ膜３５の上に到達するコンタクト孔を形成する
工程を回避することにより、かかる原因による容量絶縁
膜３４ａの特性の劣化を確実に抑制することができる。
さらに、上部バリアメタル３６の上面及び側面と、上部
電極延長部３５ｂの側面、ダミー下部電極３３ｂの側
面、ダミー下部バリアメタル３２ｂの側面を１つの層で
ある接続用導体膜３７で覆うことができるため、確実な
接続形状を得ることができる。また、上部バリアメタル
３６の全上面を接続用導体膜３７で覆うことにより、還
元性雰囲気の侵入を抑制することができる。

【００５２】なお、Ｃｕ配線４２を形成する工程は、従
来の上部電極にプラグを形成する工程に対応し、局所配
線２１ｂや配線コンタクト３０ｃの形成はメモリセルを
形成する工程を利用して実施できる。

【００５３】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６および接続用導体膜３７をＴｉＡｌＮによ
り構成したが、これらの部材を、耐酸化性を持つ他の導
体材料により構成してもよい。また、容量絶縁膜３４ａ
をＢＳＴにより構成したが、他の高誘電体材料により構
成してもよい。特に、構造式がＡＢＯ₃ によって表され
るペロブスカイト構造を有する誘電体膜の場合には、酸
素原子が還元によって失われやすいので、本発明を適用
することにより、大きな実効が得られる。

【００５４】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。

【００５５】（第２の実施形態）図３は、第２の実施形
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。

【００５６】同図に示すように、本実施形態のメモリ部
の構造のうち第１の実施形態と異なる点は、第１の実施
形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミ
ーセルプラグ３０ｂ，ダミー下部バリアメタル３２ｂ及
びダミー下部電極３３ｂが設けられておらず、第２層間
絶縁膜２２に形成されたトレンチを埋めるＷからなる局
所配線２３が設けられている点である。この局所配線２
３は、上層メモリセルプラグ３０ａと同時に形成されて
いる。その他の部材は、上記図１（ａ）に示す部材と同
じであり、それらの部材には図１（ａ）と同じ符号が付
されている。

【００５７】本実施形態によると、Ｗからなる局所配線
２３及び接続用導体膜３７を介して、上部電極３５ａと
Ｃｕ配線４２とが電気的に接続される。そして、本実施
形態においても、第３層間絶縁膜４１に、上部電極３５
ａを構成するＰｔ膜３５（上部バリアメタル３６）に到
達するコンタクト孔を形成する必要がない。よって、本
実施形態により、上記第１の実施形態と同様に、容量絶
縁膜３４ａの特性の劣化防止や、メモリセル形成のため
の専用の設備不要化などの効果を発揮することができ
る。

【００５８】それに加えて、本実施形態では、ダミー下
部電極を設ける必要がないので、第１の実施形態に比べ
てメモリ部の占有面積を小さくすることができるという
利点がある。

【００５９】（第３の実施形態）図４は、第３の実施形
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。

【００６０】同図に示すように、本実施形態のメモリ部
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わり
に、素子分離用絶縁膜１１の上にポリシリコンからなる
局所配線２４が設けられ、さらに、第１層間絶縁膜１８
を貫通して局所配線２４に接触する下層ダミーセルプラ
グ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２
４に接触する下層配線プラグ２０ｄとが設けられている
点である。そして、本実施形態においては、ダミーセル
プラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プ
ラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続され
ている。局所配線２４は、ゲート電極１５と同時に形成
されている。その他の部材は、上記図１（ａ）に示す部
材と同じであり、それらの部材には図１（ａ）と同じ符
号が付されている。

【００６１】本実施形態によると、接続用導体膜３２，
ダミー下部電極３３ｂ，ダミー下部バリアメタル３２
ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２
０ｃ，局所配線２４，下層配線プラグ２０ｄ及び配線プ
ラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２と
が電気的に接続される。そして、本実施形態において
も、第３層間絶縁膜４１に、上部電極３５ａを構成する
Ｐｔ膜３５（上部バリアメタル３６）に到達するコンタ
クト孔を形成する必要がない。よって、本実施形態によ
り、上記第１の実施形態と同様に、容量絶縁膜３４ａの
特性の劣化防止や、メモリセル形成のための専用の設備
不要化などの効果を発揮することができる。

【００６２】（第４の実施形態）図５は、第４の実施形
態における半導体記憶装置のうちメモリ部の一部の構造
を示す断面図である。

【００６３】同図に示すように、本実施形態のメモリ部
の構造が第１の実施形態と異なる点は、第１の実施形態
におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わり
に、Ｓｉ基板１０中に不純物拡散層からなる局所配線２
５が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２５に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２５に接触
する下層配線プラグ２０ｄとが設けられている点であ
る。そして、本実施形態においては、ダミーセルプラグ
３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３
０ｃは下層配線プラグ２０ｄにそれぞれ接続されてい
る。局所配線２５は、ソース・ドレイン領域１２，１３
と同時に形成されている。その他の部材は、上記図１
（ａ）に示す部材と同じであり、それらの部材には図１
（ａ）と同じ符号が付されている。

【００６４】本実施形態によると、接続用導体膜３７，
ダミー下部電極３３ｂ，ダミー下部バリアメタル３２
ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２
０ｃ，局所配線２５，下層配線プラグ２０ｄ及び配線プ
ラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２と
が電気的に接続される。そして、本実施形態において
も、第３層間絶縁膜４１に、上部電極３５ａを構成する
Ｐｔ膜３５（上部バリアメタル３６）に到達するコンタ
クト孔を形成する必要がない。よって、本実施形態によ
り、上記第１の実施形態と同様に、容量絶縁膜３４の特
性の劣化防止や、メモリセル形成のための専用の設備不
要化などの効果を発揮することができる。

【００６５】（第５の実施形態）上記第１〜第４の実施
形態においては、本発明をビット線下置き型のＤＲＡＭ
メモリセル構造に適用した例について説明したが、本実
施形態においては、本発明を、ビット線が記憶容量部よ
りも上方に設けられたビット線上置き型のＤＲＡＭメモ
リセル構造に適用した例について説明する。図６は、第
５の実施形態における半導体記憶装置のうちメモリ部の
一部の構造を示す断面図である。図７（ａ）〜（ｃ）
は、第５の実施形態における半導体記憶装置の製造工程
を示す断面図である。以下、本実施形態における半導体
記憶装置の構造と製造方法とについて、順に説明する。
ここで、本実施形態の各図においては、メモリ部の構造
のみを示すが、本実施形態の半導体記憶装置は、第１の
実施形態と同様に、図示されていないロジック回路部に
おいてロジック回路素子が設けられている混載型デバイ
スである。ただし、ロジック回路素子の構造自体は、直
接本発明の本質とは関係がないので、図示を省略するも
のとする。

【００６６】図６に示すように、本実施形態のメモリ部
は、第３の実施形態と同様に、第１の実施形態における
Ｗ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分
離用絶縁膜１１の上にポリシリコンからなる局所配線２
４が設けられ、さらに、第１層間絶縁膜１８を貫通して
局所配線２４に接触する下層ダミーセルプラグ２０ｃ
と、第１層間絶縁膜１８を貫通して局所配線２４に接触
する下層配線プラグ２０ｄとが設けられている。

【００６７】また、本実施形態においては、記憶容量部
ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられ
ており、ダミー下部電極３３ｂ（ダミー下部バリアメタ
ル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、第１
Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接
続されている。局所配線２４は、ゲート電極１５と同じ
ポリシリコン膜から形成されている。

【００６８】さらに、ビット線プラグ２０ｂの上には、
第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに
到達する上層ビット線プラグ５１と、上層ビット線プラ
グ５１の側面を覆う絶縁体サイドウォール５２と、上部
バリアメタル３６の上面を覆い、かつ上部バリアメタル
３６の側面，Ｐｔ膜３５の側面及びＢＳＴ膜３４の側面
上を覆うＴｉＡｌＮからなる接続用導体膜３７と、第３
層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線
５３とが設けられている。つまり、ビット線が記憶容量
部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡ
Ｍメモリセルの構造を備えている。また、接続用導体膜
３７は、上部バリアメタル３６の側面，Ｐｔ膜３５の側
面及びＢＳＴ膜３４の側面と、絶縁体サイドウォール５
２との間に介在している。

【００６９】図６における他の部材は、上記図１（ａ）
に示す部材と同じであり、それらの部材には図１（ａ）
と同じ符号が付されている。

【００７０】本実施形態によると、接続用導体膜３７，
ダミー下部電極３３ｂ，ダミー下部バリアメタル３２
ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２
０ｃ，局所配線２４及び下層配線プラグ２０ｄを介し
て、上部電極３５ａと第１のＣｕ配線４２とが電気的に
接続される。そして、本実施形態においても、第３層間
絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５
（上部バリアメタル３６）に到達するコンタクト孔を形
成する必要がない。よって、本実施形態により、ビット
線上置き型の構造を採りながら、上記第１の実施形態と
同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリ
セル形成のための専用の設備不要化などの効果を発揮す
ることができる。

【００７１】次に、本実施形態における半導体記憶装置
のメモリセルの製造工程について、図７（ａ）〜（ｃ）
を参照しながら説明する。

【００７２】図７（ａ）に示す工程で、以下の処理を行
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲ
ート電極１５と、絶縁性サイドウォール１６とからなる
メモリセルトランジスタＴＲを形成する。このメモリセ
ルトランジスタＴＲの形成工程は、熱酸化，ポリシリコ
ン膜の形成及びパターニング，イオン注入等の周知の技
術を用いて周知の手順により行なわれる。このとき、ゲ
ート電極１５を形成する際に、同時に素子分離用絶縁膜
１１の上にポリシリコンからなる局所配線２４を形成し
ておく。

【００７３】次に、メモリセルトランジスタＴＲの形成
された基板上に、ＢＰＳＧ膜を堆積した後、アニールと
ＣＭＰ（化学機械的研磨）による平坦化とを行なって第
１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜
１８を貫通してソース領域１２，ドレイン領域１３及び
局所配線２４の２箇所にそれぞれ到達するコンタクト孔
を形成する。次に、コンタクト孔内及び第１層間絶縁膜
１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰに
より平坦化を行なうことにより、各コンタクト孔にポリ
シリコン層を埋め込んで、下層メモリセルプラグ２０ａ
と、ビット線プラグ２０ｂと、下層ダミーセルプラグ２
０ｃと、下層配線プラグ２０ｄとを形成する。

【００７４】次に、第１層間絶縁膜１８の上に、厚みが
約６ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜
とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とを
パターニングすることにより、第１層間絶縁膜１８の上
に、下層メモリセルプラグ２０ａに接続される下部バリ
アメタル３２ａ及びその上のＰｔからなる下部電極３３
ａと、下層ダミーセルプラグ２０ｂに接続されるダミー
下部バリアメタル３２ｂ及びその上のダミー下部電極３
３ｂとを形成する。ここで、Ｐｔ膜をパターニングする
時には、下地であるＴｉＡｌＮ膜に対して高い選択が得
られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパタ
ーニングする時には下地であるポリシリコンからなる下
層メモリセルプラグ２０ａが掘れ下がらないように、選
択比の高い条件でエッチングを行なう。

【００７５】次に、第２層間絶縁膜２２，下部電極３３
ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍの
ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ₃ 膜）と、厚みが約３０
ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、Ｎ
ＳＧ膜とを順次堆積する。そして、ＮＳＧ膜をパターニ
ングしてハードマスク（図示しない。）を形成した後、
ハードマスクを用いたドライエッチングにより、ＴｉＡ
ｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングし
て、容量絶縁膜３４ａ及び容量絶縁膜延長部３４ｂを含
むＢＳＴ膜３４と、上部電極３５及び上部電極延長部３
５ｂを含むＰｔ膜３５と、Ｐｔ膜３５の上面を覆う上部
バリアメタル３６とを形成する。このとき、ＢＳＴ膜，
Ｐｔ膜，ＴｉＡｌＮ膜及びＮＳＧ膜のうちビット線プラ
グ２０ｂの上方に位置する部分は削除されて、開口５９
が形成されている。その後、ＮＳＧ膜は、例えば希弗酸
液を用いて選択的に除去される。

【００７６】次に、基板上に、例えば、厚み約３０ｎｍ
のＴｉＡｌＮ膜を形成した後、レジストマスクをマスク
としてパターニングを行い接続用導体膜３７を形成す
る。このとき、接続用導体膜３７は、基板上の有効メモ
リセル領域Ｒｅｃとダミーセル領域Ｒｄｃとにおいて、
上部バリアメタル３６の上面と、開口５９の壁面と、上
部バリアメタル３６，Ｐｔ膜３５，ＢＳＴ膜３４，下部
電極３３ａ及びダミー下部電極３３ｂの各側面とを覆
い、かつ第１層間絶縁膜１８の一部を覆っている。この
ことにより、上部電極延長部３５ｂの側面とダミー下部
電極３３ｂの側面とには、接続用導体膜３７が接してい
るため、上部電極延長部３５ｂとダミー下部電極３３ｂ
とは電気的に接続されている。

【００７７】次に、図７（ｂ）に示す工程で、第２層間
絶縁膜２２を堆積した後、ＣＭＰにより、第２層間絶縁
膜２２の平坦化を行なう。そして、第２層間絶縁膜２２
と接続用導体膜３７とを貫通してビット線プラグ２０ｂ
に到達するコンタクト孔６０を形成する。このとき、コ
ンタクト孔６０を、図７（ａ）に示す工程で形成された
開口５９の側面上の接続用導体膜の内径よりも十分小さ
くしておく。その後、基板の上に薄めの絶縁体膜を堆積
した後、この絶縁体膜の異方性エッチングを行なうこと
により、コンタクト孔６０の側面上には、絶縁体サイド
ウォール５２が形成される。次に、第２層間絶縁膜２２
を貫通して下層配線プラグ２０ｄに到達するトレンチを
形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なっ
て、コンタクト孔６０と、下層配線プラグ２０ｄ上のト
レンチとにＣｕ膜を埋め込むことにより、上層ビット線
プラグ５１とＣｕ配線４２とを形成する。

【００７８】その後、第３層間絶縁膜４１の堆積及び平
坦化と、第３層間絶縁膜４１への上層ビット線プラグ５
１に到達するコンタクト孔及びトレンチの形成と、コン
タクト孔及びトレンチ内へのＣｕ膜の埋込により、ビッ
ト線５３を形成する（デュアルダマシン法）。これによ
り、図６に示すメモリセルの構造が得られる。

【００７９】本実施形態における製造方法によると、第
２層間絶縁膜２２に、上部電極３５ａを構成するＰｔ膜
３５（上部バリアメタル３６）の上に到達するコンタク
ト孔を形成する工程を回避することができるので、第１
の実施形態における製造方法と同様に、還元性雰囲気に
さらされることに起因する容量絶縁膜３４ａの特性の劣
化を確実に抑制することができる。

【００８０】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６および接続用導体膜３７をＴｉＡｌＮによ
り構成したが、これらの部材を、耐酸化性を持つ他の導
体材料により構成してもよい。また、容量絶縁膜３４ａ
をＢＳＴにより構成したが、他の高誘電体材料により構
成してもよい。特に、構造式がＡＢＯ₃ によって表され
るペロブスカイト構造を有する誘電体膜の場合には、酸
素原子が還元によって失われやすいので、本発明を適用
することにより、大きな実効が得られる。

【００８１】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。

【００８２】（第６の実施形態）上述の第１の実施形態
においては、ダミー下部バリアメタル３２ｂおよびダミ
ー下部電極３３ｂを形成する場合について説明したが、
本実施形態では、これらを設けるかわりに、接続用導体
膜３７をダミーセルプラグ３０ｂと接触させることによ
り上部電極３５ａとダミーセルプラグ３０ｂとを電気的
に接続する場合について説明する。

【００８３】図８（ａ），（ｂ）は、第６の実施形態に
おける半導体記憶装置のメモリ部の一部の構造を示す断
面図および平面図である。ここで、本実施形態の各図に
おいては、メモリ部の構造のみを示すが、本実施形態の
半導体記憶装置は、図示されていないロジック回路部に
おいてロジック回路素子が設けられている混載型デバイ
スである。ただし、ロジック回路素子の構造自体は、直
接本発明の本質とは関係がないので、図示を省略するも
のとする。

【００８４】図８（ａ）に示すように、本実施形態のメ
モリ部の構造のうちで第１の実施形態と異なるのは、ダ
ミーセル領域Ｒｄｃにおいて、ダミー下部バリアメタル
３２ｂとダミー下部電極３３ｂとが設けられていない点
である。そして、有効メモリセル領域Ｒｅｃからダミー
セル領域Ｒｄｃの方へ伸びる容量絶縁膜延長部３４ｂ
と，容量絶縁膜延長部３４ｂを覆う上部電極延長部３５
ｂと，上部バリアメタル３６とが、ダミーセルプラグ３
０ｂの上のうち一部を露出させるように設けられてい
る。上部バリアメタル３６の上面上および側面上と，上
部電極延長部３５ｂの側面上，容量絶縁膜延長部３４ｂ
の側面上とから、ダミーセルプラグ３０ｂのうち少なく
とも一部の上に亘って、接続用導体膜３７が設けられて
いる。

【００８５】つまり、上部電極延長部３５ｂとダミーセ
ルプラグ３０ｂとを電気的に接続するために、第１の実
施形態では接続用導体膜３７，ダミー下部電極３３ｂお
よびダミー下部バリアメタル３２ｂを設けたのに対し、
本実施形態では、ダミーセルプラグ３０ｂと接続用導体
膜３７とを直接接触させるように設けている。

【００８６】ここで、容量絶縁膜延長部３４ｂと，容量
絶縁膜延長部３４ｂを覆う上部電極延長部３５ｂと，上
部バリアメタル３６とは、ダミーセルプラグ３０ｂの上
のうち一部を露出させるように設けられていてもよい
し、完全に露出させるように設けられていてもよい。完
全に露出させるように設けられている場合には、接続用
導体膜３７が、下部電極３３ａおよび下部バリアメタル
３２ａと電気的に接続されないように設けられており、
かつダミーセルプラグ３０ｂの上のうち少なくとも一部
を覆うように設けられておればよい。つまり、接続用導
体膜３７は、下部電極３２ａと絶縁された状態でダミー
セルプラグ３０ｂと電気的に接続されておればよい。

【００８７】そして、図８（ｂ）に示すように、上部電
極３５ａを構成するＰｔ膜３５（上部バリアメタル３
６）は多数のメモリセルによって共有化されており、Ｐ
ｔ膜３５の下方には、多数の下部電極３３ａ（下部バリ
アメタル３２ａ）が設けられている。なお、その他の構
造および効果は、第１の実施形態と同様であるので説明
を省略する。

【００８８】次に、本実施形態における半導体記憶装置
のメモリセルの製造工程について、図９（ａ）〜（ｃ）
を参照しながら説明する。図９（ａ）〜（ｃ）は、第６
の実施形態における半導体記憶装置の製造工程を示す断
面図である。

【００８９】図９（ａ）に示す工程で、以下の処理を行
なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素
子分離用絶縁膜１１を形成し、活性領域に、ソース領域
１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲ
ート電極１５と、絶縁性サイドウォール１６とからなる
メモリセルトランジスタＴＲを形成する。このメモリセ
ルトランジスタＴＲの形成工程は、熱酸化，ポリシリコ
ン膜の形成及びパターニング，イオン注入等の周知の技
術を用いて周知の手順により行なわれる。

【００９０】次に、メモリセルトランジスタＴＲの形成
された基板上に、ＢＰＳＧ膜を堆積した後、アニールと
ＣＭＰ（化学機械的研磨）による平坦化とを行なって第
１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜
１８を貫通してソース領域１２，ドレイン領域１３にそ
れぞれ到達するコンタクト孔を形成する。次に、コンタ
クト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコ
ン膜を形成した後、ＣＭＰにより平坦化を行なうことに
より、各コンタクト孔にポリシリコン膜を埋め込んで、
下層メモリセルプラグ２０ａとビット線プラグ２０ｂと
を形成する。

【００９１】次に、第１層間絶縁膜１８の上にＷ／Ｔｉ
積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜
をパターニングして、ビット線プラグ２０ｂに接続され
るビット線２１ａと、この段階では他の部材と接続され
ずに孤立している局所配線２１ｂとを形成する。その
際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出し
た時を検出してＷ膜のエッチング終了時期を判定し、Ｔ
ｉ膜のパターニングの時には、ポリシリコンよりなる第
１のメモリセルプラグ２０ａに対して高い選択比が得ら
れる条件でエッチングを行う。

【００９２】次に、基板上に、プラズマＴＥＯＳ膜を堆
積した後、ＣＭＰ（化学機械的研磨）による平坦化を行
なって第２層間絶縁膜２２を形成する。さらに、第２層
間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａ
と局所配線２１ｂ（２箇所）とにそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内にＷ膜を形
成した後、ＣＭＰにより平坦化を行なうことにより、各
コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラ
グ２０ａに接続される上層メモリセルプラグ３０ａと、
２箇所で局所配線２１ｂにそれぞれ接触するダミーセル
プラグ３０ｂ及び配線プラグ３０ｃとを形成する。

【００９３】次に、図９（ｂ）に示す工程で、第２層間
絶縁膜２２の上に、厚みが約６ｎｍのＴｉＡｌＮ膜と、
厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、
ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることによ
り、第２層間絶縁膜２２の上に、上層メモリセルプラグ
３０ａに接続される下部バリアメタル３２ａ及びその上
のＰｔからなる下部電極３３ａを形成する。ここで、Ｐ
ｔ膜をパターニングする時には、下地であるＴｉＡｌＮ
膜に対して高い選択が得られる条件でエッチングを行な
い、ＴｉＡｌＮ膜をパターニングする時には下地である
Ｗからなる上層メモリセルプラグ３０ａが掘れ下がらな
いように、選択比の高い条件でエッチングを行なう。

【００９４】その後、第２層間絶縁膜２２および下部電
極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳ
ｒ）ＴｉＯ₃ 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚
みが約６ｎｍのＴｉＡｌＮ膜と、ＮＳＧ膜とを順次堆積
する。そして、ＮＳＧ膜をパターニングしてハードマス
ク３８を形成した後、ハードマスク３８を用いたドライ
エッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ
膜とを順次パターニングして、有効メモリセル領域Ｒec
及びダミーセル領域Ｒdcを覆う上部バリアメタル３６
と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰ
ｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長部３
４ｂを含むＢＳＴ膜３４とを形成する。このとき、上部
バリアメタル３６，上部電極３５ａ及び上部電極延長部
３４ｂは、第１の実施形態ではダミーセルプラグ３０ｂ
の上方をほぼ完全に覆うようにパターニングされるのに
対し、本実施形態ではダミーセルプラグ３０ｂのうち少
なくとも一部を露出するようにパターニングされる。そ
の後、ハードマスク３８は、例えば希弗酸液を用いて選
択的に除去される。

【００９５】次に、図９（ｃ）に示す工程で、基板上
に、例えば、厚み約３０ｎｍのＴｉＡｌＮ膜を形成した
後、レジストマスクをマスクとしてＴｉＡｌＮ膜をパタ
ーニングして接続用導体膜３７を形成する。このとき、
接続用導体膜３７は、基板上の有効メモリセル領域Ｒｅ
ｃとダミーセル領域Ｒｄｃとにおいて、上部バリアメタ
ル３６の上面を覆い、さらに、ダミーセル領域Ｒｄｃの
断面においては、上部バリアメタル３６，上部電極延長
部３５ｂ及び容量絶縁膜延長部３４ｂの各側面を覆い、
かつダミーセルプラグ３０ｂの上面のうち少なくとも一
部を覆っている。

【００９６】さらに、第３層間絶縁膜４１の堆積と平坦
化、第３層間絶縁膜４１への配線プラグ３０ｃに到達す
るトレンチの形成、トレンチへのＣｕ配線４２の埋め込
み（ダマシン法）などを行なうことにより、図８（ａ）
に示すメモリセルの断面構造が得られる。

【００９７】本実施形態における製造方法によると、従
来のプロセスに新たな工程を追加することなく、第３層
間絶縁膜４１及び接合用導体膜３７に、Ｐｔ膜３５（上
部バリアメタル３６）の上に到達するコンタクト孔を形
成する工程を回避することができる。従って、第１の実
施形態における製造方法と同様に、工程数の増加を伴う
ことなく，還元雰囲気にさらされることに起因する容量
絶縁膜３４ａの特性の劣化を確実に抑制することができ
る。

【００９８】さらに、上部バリアメタル３６の上面及び
側面と上部電極延長部３５ｂの側面とを、１つの層であ
る接続用導体膜３７で覆うことができるため、確実な接
続形状を得ることができる。また、上部バリアメタル３
６の全上面を接続用導体膜３７で覆うことにより、還元
性雰囲気の侵入を抑制することができる。

【００９９】それに加えて、本実施形態では、ダミー下
部電極を設ける必要がないので、第１の実施形態に比べ
てメモリ部の占有面積を小さくすることができるという
利点がある。

【０１００】なお、Ｃｕ配線４２を形成する工程は、従
来の上部電極にプラグを形成する工程に対応し、局所配
線２１ｂや配線コンタクト３０ｃの形成はメモリセルを
形成する工程を利用して実施できる。

【０１０１】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６および接続用導体膜３７をＴｉＡｌＮによ
り構成したが、これらの部材を、耐酸化性を持つ他の導
体材料により構成してもよい。また、容量絶縁膜３４ａ
をＢＳＴにより構成したが、他の高誘電体材料により構
成してもよい。特に、構造式がＡＢＯ₃ によって表され
るペロブスカイト構造を有する誘電体膜の場合には、酸
素原子が還元によって失われやすいので、本発明を適用
することにより、大きな実効が得られる。

【０１０２】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。

【０１０３】なお、本実施形態では、ダミー下部電極３
３ｂおよびダミー下部バリアメタル３２ｂを設けないで
接続用導体膜３７とダミーセルプラグ３０ｂとを接触さ
せる方法について述べたが、本発明においては、ダミー
下部電極３３ｂおよびダミー下部バリアメタル３２ｂを
設けて、かつ接続用導体膜３７とダミーセルプラグ３０
ｂとを接触させてもよいことはいうまでもない。

【０１０４】なお、本実施形態では、接続用導体膜３７
がダミーセルプラグ３０ｂ，局所配線２１ｂ，配線プラ
グ３０ｃによりＣｕ配線４２に接続されており、これは
第１の実施形態の接続方法を適用した例である。しか
し、本発明では、第３，第４および第５の実施形態にお
ける接続方法を適用してもよい。ここで、例えば第５の
実施形態の接続方法を適用する場合には、第１層間絶縁
膜１８の上に、下層ダミーセルプラグ２０ｃの上面の少
なくとも一部と接する接続用導体膜３７を形成すればよ
い。

【０１０５】（第７の実施形態）本実施形態では、第６
の本実施形態における接続用導体膜３７を形成するかわ
りに、上部電極延長部３５ｂおよび容量絶縁膜延長部３
４ｂの側面上に導体サイドウォールを形成する場合につ
いて説明する。

【０１０６】図１０（ａ），（ｂ）は、それぞれ順に、
第７の実施形態における半導体記憶装置のうちメモリ部
の一部の構造を示す断面図、及び上部電極・導体サイド
ウォール構造を示す平面図である。ここで、本実施形態
の各図においては、メモリ部の構造のみを示すが、本実
施形態の半導体記憶装置は、図示されていないロジック
回路部においてロジック回路素子が設けられている混載
型デバイスである。ただし、ロジック回路素子の構造自
体は、直接本発明の本質とは関係がないので、図示を省
略するものとする。

【０１０７】図１０（ａ）に示すように、本実施形態の
半導体記憶装置であるＤＲＡＭのメモリセルにおいて、
第６の実施形態と異なるのは、上部バリアメタル３６の
上にハードマスク４３が設けられており、ハードマスク
４３，上部バリアメタル３６，上部電極延長部３５ｂお
よび容量絶縁膜延長部３４ｂの側面上からダミーセルプ
ラグ３０ｂの上面のうち少なくとも一部に接するよう
に、ＴｉＡｌＮからなる導体サイドウォール４０が設け
られている点である。この導体サイドウォール４０は、
図１０（ｂ）に示すように、Ｐｔ膜３５及びＢＳＴ膜３
４の全周囲を取り囲んでいる。すなわち、導体サイドウ
ォール４０は、上部電極延長部３５ｂとダミーセルプラ
グ３０ｂとを互いに電気的に接続している。その他の構
造および効果は、第６の実施形態と同様であるので説明
を省略する。

【０１０８】次に、本実施形態における半導体記憶装置
のメモリセルの製造工程について、図１１（ａ）〜
（ｃ）を参照しながら説明する。図１１（ａ）〜（ｃ）
は、第７の実施形態における半導体記憶装置の製造工程
を示す断面図である。

【０１０９】図１１（ａ）に示す工程で、以下の処理を
行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む
素子分離用絶縁膜１１を形成し、活性領域に、ソース領
域１２及びドレイン領域１３と、ゲート絶縁膜１４と、
ゲート電極１５と、絶縁性サイドウォール１６とからな
るメモリセルトランジスタを形成する。このメモリセル
トランジスタの形成工程は、熱酸化，ポリシリコン膜の
形成及びパターニング，イオン注入等の周知の技術を用
いて周知の手順により行なわれる。

【０１１０】次に、メモリセルトランジスタの形成され
た基板上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭ
Ｐ（化学機械的研磨）による平坦化とを行なって第１層
間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８
を貫通してソース領域１２，ドレイン領域１３にそれぞ
れ到達するコンタクト孔を形成する。次に、コンタクト
孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜
を形成した後、ＣＭＰにより平坦化を行なうことによ
り、各コンタクト孔にポリシリコン膜を埋め込んで、下
層メモリセルプラグ２０ａとビット線プラグ２０ｂとを
形成する。

【０１１１】次に、第１層間絶縁膜１８の上にＷ／Ｔｉ
積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜
をパターニングして、ビット線プラグ２０ｂに接続され
るビット線２１ａと、この段階では他の部材と接続され
ずに孤立している局所配線２１ｂとを形成する。その
際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出し
た時を検出してＷ膜のエッチング終了時期を判定し、Ｔ
ｉ膜のパターニングの時には、ポリシリコンよりなる下
層メモリセルプラグ２０ａに対して高い選択比が得られ
る条件でエッチングを行う。

【０１１２】次に、基板上に、プラズマＴＥＯＳ膜を堆
積した後、ＣＭＰ（化学機械的研磨）による平坦化を行
なって第２層間絶縁膜２２を形成する。さらに、第２層
間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａ
と局所配線２１ｂ（２箇所）とにそれぞれ到達するコン
タクト孔を形成する。次に、コンタクト孔内にＷ／Ｔｉ
Ｎ／Ｔｉ膜を形成した後、ＣＭＰにより平坦化を行なう
ことにより、各コンタクト孔にＷ／ＴｉＮ／Ｔｉ膜を埋
め込んで、下層メモリセルプラグ２０ａに接続される上
層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂ
にそれぞれ接触するダミーセルプラグ３０ｂ及び配線プ
ラグ３０ｃとを形成する。

【０１１３】次に、図１１（ｂ）に示す工程で、第２層
間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜
と、厚みが約３０ｎｍのＰｔ膜とを順次堆積する。そし
て、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることに
より、第２層間絶縁膜２２の上に、上層メモリセルプラ
グ３０ａに接続される下部バリアメタル３２ａ及びその
上のＰｔからなる下部電極３３ａを形成する。ここで、
Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌ
Ｎ膜に対して高い選択が得られる条件でエッチングを行
ない、ＴｉＡｌＮ膜をパターニングする時には下地であ
るＷからなる上層メモリセルプラグ３０ａが掘れ下がら
ないように、選択比の高い条件でエッチングを行なう。

【０１１４】次に、第２層間絶縁膜２２および下部電極
３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳ
ｒ）ＴｉＯ₃ 膜）と、厚みが約３０ｎｍのＰｔ膜と、厚
みが約３０ｎｍのＴｉＡｌＮ膜と、ＳｉＯ₂ 膜とを順次
堆積する。そして、ＳｉＯ₂ 膜をパターニングしてハー
ドマスク４３を形成した後、ハードマスク４３を用いた
ドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、
ＢＳＴ膜とを順次パターニングして、有効メモリセル領
域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル
３６と、上部電極３５ａ及び上部電極延長部３５ｂを含
むＰｔ膜３５と、容量絶縁膜３４ａ及び容量絶縁膜延長
部３４ｂを含むＢＳＴ膜３４とを形成する。このとき、
上部バリアメタル３６，上部電極３５ａ及び上部電極延
長部３４ｂは、第１の実施形態ではダミーセルプラグ３
０ｂの上方を完全に覆うようにパターニングされるのに
対し、本実施形態ではダミーセルプラグ３０ｂのうち少
なくとも一部を露出するようにパターニングされる。

【０１１５】次に、図１１（ｃ）に示す工程で、基板上
に、厚みが約５０ｎｍの導体膜であるＴｉＡｌＮ膜を堆
積した後、ＴｉＡｌＮ膜を例えば異方性ドライエッチン
グによりエッチバックして、図１１（ｃ）に示す断面に
おいて、ハードマスク４３，上部バリアメタル３６，Ｐ
ｔ膜３５，ＢＳＴ膜３４の各側面に亘って、導体サイド
ウォール４０を形成する。

【０１１６】さらに、第３層間絶縁膜４１の堆積と平坦
化、第３層間絶縁膜４１への配線プラグ３０ｃに到達す
るトレンチの形成、トレンチへのＣｕ配線４２の埋め込
み（ダマシン法）などを行なうことにより、図１０
（ａ）に示すメモリセルの断面構造が得られる。

【０１１７】本実施形態における製造方法によると、従
来のプロセスにおけるフォトリソグラフィー工程を増や
すことなく、第３層間絶縁膜４１及びハードマスク４３
に、Ｐｔ膜３５（上部バリアメタル３６）の上に到達す
るコンタクト孔を形成する工程を回避することができ
る。従って、第１の実施形態における製造方法と同様
に、工程数の増加を伴うことなく，還元雰囲気にさらさ
れることに起因する容量絶縁膜３４ａの特性の劣化を確
実に抑制することができる。

【０１１８】それに加えて、本実施形態では、ダミー下
部電極を設ける必要がないので、第１の実施形態に比べ
てメモリ部の占有面積を小さくすることができるという
利点がある。

【０１１９】なお、本実施形態においては、上部電極３
５ａ及び下部電極３３ａをＰｔにより構成し、上部バリ
アメタル３６をＴｉＡｌＮにより構成したが、これらの
部材を、耐酸化性を持つ他の導体材料により構成しても
よい。また、容量絶縁膜３４ａをＢＳＴにより構成した
が、他の高誘電体材料により構成してもよい。特に、構
造式がＡＢＯ₃ によって表されるペロブスカイト構造を
有する誘電体膜の場合には、酸素原子が還元によって失
われやすいので、本発明を適用することにより、大きな
実効が得られる。

【０１２０】また、本発明は、本実施形態のような混載
デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡ
Ｍ等の金属電極を用いるキャパシタを有する半導体記憶
装置にも適用できることはいうまでもない。

【０１２１】なお、本実施形態では、ダミー下部電極３
３ｂおよびダミー下部バリアメタル３２ｂを設けないで
導体サイドウォール４０とダミーセルプラグ３０ｂとを
接触させる方法について述べたが、本発明においては、
ダミー下部電極３３ｂおよびダミー下部バリアメタル３
２ｂを設けて、かつ導体サイドウォール４０とダミーセ
ルプラグ３０ｂとを接触させてもよいことはいうまでも
ない。

【０１２２】なお、本実施形態では、導体サイドウォー
ル４０がダミーセルプラグ３１ｂ，局所配線２１ｂ，配
線プラグ３０ｃによりＣｕ配線４２に接続されており、
これは第１の実施形態の接続方法を適用した例である。
しかし、本発明では、第３，第４および第５の実施形態
における接続方法を適用してもよい。ここで、第５の実
施形態の接続方法を適用する場合には、第１層間絶縁膜
１８の上に、下層ダミーセルプラグ２０ｃの上面の少な
くとも一部と接する導体サイドウォール４０を形成すれ
ばよい。

【０１２３】（その他の実施形態）上記第５の実施形態
においては、ゲート配線となるポリシリコン膜を局所配
線として用いたが、第５の実施形態のようなビット線上
置き型構造を有するＤＲＡＭメモリセルにおいても、第
２，第４の実施形態と同様の構造を採ることができる。
すなわち、ビット線上置き型構造を有するＤＲＡＭメモ
リセルにおいて、図３に示す埋め込みＷ膜からなる局所
配線２３や、図５に示す不純物拡散層からなる局所配線
２５を設けてもよい。

【０１２４】上記各実施形態においては、本発明をＤＲ
ＡＭとロジック回路とを備えた混載型半導体記憶装置に
適用した例を示したが、本発明はかかる実施形態に限定
されるものではなく、汎用ＤＲＡＭに対しても適用する
ことができる。

【０１２５】また、本発明は、ＦｅＲＡＭ等の強誘電体
膜を容量絶縁膜として用いた半導体記憶装置に対しても
適用することができる。その場合にも、汎用メモリ型又
はメモリ・ロジック混載型のいずれであってもよい。

【０１２６】上記第１〜第５および第７の実施形態にお
いて、接続用導体膜３７は、図１（ｂ）に示すものと同
様に、Ｐｔ膜３５の全周囲においてＰｔ膜３５及びＢＳ
Ｔ膜３４の側面を完全に覆っている。これにより、容量
絶縁膜３４ａへの不純物の混入などを確実に防止するバ
リア層としての機能を高く発揮することができる。ただ
し、本発明においては、必ずしも接続用導体膜３７がＰ
ｔ膜３５の全周囲においてＰｔ膜３５及びＢＳＴ膜３４
の側面を完全に覆っている必要はない。

【０１２７】上記第２〜第５の実施形態においても、接
続用導体膜３７は、図１（ｂ）に示すと同様に、上部バ
リアメタル３６の全上面を覆っている。これにより、容
量絶縁膜３４ａへの水素などの侵入を確実に防ぐことが
できる。ただし、本発明においては、必ずしも接続用導
体膜３７がバリアメタル３６の全上面を覆っている必要
はない。

【０１２８】なお、ダミー導体部材とは、第１，第３，
第４および第５の実施形態においては少なくともダミー
下部電極３３ｂ，ダミーセルプラグ３０ｂを含んでお
り、第２の実施形態においては少なくとも局所配線２３
を含んでおり、第６および第７の実施形態においては少
なくともダミーセルプラグ３０ｂを含んでいる。

【０１２９】

【発明の効果】本発明によれば、上部電極を露出させる
ことなく確実に上部電極と上層配線とを電気的に接続す
ることができるため、容量絶縁膜の特性の劣化の小さい
半導体記憶装置を実現することができる。

【図面の簡単な説明】

【図１】（ａ），（ｂ）は、それぞれ順に、本発明の第
１の実施形態における半導体記憶装置のうちメモリ部の
一部の構造を示す断面図、及び上部電極・接続用導体膜
を示す平面図である。

【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おける半導体記憶装置の製造工程を示す断面図である。

【図３】本発明の第２の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。

【図４】本発明の第３の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。

【図５】本発明の第４の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。

【図６】本発明の第５の実施形態における半導体記憶装
置のうちメモリ部の一部の構造を示す断面図である。

【図７】（ａ）〜（ｃ）は、本発明の第５の実施形態に
おける半導体記憶装置の製造工程を示す断面図である。

【図８】（ａ），（ｂ）は、第６の実施形態における半
導体記憶装置のうちメモリ部の一部の構造を示す断面
図、及び上部電極・接続用導体膜構造を示す平面図であ
る。

【図９】（ａ）〜（ｃ）は、第６の実施形態における半
導体記憶装置の製造工程を示す断面図である。

【図１０】（ａ），（ｂ）は、第７の実施形態における
半導体記憶装置のうちメモリ部の一部の構造を示す断面
図、及び上部電極・導体サイドウォール構造を示す平面
図である。

【図１１】（ａ）〜（ｃ）は、第７の実施形態における
半導体記憶装置の製造工程を示す断面図である。

【符号の説明】

１０ 半導体基板 １１ 素子分離用絶縁膜 １２ ゲート電極 １３ ソース領域 １４ ゲート絶縁膜 １５ ゲート電極 １６ 絶縁性サイドウォール １８ 第１層間絶縁膜 ２０ａ 下層メモリセルプラグ ２０ｂ ビット線プラグ ２０ｃ 下部ダミーセルプラグ ２０ｄ 下層配線プラグ ２１ａ ビット線 ２１ｂ 局所配線 ２２ 第２層間絶縁膜 ２３ 局所配線 ２４ 局所配線 ２５ 局所配線 ３０ａ 上層メモリセルプラグ ３０ｂ ダミーセルプラグ ３０ｃ 配線プラグ ビット線 ３２ａ 下部バリアメタル ３２ｂ ダミーバリアメタル ３３ａ 下部電極 ３３ｂ ダミー下部電極 ３４ａ 容量絶縁膜 ３４ｂ 容量絶縁膜延長部 ３５ Ｐｔ膜 ３５ａ 上部電極 ３５ｂ 上部電極延長部 ３６ 上部バリアメタル ３７ 接続用導体膜 ３８ マスク ４０ 導体サイドウォール ４１ 第３層間絶縁膜 ４２ Ｃｕ配線 ４３ ハードマスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 皷谷 昭彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 AD21 AD48 AD49 AD53 FR02 GA25 GA27 JA13 JA14 JA37 JA38 JA39 JA40 KA19 LA19 MA05 MA06 MA16 MA17 MA19 PR10 PR40 ZA12 ZA28

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の絶縁層の上に設けられ、
   下部電極，上部電極及び下部電極と上部電極との間に介
   在する容量絶縁膜から構成される記憶容量部と、 上記記憶容量部の上部電極，容量絶縁膜にそれぞれ連続
   して設けられた容量絶縁膜延長部及び上部電極延長部
   と、 上記上部電極延長部及び上記容量絶縁膜延長部の下方に
   位置する部分を含むように設けられたダミー導体部材
   と、 上記上部電極延長部及び容量絶縁膜延長部の側面に接
   し、上記ダミー導体部材に接続される導体部材と、 上記ダミー導体部材に電気的に接続される上層配線とを
   備えている半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記導体部材は、上記上部電極延長部及び容量絶縁膜延
   長部の側面を全周に亘って覆っていることを特徴とする
   半導体記憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
   おいて、 上記ダミー導体部材は、上記下部電極と同じ導体膜から
   形成されたダミー下部電極を含んでおり、 上記導体部材は、上記上部電極延長部と上記ダミー下部
   電極とを互いに接続していることを特徴とする半導体記
   憶装置。
4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
   の半導体記憶装置において、 上記導体部材は、上記上部電極全体及び上記上部電極延
   長部全体の上方を覆っていることを特徴とする半導体記
   憶装置。
5. 【請求項５】 請求項３記載の半導体記憶装置におい
   て、 上記絶縁層を挟んで上記記憶容量部の下方に形成された
   ビット線と、 上記ビット線と同じ導体膜から形成された局所配線とを
   さらに備え、 上記ダミー導体部材は、上記絶縁層を貫通してダミー下
   部電極と上記局所配線とを接続する導体プラグを含むこ
   とを特徴とする半導体記憶装置。
6. 【請求項６】 請求項３に記載の半導体記憶装置におい
   て、 上記絶縁層の下方において半導体基板上に設けられた素
   子分離用絶縁膜と、 上記半導体基板の上記素子分離用絶縁膜によって囲まれ
   る領域に設けられ、ゲート電極と上記半導体基板内で上
   記ゲート電極の両側に設けられた不純物拡散層とを有す
   るメモリセルトランジスタと、 上記素子分離用絶縁膜の上に設けられ、上記ゲート電極
   と同じ導体膜から形成された局所配線と、 上記絶縁膜を貫通して上記局所配線に接続される導体プ
   ラグとをさらに備えていることを特徴とする半導体記憶
   装置。
7. 【請求項７】 請求項３に記載の半導体記憶装置におい
   て、 上記半導体基板に設けられ、ゲート電極と上記半導体基
   板内で上記ゲート電極の両側に設けられた不純物拡散層
   とを有するメモリセルトランジスタと、 上記半導体基板の上記不純物拡散層とは離間して設けら
   れたもう１つの不純物拡散層から形成された局所配線
   と、 上記絶縁層を貫通して上記局所配線に接続される導体プ
   ラグとをさらに備えていることを特徴とする半導体記憶
   装置。
8. 【請求項８】 請求項１または２に記載の半導体記憶装
   置において、 上記ダミー導体部材は、少なくとも上記絶縁層に側方を
   囲まれる領域に設けられており、 上記導体部材は、上記上部電極延長部と上記ダミー導体
   部材とに接触していることを特徴とする半導体記憶装
   置。
9. 【請求項９】 請求項８に記載の半導体記憶装置におい
   て、 上記ダミー導体部材は局所配線であり、上記上層配線は
   上記局所配線に接触していることを特徴とする半導体記
   憶装置。
10. 【請求項１０】 請求項８に記載の半導体記憶装置にお
    いて、 上記ダミー導体部材はダミープラグであり、上記導体部
    材は上記ダミープラグの上面のうち少なくとも一部と接
    触していることを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項８に記載の半導体記憶装置にお
    いて、 上記導体部材は、上記上部電極延長部及び容量絶縁膜延
    長部の側面に亘って設けられ、上記ダミー導体部材の上
    面のうち少なくとも一部と接する導体サイドウォールで
    あることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項１〜１１のうちいずれか１つに
    記載の半導体記憶装置において、 上記容量絶縁膜は、高誘電体膜又は強誘電体膜であるこ
    とを特徴とする半導体記憶装置。
13. 【請求項１３】 下部電極，上部電極及び下部電極と上
    部電極との間に介在する容量絶縁膜から構成される記憶
    容量部と、上記上部電極と電気的に接続されるダミー導
    体部材と、上記ダミー導体部材と電気的に接続される上
    層配線とを備えている半導体記憶装置の製造方法であっ
    て、 半導体基板上の絶縁層の上に第１の導体膜を形成した
    後、第１の導体膜をパターニングして下部電極を形成す
    る工程（ａ）と、 上記下部電極を覆う誘電体膜を形成する工程（ｂ）と、 上記誘電体膜を覆う第２の導体膜を形成する工程（ｃ）
    と、 上記第２の導体膜の上に、上記下部電極の全体の一部を
    覆うエッチングマスクを形成する工程（ｄ）と、 上記第２の導体膜，上記誘電体膜をパターニングして、
    上記誘電体膜から上記容量絶縁膜及び容量絶縁膜延長部
    を形成し、上記第２の導体膜から上記上部電極及び上部
    電極延長部を形成する工程（ｅ）と、 上記工程（ｅ）の後に、基板上に第３の導体膜を堆積し
    た後、上記第３の導体膜をパターニングして、上記上部
    電極延長部及び上記容量絶縁膜延長部の側面に接し，か
    つ上記ダミー導体部材と電気的に接続される導体部材を
    形成する工程（ｆ）とを含んでいる半導体記憶装置の製
    造方法。
14. 【請求項１４】 請求項１３に記載の半導体記憶装置の
    製造方法であって、 上記工程（ａ）では、上記第１の導体膜をパターニング
    することにより、上記下部電極と，上記下部電極と互い
    に離間した領域に位置するダミー用膜を形成し、 上記工程（ｂ）から上記工程（ｅ）までの間に、上記ダ
    ミー用膜をパターニングすることにより、上記ダミー導
    体部材の少なくとも一部としてダミー下部電極を形成
    し、 上記工程（ｆ）では、上記上部電極延長部，上記容量絶
    縁膜延長部および上記ダミー下部電極の側面に接し，上
    記上部電極延長部の上方のうち少なくとも一部を覆う上
    記導体部材を形成することを特徴とする半導体記憶装置
    の製造方法。
15. 【請求項１５】 請求項１３に記載の半導体記憶装置の
    製造方法であって、上記工程（ａ）の前に、上記絶縁層
    に側方を囲まれる領域に上記ダミー導体部材の少なくと
    も一部を形成する工程をさらに備え、 上記工程（ｆ）では、上記ダミー導体部材の上面のうち
    少なくとも一部と接するように上記導体部材を形成する
    ことを特徴とする半導体記憶装置の製造方法。
16. 【請求項１６】 請求項１５に記載の半導体記憶装置の
    製造方法であって、 上記工程（ｆ）では、上記導体部材として、上記上部電
    極延長部，上記容量絶縁膜延長部の側面に接し，上記上
    部電極延長部の上方のうち少なくとも一部を覆う導体膜
    を形成することを特徴とする半導体記憶装置の製造方
    法。
17. 【請求項１７】 請求項１５に記載の半導体記憶装置の
    製造方法であって、 上記工程（ｆ）では、上記導体部材として、上記上部電
    極延長部，上記容量絶縁膜延長部の側面に接する導体サ
    イドウォールを形成することを特徴とする半導体記憶装
    置の製造方法。
18. 【請求項１８】 請求項１３〜１７のうちいずれか１つ
    に記載の半導体記憶装置の製造方法であって、 上記誘電体膜は、高誘電体膜又は強誘電体膜であること
    を特徴とする半導体記憶装置の製造方法。