[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図20を用いて説明する。
はじめに、本実施形態による半導体装置の構造について図1乃至図10を用いて説明する。
まず、本実施形態による半導体装置のチップ構成について図1を用いて説明する。図1は本実施形態による半導体装置のチップ構成を示す平面図である。
図示するように、半導体基板10に、複数のFeRAMチップ領域12が形成されている。隣接するFeRAMチップ領域12間には、各FeRAMチップ領域12をFeRAMチップに個片化するための切断領域であるスクライブ領域14が設けられている。
FeRAMチップ領域12には、メモリセル領域16とその周辺回路領域18、及びロジック回路領域20とその周辺回路領域22が設けられている。また、FeRAMチップ領域12の周縁部には、チップ回路と外部回路とを接続するためのボンディングパッド24が設けられている。なお、ボンディングパッド24は、FeRAMのパッケージの種類等に応じて、四角形状のFeRAMチップ領域12周縁部のすべての辺にわたって形成されていてもよいし、対向する一組の辺にのみ形成されていてもよい。
本実施形態による半導体装置では、メモリセル領域16において、ダミーキャパシタが形成されたダミーキャパシタ部が配置されている。メモリセル領域16におけるダミーキャパシタ部の配置について図2を用いて説明する。図2は、本実施形態による半導体装置のメモリセル領域におけるダミーキャパシタ部の配置を示す平面図である。
図示するように、メモリセル領域16には、実動作してFeRAMとしての情報の記憶に関与する強誘電体キャパシタ(実動作キャパシタ)が形成された実動作キャパシタ部26がアレイ状に配列されている。実動作キャパシタ部26の配列の外周には、実動作せずにFeRAMとしての情報の記憶に関与しない強誘電体キャパシタ(ダミーキャパシタ)が形成されたダミーキャパシタ部28が配置されている。
次に、このように実動作キャパシタ部26とダミーキャパシタ部28とが形成されたメモリセル領域16の平面構成について図3及び図4を用いて説明する。図3は本実施形態による半導体装置のメモリセル領域を示す平面図、図4は図3の一部を拡大して示した平面図である。
図3及び図4に示すように、メモリセル領域16においては、半導体基板10上に層間絶縁膜を介して下部電極30が帯状に形成されている。帯状の下部電極30上には、その長手方向に沿って、強誘電体膜32が帯状に形成されている。強誘電体膜32上には、その長手方向に間隔をおいて矩形状の上部電極34が複数形成されている。強誘電体膜32の幅方向には、2つずつの上部電極34が形成されている。こうして、1本の下部電極30上に、上部電極34の数だけ、下部電極30と強誘電体膜32と上部電極34とにより構成されるプレーナー型の強誘電体キャパシタ36が形成されている。
このように強誘電体キャパシタ36が形成されたメモリセル領域16において、図3に示すように、ダミーキャパシタ部28に囲まれた実動作キャパシタ部26内に位置する強誘電体キャパシタ36は、FeRAMのメモリセルを構成し、実動作して情報の記憶に関与する実動作キャパシタ36aとなっている。ダミーキャパシタ部28における強誘電体キャパシタ36は、実動作せずに情報の記憶に関与しないダミーキャパシタ36bとなっている。実動作キャパシタ36aとダミーキャパシタ36bとは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。
強誘電体キャパシタ36の上方には、層間絶縁膜に形成されたコンタクトホール38を介して上部電極34に接続された配線40が形成されている。コンタクトホール38内には、配線40のプラグ部42が埋め込まれている。実動作キャパシタ36aの上方に形成された配線40及びそのプラグ部42と、ダミーキャパシタ36bの上方に形成された配線40及びそのプラグ部42とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。
配線40と同層には、ビット線が接続される配線44が形成されている。なお、ビット線は、配線44よりも上層に形成される。
下部電極30上の層間絶縁膜には、下部電極30に達するコンタクトホール46が形成されている。コンタクトホール46内には、下部電極30と配線とを接続するためのプラグ部50が埋め込まれている。
次に、本実施形態による半導体装置における実動作キャパシタ及びダミーキャパシタの構造、並びにこれらに対して配置された配線の構造について、図5及び図6を用いて詳述する。図5は本実施形態による半導体装置における実動作キャパシタ等の構造を示す平面図、図6は本実施形態による半導体装置における実動作キャパシタ等の構造を示す断面図である。なお、図5及び図6では、実動作キャパシタと、ダミーキャパシタとが共通の下部電極、共通の強誘電体膜を用いて構成されている場合を示している。
メモリセル領域16における半導体基板10には、実動作キャパシタ36aが形成された実動作キャパシタ部26と、ダミーキャパシタ36bが形成されたダミーキャパシタ部28とが設けられている。
例えばシリコンよりなる半導体基板10上に、素子領域を画定する素子分離領域52が形成されている。素子分離領域52が形成された半導体基板10内には、ウェル54が形成されている。
ウェル54が形成された半導体基板10上には、ゲート絶縁膜56を介してゲート電極58が形成されている。ゲート電極58の側壁部分には、サイドウォール絶縁膜59が形成されている。ゲート電極58の両側には、ソース/ドレイン領域60が形成されている。こうして、半導体基板10上に、ゲート電極58とソース/ドレイン領域60とを有するトランジスタ62が構成されている。
トランジスタ62が形成された半導体基板10上には、層間絶縁膜64が形成されている。
層間絶縁膜64上には、実動作キャパシタ36aとダミーキャパシタ36bとに共通する下部電極30が形成されている。下部電極30は、帯状に形成されている。
実動作キャパシタ部26及びダミーキャパシタ部28における下部電極30上には、実動作キャパシタ36aとダミーキャパシタ36bとに共通する強誘電体膜32が形成されている。強誘電体膜32は、帯状の下部電極30の長手方向に沿って帯状に形成されている。
帯状の強誘電体膜32上には、その長手方向に間隔をおいて矩形状の上部電極34が複数形成されている。強誘電体膜32の幅方向には、2つずつの上部電極34が形成されている。こうして、実動作キャパシタ部26においては、下部電極30と強誘電体膜32と上部電極34とにより構成される実動作キャパシタ36aが形成されている。また、ダミーキャパシタ部28においては、下部電極30と強誘電体膜32と上部電極34とにより構成されるダミーキャパシタ36bが形成されている。実動作キャパシタ36aとダミーキャパシタ36bとは、半導体基板10からみて互いに同じ高さに形成されている。
実動作キャパシタ36aの上部電極34と、ダミーキャパシタ36bの上部電極34とは、図5に示すように、互いに、ほぼ同一平面形状、ほぼ同一面積に形成され、ほぼ同一ピッチで配列されている。すなわち、実動作キャパシタ36aとダミーキャパシタ36bとは、互いに、ほぼ同一平面形状、ほぼ同一面積に形成され、ほぼ同一ピッチで配列されている。
実動作キャパシタ36a及びダミーキャパシタ36bが形成された層間絶縁膜64上には、層間絶縁膜66が形成されている。
実動作キャパシタ部26における層間絶縁膜66には、実動作キャパシタ36aの上部電極34に達するコンタクトホール38が形成されている。また、ダミーキャパシタ部28における層間絶縁膜66には、ダミーキャパシタ36bの上部電極34に達するコンタクトホール38が形成されている。
また、層間絶縁膜66には、下部電極30に達するコンタクトホール46が形成されている。
また、層間絶縁膜64、66には、ソース/ドレイン領域60に達するコンタクトホール68が形成されている。
実動作キャパシタ部26における層間絶縁膜66上には、コンタクトホール38を介して実動作キャパシタ36aの上部電極34に接続された配線40が形成されている。配線40は、コンタクトホール38内に埋め込まれ、実動作キャパシタ36aの上部電極34に接続されたプラグ部42を一体的に有している。
同様に、ダミーキャパシタ部28における層間絶縁膜66上には、コンタクトホール38を介してダミーキャパシタ36bの上部電極34に接続された配線40が形成されている。配線40は、コンタクトホール38内に埋め込まれ、ダミーキャパシタ36bの上部電極34に接続されたプラグ部42を一体的に有している。
実動作キャパシタ36aの上部電極34に接続された配線40と、ダミーキャパシタ36bの上部電極34に接続された配線40とは、半導体基板10からみて互いに同じ高さに形成されている。実動作キャパシタ36aの上部電極34に接続された配線40のプラグ部42と、ダミーキャパシタ36bの上部電極34に接続された配線40のプラグ部42とも、半導体基板10からみて互いに同じ高さに形成されている。
図5に示すように、実動作キャパシタ36aの上部電極34に接続された配線40と、ダミーキャパシタ36bの上部電極34に接続された配線40とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。より具体的には、配線40は、矩形状の平面形状を有しており、その長手方向が、実動作キャパシタ36a及びダミーキャパシタ36bの配列方向(紙面左右方向)に直交するように配置されている。また、実動作キャパシタ36aの上部電極34に接続された配線40のプラグ部42と、ダミーキャパシタ36bの上部電極34に接続された配線40のプラグ部42とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。プラグ部42は、矩形状の平面形状を有している。
また、層間絶縁膜66上には、コンタクトホール46を介して下部電極30に接続された配線48が形成されている。配線48は、コンタクトホール46内に埋め込まれ、下部電極30に接続されたプラグ部50を一体的に有している。
また、層間絶縁膜64、66に形成されたコンタクトホール68内には、ソース/ドレイン領域60に接続されたコンタクトプラグ70が埋め込まれている。コンタクトプラグ70上及び層間絶縁膜66上には、コンタクトプラグ70に接続された配線72が形成されている。
配線40、48、72が形成された層間絶縁膜66上には、層間絶縁膜74が形成されている。
実動作キャパシタ部26における層間絶縁膜74には、配線40に達するコンタクトホール76が形成されている。コンタクトホール76内には、配線40に接続されたコンタクトプラグ78が埋め込まれている。
なお、ダミーキャパシタ部28においては、配線40に接続されたコンタクトプラグ78は形成されていない。このため、ダミーキャパシタ36bの上部電極34に電気的に接続された配線40は、他の配線からは電気的に孤立したダミー配線となっている。
また、層間絶縁膜74には、配線48に達するコンタクトホール80が形成されている。コンタクトホール80内には、配線48に接続されたコンタクトプラグ82が埋め込まれている。
また、層間絶縁膜74には、配線72に達するコンタクトホール84が形成されている。コンタクトホール84内には、配線72に接続されたコンタクトプラグ86が埋め込まれている。
層間絶縁膜74上には、FeRAMの設計に応じた配線層が適宜形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、実動作キャパシタ36a上に形成された配線40と同様に、ダミーキャパシタ36b上にも配線40が形成されていることに主たる特徴の一つがある。
強誘電体キャパシタは、水素・水分の影響によりその性能が劣化してしまうことが知られている。このため、一般的に、FeRAMにおいては、実動作キャパシタの配列の最外周にダミーキャパシタを配置することで、シリコン酸化膜等の層間絶縁膜中に残留する水素・水分によって実動作キャパシタの性能が劣化するのを抑制することが行われている。
しかしながら、単にダミーキャパシタを配置しただけでは、配列の最外周に位置する実動作キャパシタから徐々に性能が劣化する現象が発生してしまっていた。このような現象の主たる原因として、ダミーキャパシタ上には配線が形成されていないことが考えられる。以下、ダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの性能劣化のメカニズムについて図7及び図8を用いて説明する。図7及び図8はダミーキャパシタ上に配線を形成しない場合における実動作キャパシタの劣化のメカニズムを説明する概略図である。
図7は、ダミーキャパシタ上に配線が形成されていない場合における実動作キャパシタ部及びダミーキャパシタ部を示す平面図である。図示するように、実動作キャパシタ部26においては、図5に示す場合と同様に、実動作キャパシタ36a上に、その上部電極34に接続された配線40が形成されている。これに対して、ダミーキャパシタ36b上には、その上部電極34に接続された配線40は形成されていない。
このような場合において、図中「A」を付した実動作キャパシタ36aを中心として円形で囲まれた領域では、配線40及びプラグ部42が図の紙面左右対称に形成されている。これに対して、図中「B」、「C」を付した実動作キャパシタ36aを中心として円形で囲まれた領域では、配線40及びプラグ部42が図の紙面左右対称に形成されていない。
このように、ダミーキャパシタ36b上に配線が形成されていない場合、実動作キャパシタ部26の端部では、実動作キャパシタ36aの上方の配線構造は不均一なものとなっている。この結果、実動作キャパシタ部26の端部における実動作キャパシタ36aは、不均一なストレスを受け、性能が劣化することとなる。
また、実動作キャパシタ部26の端部における実動作キャパシタ36aは、ダミーキャパシタ36b上に配線40が形成されていないために、以下に述べるように、層間絶縁膜中の水素・水分の影響を受け易くなっている。
図8は、ダミーキャパシタ上に配線が形成されていない場合における実動作キャパシタ部及びダミーキャパシタ部を示す断面図である。なお、図8では、図6に示す場合と異なり、実動作キャパシタ36a、ダミーキャパシタ36b毎に、下部電極30、強誘電体膜32がパターニングされている場合を示している。
図示するように、ダミーキャパシタ36b上のプラグ部42、配線40が形成されていない部分には、層間絶縁膜66、74が形成されている。このため、ダミーキャパシタ36bの上方には、実動作キャパシタ36bの上方と比較して大体積の層間絶縁膜66、74が存在している。このため、ダミーキャパシタ36bの上方には、実動作キャパシタ36bの上方と比較して層間絶縁膜66、74中に残留する水素・水分も多くなっている。図中、層間絶縁膜66、74中に残留する水素・水分を●印で模式的に示している。
この結果、実動作キャパシタ部26の端部に位置する実動作キャパシタ36aは、ダミーキャパシタ部28側から水素・水分の影響を受け易くなっている。
上述のように、ダミーキャパシタ36b上に配線40が形成されていない場合には、不均一なストレス、ダミーキャパシタ部28側からの水素・水分の影響により、実動作キャパシタ部26の端部における実動作キャパシタ36aから性能が劣化すると考えられる。
これに対して、本実施形態による半導体装置では、実動作キャパシタ36a上に形成された配線40と同様に、ダミーキャパシタ36b上に、プラグ部42を有する配線40が形成されている。このため、実動作キャパシタ36aの上方と同様に、ダミーキャパシタ36bの上方の層間絶縁膜66、74の体積が低減されている。この結果、ダミーキャパシタ36b上の水素・水分残留量が低減されている。したがって、実動作キャパシタ部26の端部における実動作キャパシタ36aが、ダミーキャパシタ部28側から受ける水素・水分の影響を抑制することができる。これにより、実動作キャパシタ部26の端部における実動作キャパシタ36aから性能が劣化するのを抑制することができる。
さらに、本実施形態による半導体装置では、実動作キャパシタ36aの上部電極34に接続された配線40と、ダミーキャパシタ36bの上部電極34に接続された配線40とが、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。また、実動作キャパシタ36aの上部電極34に接続された配線40のプラグ部42と、ダミーキャパシタ36bの上部電極34に接続された配線40のプラグ部42とが、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。したがって、実動作キャパシタ36a上の水素・水分残留量と、ダミーキャパシタ36b上の水素・水分残留量とを均一に低減することができる。また、このようにダミーキャパシタ36b上の配線構成を実動作キャパシタ36a上の配線構成と同様にすることで、実動作キャパシタ部26の端部における実動作キャパシタ36aが受けるストレスを均一化することができる。これにより、実動作キャパシタ部26の端部における実動作キャパシタ36aから性能が劣化するのを更に確実に抑制することができる。
こうして、本実施形態によれば、実動作キャパシタ部26の端部における実動作キャパシタ36aから性能が劣化するのを確実に抑制することができるので、FeRAMの寿命特性を向上することができる。
図9は、本実施形態によるFeRAMの寿命特性を評価した結果を示すグラフである。図10は、ダミーキャパシタ上に配線を形成していない従来のFeRAMの寿命特性を評価した結果を示すグラフである。各グラフの横軸及び縦軸はメモリセル領域のアドレスを示している。また、不良が発生したアドレスを▲印で示している。
従来のFeRAMでは、図11に示すグラフから明らかなようにメモリセル領域の最外周のアドレスに不良が発生した。
これに対し、本実施形態によるFeRAMでは、従来のFeRAMにおいて不良が発生した時点において不良は発生しなかった。これにより、本実施形態によれば、FeRAMの寿命特性を大幅に向上することができることが確認された。
なお、特許文献3には、メモリセル領域内に縦横に形成された複数の実動作キャパシタと、メモリセル領域の四隅又は外周にダミーキャパシタが形成された半導体装置が開示されている。特許文献3では、ダミーキャパシタ上に配線が形成されているが、本願発明のように実動作キャパシタ上の配線と同様には形成されていない。このため、特許文献3に記載された技術では、実動作キャパシタ上の水素・水分残留量と、ダミーキャパシタ上の水素・水分残留量とを均一に低減することは不可能である。さらに、実動作キャパシタの配列の端部は、不均一なストレスを受けることとなる。したがって、特許文献3に記載された技術では、実動作キャパシタ部の端部における実動作キャパシタから性能が劣化するのを抑制することは困難である。
また、特許文献4には、メモリセル領域の外部の接続領域及び周辺回路領域にダミーキャパシタが形成された半導体メモリ装置が開示されている。特許文献4では、接続領域及び周辺回路領域におけるダミーキャパシタ上に配線が形成されている。しかしながら、ダミーキャパシタ上の配線構成と、メモリセル領域における強誘電体キャパシタ上の配線構成との関係については一切開示も示唆もされていない。そもそも、特許文献4に記載された技術は、ダミーキャパシタの下部電極とシリコン基板とを接続することにより、両者の間の熱伝達を行うことを目的とするものであり、本願発明の技術とは本質的に異なるものである。
また、特許文献5には、実メモリセルアレイの周囲にビット線コンタクトをしないダミー強誘電体メモリセルを備えた半導体記憶装置が開示されている。また、特許文献5には、ダミービット線等のダミー配線に関して記載がなされている。しかしながら、ダミー強誘電体メモリセルはビット線コンタクトをしないことから、ダミーキャパシタの上部電極と配線とを接続するプラグ部は形成されていないと考えられる。このため、特許文献5に記載された技術では、ダミーキャパシタ上の水素・水分残留量を十分に低減することは困難である。また、特許文献5にはダミー配線の配置に関する詳細までは記載されていない。したがって、特許文献5に記載された技術では、実メモリセルアレイの端部におけるキャパシタが受けるストレスを均一にすることも困難である。
次に、本実施形態による半導体装置の製造方法について図11乃至図20を用いて説明する。図11乃至図20は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、トランジスタが形成された半導体基板10上に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜64を形成する。層間絶縁膜64を形成した後、例えばCMP法により、層間絶縁膜64の表面を平坦化する(図11(a)参照)。
次いで、層間絶縁膜64上に、例えばスパッタ法により、強誘電体キャパシタの下部電極となる導電膜30を形成する。導電膜30としては、例えばチタン膜と白金膜とを順次積層してなる積層膜を形成する。
次いで、導電膜30上に、例えばスパッタ法により、例えばPZT膜よりなる強誘電体膜32を形成する。
次いで、強誘電体膜32上に、例えばスパッタ法により、強誘電体キャパシタの上部電極となる導電膜34を形成する(図11(b)参照)。導電膜34としては、例えば酸化イリジウム膜と白金膜とを順次積層してなる積層膜を形成する。
次いで、全面に、例えばスピンコート法により、フォトレジスト膜88を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜88を上部電極の平面形状にパターニングする。
次いで、フォトレジスト膜88をマスクとして、導電膜34をエッチングする。こうして、実動作キャパシタ部26及びダミーキャパシタ部28に、導電膜よりなる上部電極34が形成される(図12(a)参照)。この後、フォトレジスト膜88を除去する。
次いで、全面に、例えばスピンコート法により、フォトレジスト膜90を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜90を、実動作キャパシタ36aとダミーキャパシタ36bとに共通する強誘電体膜32の平面形状にパターニングする。
次いで、フォトレジスト膜90をマスクとして、強誘電体膜32をエッチングする(図12(b)参照)。この後、フォトレジスト膜90を除去する。
次いで、全面に、例えばスピンコート法により、フォトレジスト膜92を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜92を、実動作キャパシタ36aとダミーキャパシタ36bとに共通する下部電極30の平面形状にパターニングする。
次いで、フォトレジスト膜92をマスクとして、導電膜30をエッチングする。こうして、導電膜よりなる下部電極30が形成される(図113(a)参照)。この後、フォトレジスト膜92を除去する。
こうして、実動作キャパシタ部26において、下部電極30と強誘電体膜32と上部電極34とにより構成される実動作キャパシタ36aが形成され、ダミー作キャパシタ部28において、下部電極30と強誘電体膜32と上部電極34とにより構成されるダミーキャパシタ36bが形成される。
次いで、例えばプラズマTEOSCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜66を形成する(図13(b)参照)。層間絶縁膜66を形成した後、例えばCMP法により、層間絶縁膜66の表面を平坦化する(図14(a)参照)。
次いで、全面に、スピンコート法により、フォトレジスト膜94を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜94に、ソース/ドレイン領域60に達するコンタクトホール68の形成予定領域を露出する開口部94aを形成する。
次いで、フォトレジスト膜94をマスクとして、層間絶縁膜66、64をエッチングする。こうして、ソース/ドレイン領域60に達するコンタクトホール68が形成される(図14(b)参照)。この後、フォトレジスト膜94を除去する。
次いで、全面に、例えばCVD法により、例えばタングステン膜70を堆積する(図15(a)参照)。
次いで、例えばCMP法により層間絶縁膜66上のタングステン膜70をポリッシュバックし、コンタクトホール68内に埋め込まれたコンタクトプラグ70を形成する。
次いで、全面に、例えばCVD法により、シリコン窒化酸化膜(SiON膜)96を堆積する(図15(b)参照)。
次いで、全面に、スピンコート法により、フォトレジスト膜98を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜98に、上部電極34に達するコンタクトホール38の形成予定領域を露出する開口部98a、及び下部電極30に達するコンタクトホール46の形成予定領域を露出する開口部98bを形成する。
次いで、フォトレジスト膜98をマスクとして、シリコン窒化酸化膜96及び層間絶縁膜66をエッチングする。こうして、層間絶縁膜66に、上部電極34に達するコンタクトホール38、及び下部電極30に達するコンタクトホール46が形成される(図16(a)参照)。この後、フォトレジスト膜98を除去する。
次いで、シリコン窒化酸化膜96をエッチバックし、シリコン窒化酸化膜96を除去する(図16(b)参照)。
次いで、コンタクトホール38、46が形成された層間絶縁膜66上に、例えばスパッタ法により、例えばTiN膜とAlCu合金膜とTiN膜とを順次積層してなる積層膜100を堆積する(図17(a)参照)。電極を構成する白金膜とAlCu合金膜との間にTiN膜を形成することにより、白金とアルミニウムとが反応するのを防止することができる。
次いで、全面に、スピンコート法により、フォトレジスト膜102を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜102を、配線40、48、72の平面形状にパターニングする。
次いで、フォトレジスト膜102をマスクとして、積層膜100をエッチングする。こうして、積層膜100よりなる配線40、48、72が形成される(図17(b)参照)。実動作キャパシタ部26における配線40は、コンタクトホール38を介して実動作キャパシタ36aの上部電極34に接続される。ダミーキャパシタ部28における配線40は、コンタクトホール38を介してダミーキャパシタ36bの上部電極34に接続される。配線48は、コンタクトホール46を介して下部電極30に接続される。配線72は、コンタクトプラグ70に接続される。
次いで、全面に、例えばプラズマTEOSCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜74を形成する。層間絶縁膜74を形成した後、例えばCMP法により、層間絶縁膜74の表面を平坦化する(図18参照)。
次いで、全面に、スピンコート法により、フォトレジスト膜104を形成する。
次いで、フォトリソグラフィ技術を用い、フォトレジスト膜104に、実動作キャパシタ部26における配線40に達するコンタクトホール46の形成予定領域を露出する開口部104a、配線48に達するコンタクトホール80の形成予定領域を露出する開口部104b、及び配線72に達するコンタクトホール84の形成予定領域を露出する開口部104cを形成する。なお、ダミーキャパシタ部28には、フォトレジスト膜104を残存させる。
次いで、フォトレジスト膜104をマスクとして、層間絶縁膜74をエッチングする。こうして、層間絶縁膜74に、実動作キャパシタ部26における配線40に達するコンタクトホール76、配線48に達するコンタクトホール80、及び配線72に達するコンタクトホール84が形成される(図19参照)。この後、フォトレジスト膜104を除去する。
次いで、全面に例えばCVD法により例えばタングステン膜を堆積した後、例えばCMP法により層間絶縁膜74上のタングステン膜をポリッシュバックし、コンタクトホール76内に埋め込まれたコンタクトプラグ78、コンタクトホール80内に埋め込まれたコンタクトプラグ82、及びコンタクトプラグ84内に埋め込まれたコンタクトプラグ86を形成する。実動作キャパシタ部26においては、配線40に接続されたコンタクトプラグ76が形成されるが、ダミーキャパシタ部28においては、配線40に接続されたコンタクトプラグは形成されない。このため、ダミーキャパシタ部28において、ダミーキャパシタ36bの上部電極34に接続された配線40は、他の配線からは電気的に孤立したものとなる。
この後、層間絶縁膜74上に、FeRAMの設計に応じた配線層を適宜形成し、本実施形態による半導体装置を完成する。
[第2実施形態]
本発明の第2実施形態による半導体装置及び製造方法について図21乃至図23を用いて説明する。なお、第1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、上部電極34上に形成された配線40と、配線40と上部電極34とを接続するコンタクトプラグ106とが互いに別個独立に形成されている点で、第1実施形態による半導体装置と異なっている。
以下、本実施形態による半導体装置の構造について図21を用いて説明する。図21は本実施形態による半導体装置の構造を示す断面図である。
実動作キャパシタ部26における層間絶縁膜66には、実動作キャパシタ36aの上部電極34に達するコンタクトホール38が形成されている。また、ダミーキャパシタ部28における層間絶縁膜66には、ダミーキャパシタ36bの上部電極34に達するコンタクトホール38が形成されている。
また、層間絶縁膜66には、下部電極30に達するコンタクトホール46が形成されている。
実動作キャパシタ部26におけるコンタクトホール38内には、実動作キャパシタ36aの上部電極34に接続されたコンタクトプラグ106が埋め込まれている。また、ダミーキャパシタ部28におけるコンタクトホール38内には、ダミーキャパシタ36bの上部電極34に接続されたコンタクトプラグ106が埋め込まれている。
また、コンタクトホール46内には、下部電極30に接続されたコンタクトプラグ108が埋め込まれている。
実動作キャパシタ部26におけるコンタクトプラグ106上及び層間絶縁膜66上には、コンタクトプラグ106に接続された配線40が形成されている。
同様に、ダミーキャパシタ部28におけるコンタクトプラグ106上及び層間絶縁膜66上には、コンタクトプラグ106に接続された配線40が形成されている。
第1実施形態による半導体装置と同様に、実動作キャパシタ36aの上部電極34にコンタクトプラグ106を介して接続された配線40と、ダミーキャパシタ36bの上部電極34にコンタクトプラグ106を介して接続された配線40とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。また、実動作キャパシタ36aの上部電極34に接続されたコンタクトプラグ106と、ダミーキャパシタ36bの上部電極34に接続されたコンタクトプラグ106とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。コンタクトプラグ106は、矩形状の平面形状を有している。
また、コンタクトプラグ108上及び層間絶縁膜66上には、コンタクトプラグ108に接続された配線48が形成されている。
このように、上部電極34上に形成された配線40と、配線40と上部電極34とを接続するコンタクトプラグ106とが互いに別個独立に形成されていてもよい。
次に、本実施形態による半導体装置の製造方法について図22及び図23を用いて説明する。図22及び図23は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図11(a)乃至図16(b)に示す半導体装置の製造方法と同様にして、コンタクトホール38、46までを形成する。
次いで、コンタクトホール38、46が形成された層間絶縁膜66上に、例えばCVD法により、例えばタングステン膜110を堆積する(図22(a)参照)。
次いで、例えばCMP法により層間絶縁膜66上のタングステン膜110をポリッシュバックし、コンタクトホール38内に埋め込まれたコンタクトプラグ106、及びコンタクトホール46内に埋め込まれたコンタクトプラグ108を形成する(図22(b)参照)。
次いで、コンタクトプラグ106、108が埋め込まれた層間絶縁膜66上に、例えばスパッタ法により、例えばTiN膜とAlCu合金膜とTiN膜とを順次積層してなる積層膜100を堆積する(図23(a)参照)。
次いで、フォトリソグラフィ技術及びドライエッチングにより、積層膜100をパターニングする。こうして、積層膜100よりなる配線40、48、72が形成される(図23(b)参照)。実動作キャパシタ部26における配線40は、コンタクトプラグ106を介して実動作キャパシタ36aの上部電極34に接続される。ダミーキャパシタ部28における配線40は、コンタクトプラグ106を介してダミーキャパシタ36bの上部電極34に接続される。配線48は、コンタクトプラグ108を介して下部電極30に接続される。
以後の工程は、図18乃至図20に示す第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
[第3実施形態]
本発明の第3実施形態による半導体装置及び製造方法について図24及び図25を用いて説明する。なお、第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、層間絶縁膜74が、絶縁膜74aと、水素・水分拡散防止膜74bと、絶縁膜74cとを順次積層してなる積層膜により構成されている点で、第1実施形態による半導体装置と異なっている。
以下、本実施形態による半導体装置の構造について図24を用いて説明する。図24は本実施形態による半導体装置の構造を示す断面図である。
配線40、48、72に形成された層間絶縁膜66上には、シリコン酸化膜よりなる絶縁膜74aが形成されている。絶縁膜74aの表面は平坦化されている。
絶縁膜74a上には、水素・水分拡散防止膜74bが形成されている。水素・水分拡散防止膜74bとしては、例えば酸化アルミニウム膜が用いられている。なお、水素・水分拡散防止膜74bは、酸化アルミニウム膜に限定されるものではない。水素・水分の拡散を防止する機能を有する膜を、水素拡散防止膜として適宜用いることができる。
水素・水分拡散防止膜74b上には、シリコン酸化膜よりなる絶縁膜74cが形成されている。
こうして、配線40、48、72に形成された層間絶縁膜66上に、絶縁膜74aと、水素・水分拡散防止膜74bと、絶縁膜74cとを順次積層してなる層間絶縁膜76が形成されている。
このように、本実施形態による半導体装置は、実動作キャパシタ36a及びダミーキャパシタ36bの上方に、水素・水分拡散防止膜74bが形成されていることに特徴がある。
水素・水分拡散防止膜74bを形成することにより、層間絶縁膜74として用いられるシリコン酸化膜等の水との親和性の高い絶縁膜の体積を低減することができる。したがって、実動作キャパシタ36a及びダミーキャパシタ36b上の層間絶縁膜74中の水素・水分残留量を低減することができる。また、水素・水分拡散防止膜74bにより、上方から強誘電体膜32に水素・水分が達するのが防止される。こうして、水素・水分による実動作キャパシタ36aの性能劣化を更に確実に抑制し、FeRAMの寿命特性を更に向上することができる。
次に、本実施形態による半導体装置の製造方法について図25を用いて説明する。図25は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図11(a)乃至図17(b)に示す半導体装置の製造方法と同様にして、配線40、48、72までを形成した後、マスクとして用いたフォトレジスト膜102を除去する。
次いで、全面に、例えばCVD法により、シリコン酸化膜よりなる絶縁膜74aを堆積する。絶縁膜74aを堆積した後、例えばCMP法により、絶縁膜74aの表面を平坦化する。
次いで、絶縁膜74a上に、例えばスパッタ法又はCVD法により、水素・水分拡散防止膜74bを形成する(図25(a)参照)。水素・水分拡散防止膜74bとしては、例えば酸化アルミニウム膜を形成する。
次いで、水素・水分拡散防止膜4b上に、例えばCVD法により、シリコン酸化膜よりなる絶縁膜74cを堆積する。
こうして、絶縁膜74aと、水素・水分拡散防止膜74bと、絶縁膜74cとを順次積層してなる層間絶縁膜74が形成される(図25(b)参照)。
以後の工程は、図19乃至図20に示す第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
なお、本実施形態では、配線40、48、72上に水素・水分拡散防止膜74bを形成する場合について説明したが、上部電極34と配線40との間に、水素・水分拡散防止膜74bと同様の水素・水分拡散防止膜66bを更に形成してもよい。すなわち、図26に示すように、層間絶縁膜66を、絶縁膜66aと水素・水分拡散防止膜66bと絶縁膜66cとを順次積層してなる積層膜により構成し、上部電極34と配線40との間に、水素・水分拡散防止膜66bを更に形成してもよい。こうして、実動作キャパシタ36a及びダミーキャパシタ36b上に複数層の水素・水分拡散防止膜66b、74bを形成することにより、水素・水分による実動作キャパシタ36aの性能劣化を更に確実に抑制し、FeRAMの寿命特性を更に向上することができる。なお、水素・水分拡散防止膜74bを形成せずに、水素・水分拡散防止膜66bを形成してもよい。
また、本実施形態では、図6に示す第1実施形態による半導体装置において、水素・水分拡散防止膜74bを形成する場合について説明したが、第2実施形態による半導体装置においても同様に水素・水分拡散防止膜74bを形成することができる。
[第4実施形態]
本発明の第4実施形態による半導体装置について図27を用いて説明する。なお、第1乃至第3実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第1実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、実動作キャパシタ部26における配線40とダミーキャパシタ部28における配線40とが、実動作キャパシタ36a及びダミーキャパシタ36bの配列方向に対して、互いに同方向に同角度だけ傾斜して配置されている点で異なっている。
以下、本実施形態による半導体装置の構造について図27を用いて説明する。図27は本実施形態による半導体装置の構造を示す平面図である。
図示するように、図5に示す第1実施形態による半導体装置と同様に、実動作キャパシタ部26において、下部電極30と強誘電体膜32と上部電極34とにより構成される実動作キャパシタ36aが形成されている。また、ダミーキャパシタ部28において、下部電極30と強誘電体膜32と上部電極34とにより構成されるダミーキャパシタ36bが形成されている。実動作キャパシタ36aとダミーキャパシタ36bとは、互いに、ほぼ同一平面形状、ほぼ同一面積に形成され、ほぼ同一ピッチで配列されている。
実動作キャパシタ36aの上部電極34に接続された配線40は、矩形状の平面形状を有し、その長手方向が、実動作キャパシタ36a及びダミーキャパシタ36bの配列方向(紙面左右方向)に対して所定の角度だけ傾斜して配置されている。
ダミーキャパシタ36bの上部電極34に接続された配線40も、矩形状の平面形状を有し、その長手方向が、実動作キャパシタ36a及びダミーキャパシタ36bの配列方向(紙面左右方向)に対して所定の角度だけ傾斜して配置されている。ダミーキャパシタ36bの上部電極34に接続された配線40の傾斜方向及び傾斜角度は、実動作キャパシタ36aの上部電極34に接続された配線40と同じになっている。
このように、実動作キャパシタ部26における配線40とダミーキャパシタ部28における配線40とを、実動作キャパシタ36a及びダミーキャパシタ36bの配列方向に対して、互いに同方向に同角度だけ傾斜して配置してもよい。
[第5実施形態]
本発明の第5実施形態による半導体装置について図28及び図29を用いて説明する。なお、第1乃至第4実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
第1乃至第4実施形態による半導体装置においては、実動作キャパシタ36a及びダミーキャパシタ36bがプレーナー型の強誘電体キャパシタにより構成されていた。これに対し、本実施形態による半導体装置は、実動作キャパシタ36a及びダミーキャパシタ36bを、スタック型の強誘電体キャパシタにより構成したものである。
以下、本実施形態による半導体装置の構造について図28及び図29を用いて説明する。図28は本実施形態による半導体装置の構造を示す平面図、図29は本実施形態による半導体装置の構造を示す断面図である。
図28に示すように、実動作キャパシタ部26には、スタック型の実動作キャパシタ36aが配列されている。実動作キャパシタ部26を囲むダミーキャパシタ部28には、スタック型のダミーキャパシタ36bが配列されている。実動作キャパシタ36aとダミーキャパシタ36bとは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。
実動作キャパシタ36aの上方には、層間絶縁膜に形成されたコンタクトホール38を介して実動作キャパシタ36aの上部電極34に接続された配線40が形成されている。コンタクトホール38内には、配線40と上部電極34とを接続するコンタクトプラグ106が埋め込まれている。
同様に、ダミーキャパシタ36bの上方には、層間絶縁膜に形成されたコンタクトホール38を介してダミーキャパシタ36bの上部電極34に接続された配線40が形成されている。コンタクトホール38内には、配線40と上部電極34とを接続するコンタクトプラグ106が埋め込まれている。
実動作キャパシタ36aの上方に形成された配線40と、ダミーキャパシタ36bの上方に形成された配線40とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。また、実動作キャパシタ36aの上部電極34に接続されたコンタクトプラグ106と、ダミーキャパシタ36bの上部電極34に接続されたコンタクトプラグ106とは、互いに、同一平面形状、同一面積に形成され、同一ピッチで配列されている。
次に、実動作キャパシタ36a及びダミーキャパシタ36bを構成するスタック型の強誘電体キャパシタ36の構造について図29を用いて説明する。
図示するように、例えばシリコンよりなる半導体基板10上に、素子領域を画定する素子分離領域52が形成されている。素子分離領域52が形成された半導体基板10内には、ウェル54a、54bが形成されている。
ウェル54が形成された半導体基板10上には、ゲート絶縁膜56を介してゲート電極58が形成されている。ゲート電極58上には、シリコン酸化膜112が形成されている。ゲート電極58及びシリコン酸化膜112の側壁部分には、サイドウォール絶縁膜59が形成されている。ゲート電極58の両側には、ソース/ドレイン領域60が形成されている。こうして、半導体基板10上に、ゲート電極58とソース/ドレイン領域60とを有するトランジスタ62が構成されている。
トランジスタ62が形成された半導体基板10上には、シリコン窒化酸化膜114と、シリコン酸化膜116とを順次積層してなる層間絶縁膜118が形成されている。層間絶縁膜118の表面は平坦化されている。
層間絶縁膜118上には、水分及び水素の拡散を防止する機能を有する水素・水分拡散防止膜120が形成されている。
水素・水分拡散防止膜120及び層間絶縁膜118には、ソース/ドレイン領域60に達するコンタクトホール122が形成されている。
コンタクトホール122内には、タングステンよりなるコンタクトプラグ124が埋め込まれている。
水素・水分拡散防止膜120上には、コンタクトプラグ124に電気的に接続されたイリジウム膜126が形成されている。
イリジウム膜126上には、強誘電体キャパシタ36の下部電極30が形成されている。
下部電極30上には、強誘電体キャパシタ36の強誘電体膜32が形成されている。強誘電体膜32としては、例えばPZT膜が用いられている。
強誘電体膜32上には、強誘電体キャパシタ36の上部電極34が形成されている。
積層されている上部電極34、強誘電体膜32、下部電極30、及びイリジウム膜126は、エッチングにより一括してパターニングされ、互いにほぼ同じ平面形状を有している。
こうして、下部電極30と強誘電体膜32と上部電極34とからなるスタック型の強誘電体キャパシタ36が構成されている。強誘電体キャパシタ36の下部電極30は、イリジウム膜126を介してコンタクトプラグ124に電気的に接続されている。
層間絶縁膜118のイリジウム膜126が形成されていない領域上には、イリジウム膜126と同程度の膜厚或いはイリジウム膜126よりも薄い膜厚のシリコン窒化酸化膜128が形成されている。なお、シリコン窒化酸化膜128に代えて、シリコン酸化膜を形成してもよい。
強誘電体キャパシタ36上及びシリコン窒化酸化膜128上には、水分及び水素の拡散を防止する機能を有する水素・水分拡散防止膜130が形成されている。水素・水分拡散防止膜130としては、例えば酸化アルミニウム膜が用いられている。
水素・水分拡散防止膜130上にはシリコン酸化膜132が形成され、シリコン酸化膜132により強誘電体キャパシタ36が埋め込まれている。シリコン酸化膜132の表面は平坦化されている。
平坦化されたシリコン酸化膜132上には、水分及び水素の拡散を防止する機能を有する平坦な水素・水分拡散防止膜134が形成されている。水素・水分拡散防止膜134としては、例えば酸化アルミニウム膜が用いられている。
水素・水分拡散防止膜134上には、シリコン酸化膜136が形成されている。
こうして、シリコン窒化酸化膜128、水素・水分拡散防止膜130、シリコン酸化膜132、水素・水分拡散防止膜134、及びシリコン酸化膜136により層間絶縁膜138が構成されている。
シリコン酸化膜136、水素・水分拡散防止膜134、シリコン酸化膜132及び水素・水分拡散防止膜130には、強誘電体キャパシタ36の上部電極34に達するコンタクトホール38が形成されている。また、シリコン酸化膜136、水素・水分拡散防止膜134、シリコン酸化膜132、水素・水分拡散防止膜130、及びシリコン窒化酸化膜128には、コンタクトプラグ124に達するコンタクトホール140が形成されている。
コンタクトホール38内には、強誘電体キャパシタ36の上部電極34に接続されたコンタクトプラグ106が埋め込まれている。コンタクトホール140内には、コンタクトプラグ124に接続されたコンタクトプラグ142が埋め込まれている。
シリコン酸化膜136上には、コンタクトプラグ106に接続された配線40と、コンタクトプラグ142に接続された配線144とが形成されている。
配線40、144が形成されたシリコン酸化膜136上にはシリコン酸化膜146が形成され、シリコン酸化膜146により配線40、144が埋め込まれている。シリコン酸化膜146の表面は平坦化されている。
平坦化されたシリコン酸化膜146上には、水分及び水素の拡散を防止する機能を有する平坦な水素・水分拡散防止膜148が形成されている。水素・水分拡散防止膜148としては、例えば酸化アルミニウム膜が用いられている。
水素・水分拡散防止膜148上には、シリコン酸化膜150が形成されている。
こうして、シリコン酸化膜146、水素・水分拡散防止膜148、及びシリコン酸化膜150により層間絶縁膜152が構成されている。
シリコン酸化膜150、水素・水分拡散防止膜148、及びシリコン酸化膜146には、配線144に達するコンタクトホール154が形成されている。
コンタクトホール154内には、配線144に接続されたコンタクトプラグ156が埋め込まれている。
シリコン酸化膜150上には、コンタクトプラグ156に接続された配線158が形成されている。
配線158が形成されたシリコン酸化膜150上にはシリコン酸化膜160が形成され、シリコン酸化膜160により配線158が埋め込まれている。シリコン酸化膜160の表面は平坦化されている。
平坦化されたシリコン酸化膜160上には、水分及び水素の拡散を防止する機能を有する平坦な水素・水分拡散防止膜162が形成されている。水素・水分拡散防止膜162としては、例えば酸化アルミニウム膜が用いられている。
水素・水分拡散防止膜162上には、シリコン酸化膜164が形成されている。
シリコン酸化膜164から上部には、FeRAMの設計に応じた配線層が適宜形成されている。
このようなスタック型の強誘電体キャパシタ36により、実動作キャパシタ36a及びダミーキャパシタ36bを構成してもよい。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、メモリセル領域16にダミーキャパシタ部28を設ける場合について説明したが、メモリセル領域16以外の領域にダミーキャパシタ部28を設けてもよい。例えば、上記と同様のダミーキャパシタ部28を、ロジック回路領域20、周辺回路領域18、22等に設けてもよい。
また、上記実施形態では、ダミーキャパシタ36bのピッチが実動作キャパシタ36aのピッチと同一である場合について説明したが、ダミーキャパシタ36bのピッチは、実動作キャパシタ36aのピッチと必ずしも同一である必要はない。例えば、ダミーキャパシタ36bのピッチの実動作キャパシタ36aのピッチに対する比が、0.9〜1.1の範囲にあればよい。
また、上記実施形態では、ダミーキャパシタ36bの面積が実動作キャパシタ36aの面積と同一である場合について説明したが、ダミーキャパシタ36bの面積は、実動作キャパシタ36aの面積と必ずしも同一である必要はない。例えば、ダミーキャパシタ36bの面積の実動作キャパシタ36aの面積に対する比が、0.9〜1.1の範囲にあればよい。
また、上記実施形態では、実動作キャパシタ36a及びダミーキャパシタ36bの平面形状が矩形状である場合について説明したが、実動作キャパシタ36a及びダミーキャパシタ36bの平面形状は矩形状に限定されるものではない。実動作キャパシタ36a及びダミーキャパシタ36bの平面形状は、例えば、六角形等の多角形状、円形状であってもよい。
また、上記実施形態では、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106のピッチが、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106のピッチと同一である場合について説明したが、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106のピッチは、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106のピッチと必ずしも同一である必要はない。例えば、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106のピッチの実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106のピッチに対する比が、0.9〜1.1の範囲にあればよい。
また、上記実施形態では、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の面積が、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106の面積と同一である場合について説明したが、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の面積は、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106の面積と必ずしも同一である必要はない。例えば、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の面積の実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106の面積に対する比が、0.9〜1.1の範囲にあればよい。
また、上記実施形態では、実動作キャパシタ部26及びダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の平面形状が矩形状である場合について説明したが、プラグ部42又はコンタクトプラグ106の平面形状は矩形状に限定されるものではない。プラグ部42又はコンタクトプラグ106の平面形状は、例えば、六角形等の多角形状、円形状であってもよい。
また、上記実施形態では、ダミーキャパシタ部28における配線40のピッチが、実動作キャパシタ部26における配線40のピッチと同一である場合について説明したが、ダミーキャパシタ部28における配線40のピッチは、実動作キャパシタ部26における配線40のピッチと必ずしも同一である必要はない。例えば、実動作キャパシタ部26における配線40のピッチの実動作キャパシタ部26における配線40のピッチに対する比が、0.9〜1.1の範囲にあればよい。
また、上記実施形態では、ダミーキャパシタ部28における配線40の面積が、実動作キャパシタ部26における配線40の面積と同一である場合について説明したが、ダミーキャパシタ部28における配線40の面積は、実動作キャパシタ部26における配線40の面積と必ずしも同一である必要はない。例えば、ダミーキャパシタ部28における配線40の面積の実動作キャパシタ部26における配線40の面積に対する比が、0.9〜1.1の範囲にあればよい。
また、上記実施形態では、実動作キャパシタ部26及びダミーキャパシタ部28における配線40の平面形状が矩形状である場合について説明したが、配線40の平面形状は矩形状に限定されるものではない。配線40の平面形状は、例えば、六角形等の多角形状、円形状であってもよい。
また、上記実施形態では、例えば図3乃至図5に示すように、ダミーキャパシタ36bの配列が、実動作キャパシタ36aの配列とずれることなく配置されている場合について説明したが、ダミーキャパシタ36bの配列が、実動作キャパシタ36aの配列と必ずしもずれることなく配置されている必要はない。
図30は、ダミーキャパシタ36bの配列が、実動作キャパシタ36aの配列とずれて配置された場合を示す平面図である。図30(a)は実動作キャパシタ36a及びダミーキャパシタ36bの平面形状が矩形状の場合、図30(b)は実動作キャパシタ36a及びダミーキャパシタ36bの平面形状が円形状の場合を示している。
図30(a)及び図30(b)に示すように、D1方向に配列されたダミーキャパシタ36bがD1方向に直交するD2方向にずれた場合、このD2方向のずれは、実動作キャパシタ36aのD2方向の幅の例えば10%以下であればよい。換言すれば、D1方向に配列されたダミーキャパシタ36bの平面形状の重心が、実動作キャパシタ36aの平面形状の重心を通るD1方向の直線Lから、D2方向に、実動作キャパシタ36aのD2方向の幅の例えば10%以下の距離に位置していればよい。なお、ダミーキャパシタ36bのD1方向のずれについても同様に考えることができる。
同様に、上記実施形態では、例えば図3乃至図5に示すように、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の配列が、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106の配列とずれることなく配置されている場合について説明したが、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の配列が、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106の配列と必ずしもずれることなく配置されている必要はない。図30に示す場合と同様に、D1方向に配列されたダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106がD2方向にずれた場合、このD2方向のずれは、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106のD2方向の幅の例えば10%以下であればよい。換言すれば、D1方向に配列されたダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106の平面形状の重心が、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106の平面形状の重心を通るD1方向の直線から、D2方向に、実動作キャパシタ部26におけるプラグ部42又はコンタクトプラグ106のD2方向の幅の例えば10%以下の距離に位置していればよい。なお、ダミーキャパシタ部28におけるプラグ部42又はコンタクトプラグ106のD1方向のずれについても同様に考えることができる。
同様に、上記実施形態では、例えば図3乃至図5に示すように、ダミーキャパシタ部28における配線40の配列が、実動作キャパシタ部26における配線40の配列とずれることなく配置されている場合について説明したが、ダミーキャパシタ部28における配線40の配列が、実動作キャパシタ部26における配線40の配列と必ずしもずれることなく配置されている必要はない。図30に示す場合と同様に、D1方向に配列されたダミーキャパシタ部28における配線40がD2方向にずれた場合、このD2方向のずれは、実動作キャパシタ部26における配線40のD2方向の幅の例えば10%以下であればよい。換言すれば、D1方向に配列されたダミーキャパシタ部28における配線40の平面形状の重心が、実動作キャパシタ部26における配線40の平面形状の重心を通るD1方向の直線から、D2方向に、実動作キャパシタ部26における配線40のD2方向の幅の例えば10%以下の距離に位置していればよい。なお、ダミーキャパシタ部28における配線40のD1方向のずれについても同様に考えることができる。
また、上記実施形態では、ダミーキャパシタ部28における配線40が、プラグ部42又はコンタクトプラグ106を介してダミーキャパシタ36bの上部電極34に接続されている場合について説明したが、ダミーキャパシタ部28における配線40は、必ずしも上部電極34に接続されている必要はない。例えば、第2実施形態による半導体装置において、コンタクトプラグ106を形成しない構成としてもよい。
図示するように、ダミーキャパシタ36b上のプラグ部42、配線40が形成されていない部分には、層間絶縁膜66、74が形成されている。このため、ダミーキャパシタ36bの上方には、実動作キャパシタ36aの上方と比較して大体積の層間絶縁膜66、74が存在している。このため、ダミーキャパシタ36bの上方には、実動作キャパシタ36aの上方と比較して層間絶縁膜66、74中に残留する水素・水分も多くなっている。図中、層間絶縁膜66、74中に残留する水素・水分を●印で模式的に示している。