JP5309988B2 - 半導体装置の製造方法 - Google Patents
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図30は層間コンタクト構造の一例の要部断面模式図、図31は層間コンタクト構造の形成過程の要部断面模式図である。
図2は半導体装置の構成例を示す図である。
図1は半導体装置形成フローの一例を示す図である。ただし、ここでは、上記半導体装置1の第2の配線層11a,11b形成までのフローを中心に説明する。
第3の層間絶縁膜9、第2のアルミナ膜8、第2の層間絶縁膜7および第1のアルミナ膜6を貫通して第1の配線層5cに達するコンタクトホールの形成後でグルーレイヤの形成前に行うアニール処理は、上記のように、例えば、N2やAr等の不活性ガス雰囲気中、所定の時間、所定の温度で行う。以下に、アニール処理条件について検討した結果について述べる。
アニール処理条件を検討するに当たり、ここではこの図3に示すような構造を有するサンプルを用いた。図3に示すサンプル20は、上記ステップS2において第1の配線層5a,5b,5cをそれぞれAl膜21、Ti膜22、TiN膜23が積層された構造で形成し(第1の配線層5cのみ図示。)、上記ステップS3〜S6で述べたようにその上に第1のアルミナ膜6、第2の層間絶縁膜7、第2のアルミナ膜8および第3の層間絶縁膜9を形成し、上記ステップS7で述べたように第1の配線層5cに達するコンタクトホール10aを形成している。ただし、このサンプル20では、図3に示したように、上記ステップS7で形成されるコンタクトホール10aを第1の配線層5cに対して意図的に位置ずれさせ、その後のステップS9〜S11で形成されるWプラグ10に、より未形成部分が発生しやすい構造にしている。なお、サンプル20には6インチウェハを用い、コンタクトホール10aの位置ずれ量は、その平均値を約130nmとした。
以上の知見に基づいた条件でアニール処理を行い、その後Wプラグ10を形成することにより、Wプラグ10形成前のコンタクトホールに位置ずれがない場合は勿論のこと、仮に位置ずれがあったとしても、Wプラグ10に未形成部分のない、あるいは極めて少ない、良好なWプラグ10の形成が可能であるということができる。
図29はN2Oガスを用いたプラズマ処理の効果の説明図である。
また、プラズマ照射時間を2分としたときには、プラズマ処理を行わなかった場合に比べると効果は認められるものの、コンタクト抵抗値にばらつきが見られ、Wプラグ10の未形成部分の発生個数は、26個となった。
また、以上のような表面処理は、上記のような最適化した条件のアニール処理後に行うようにしてもよい。この場合、アニール処理によってコンタクトホール形成後の層間絶縁膜からの脱ガスを効果的に行うと共に、その後の表面処理によって層間絶縁膜内に残る水分等がWプラグの形成時に脱ガスされるのを効果的に抑制することが可能になる。
まず、第1の適用例について説明する。ここでは、プレーナ型キャパシタ構造を有するFeRAMを例に、その形成フローおよび構成の一例について述べる。
半導体基板として例えばシリコン(Si)基板30を用い、まず、その表層にLOCOS(LOCal Oxidation of Silicon)法で素子領域を画定するための素子分離領域31を形成する。素子領域に所定導電型のウェル32を形成した後、ゲート絶縁膜33を介して、ゲート長約360nmのゲート電極34を形成する。
トランジスタ部38形成後の表面に層間絶縁膜として、CVD法を用いて膜厚約200nmのSiON膜39を形成する。さらに、このSiON膜39上に、TEOSを用いたCVD法により、膜厚約600nmのNSG(Non Silicate Glass)膜を形成し、それをCMP(Chemical Mechanical Polishing)処理によって約200nm研磨し、表面を平坦化した膜厚約400nmのTEOS−NSG膜40を形成する。
TEOS−NSG膜40の形成後は、さらにその上に、同様にして膜厚約100nmのTEOS−NSG膜41を形成する。そして、TEOS−NSG膜40,41の脱ガス処理のために、例えば、N2雰囲気中、約650℃で約30分のアニール処理を行う。
アニール処理後のアルミナ膜42上に、PVD法を用いて膜厚約155nmの白金(Pt)膜43を形成し、さらにこのPt膜43上に、PVD法を用いて膜厚約150nm〜約200nmのPZT膜44を形成する。PZT膜44の形成後は、例えば、RTA装置を用い、O2雰囲気中(O2流量0.025L/min)、約585℃で約90秒のアニール処理を行う。
IrO2膜45の形成後は、フォトレジストを形成し、IrO2膜45をエッチングする。これにより、IrO2からなる上部電極45aを形成する。
次いで、フォトレジストを形成してPt膜43をエッチングし、Ptからなる下部電極43aを形成する。これにより、強誘電体膜44aが上部電極45aと下部電極43aによって挟まれた強誘電体キャパシタが構成される。
図10は第1の適用例の第7工程の要部断面模式図である。
コンタクトホール48の形成後は、フォトレジスト47を除去した後、PVD法を用いて全面に膜厚約20nmのTi膜および膜厚約50nmのTiN膜を順に形成し、バリアメタル膜を形成する(図示せず。)。
SiON膜50上にレジストパターンを形成し(図示せず。)、それをマスクにして上部電極45aと下部電極43aに通じるコンタクトホール51をエッチングにより形成する。その後は、強誘電体膜44aの回復アニール処理を、縦型炉を用い、O2雰囲気中(O2流量20L/min)、約500℃で約60分の条件で行う。
図13は第1の適用例の第10工程の要部断面模式図である。
積層膜52の形成後、所定のレジストパターンを形成し、それをマスクにしてエッチングを行い、第1の配線層52aを形成する。また、同時に、最終的にパッド部が接続されるようになる領域の外側と内側にそれぞれパッド外耐湿リング52b、パッド内耐湿リング52cを形成する。その後は、縦型炉を用いて、N2雰囲気中(N2流量20L/min)、約350℃で約30分のアニール処理を行う。
図15は第1の適用例の第12工程の要部断面模式図である。
TEOS−NSG膜57表面の窒化後は、第1の配線層52aおよびパッド外耐湿リング52bに通じるコンタクトホール58を形成する。このコンタクトホール58の形成の際は、まず、所定のレジストパターンを形成し、それをマスクにして、TEOS−NSG膜54,55,57およびアルミナ膜53,56をエッチングする。
コンタクトホール58の形成後、所定のアニール処理を行った後は、まず、PVD法を用いて全面に膜厚約50nmのTiN膜をバリアメタル膜として形成し(図示せず。)、その上に、CVD法を用いて膜厚約650nmのW膜を形成する。そして、そのW膜を全面エッチバックする、あるいはCMP処理によって平坦化することにより、Wプラグ59を形成する。
Wプラグ59の形成後は、第1の配線層52aと同様にして2層目の配線層を形成する。まず、PVD法を用いて膜厚約550nmのAl−Cu膜、膜厚約5nmのTi膜、膜厚約150nmのTiN膜を順に形成した積層膜60を形成する。
積層膜60の形成後、所定のレジストパターンを形成してエッチングを行い、第2の配線層60aを形成する。また、同時に、最終的にパッド部が接続されるようになる領域の外側と内側にそれぞれパッド外耐湿リング60b、パッド内耐湿リング60cを形成する。その後は、CVD法を用いて全面に膜厚約2200nmのTEOS−NSG膜61を形成し、CMP処理によってその平坦化を行う。そして、TEOS−NSG膜61表面を、N2Oプラズマを約350℃で約4分間照射するプラズマアニールによって窒化した後(窒化膜は図示せず。)、CVD法を用いて膜厚約100nmのTEOS−NSG膜62を形成し、さらにその表面を、N2Oプラズマを約350℃で約2分間照射するプラズマアニールによって窒化する(窒化膜は図示せず。)。
TEOS−NSG膜62表面の窒化後は、第2の配線層60a、パッド外耐湿リング60bおよびパッド内耐湿リング60cに通じるコンタクトホールを形成し、PVD法を用いて全面に膜厚約50nmのTiN膜をバリアメタル膜として形成する(図示せず。)。そして、その上に、CVD法を用いて膜厚約650nmのW膜を形成し、それを全面エッチバックする、あるいはCMP処理によって平坦化することにより、Wプラグ63を形成する。
Wプラグ63の形成後は、同様にして3層目の配線層を形成する。まず、PVD法を用いて膜厚約500nmのAl−Cu膜、膜厚約150nmのTiN膜を順に形成した積層膜64を形成する。
積層膜64の形成後、所定のレジストパターンを形成してエッチングを行い、第3の配線層64aを形成する。また、同時に、最終的にパッド部が接続されるようになる領域の外側と内側にそれぞれパッド外耐湿リング64b、パッド内耐湿リング64cを形成する。その後は、CVD法を用いて全面に膜厚約100nmのTEOS−NSG膜65を形成し、CMP処理によってその平坦化を行う。そして、TEOS−NSG膜65表面を、N2Oプラズマを約350℃で約2分間照射するプラズマアニールによって窒化した後(窒化膜は図示せず。)、CVD法を用いて膜厚約350nmのSiN膜66を形成する。
まず、SiN膜66上にレジストパターンを形成し(図示せず。)、パッド部形成領域のSiN膜66、TEOS−NSG膜65、および第3の配線層64a上部のTiN膜をエッチングして、開口部を形成する。
このFeRAM80は、第1の配線層52a表面にアルミナ膜53が形成され、その上にTEOS−NSG膜54,55を介して、もう1枚のアルミナ膜56が形成された構造を有している。このような構造に対し、第1の配線層52aに通じるコンタクトホール58を形成し、その後、上記の表1および表2の知見に基づいた所定条件のアニール処理を行う。これにより、Wプラグ59の形成不良が効果的に抑制されたFeRAM80を形成することができる。
図28は第2の適用例のFeRAMの要部断面模式図である。
2 強誘電体キャパシタ
2a,43a,103 下部電極
2b,45a,105 上部電極
2c,44a,104 強誘電体膜
3 第1の層間絶縁膜
4a,4b,4c,10,15a,15b,49,59,63,102,110 Wプラグ
5a,5b,5c,52a 第1の配線層
6 第1のアルミナ膜
7 第2の層間絶縁膜
8 第2のアルミナ膜
9 第3の層間絶縁膜
10a,48,51,58 コンタクトホール
11a,11b,60a 第2の配線層
12 第4の層間絶縁膜
13 第3のアルミナ膜
14 第5の層間絶縁膜
16a,16b,64a 第3の配線層
17 第6の層間絶縁膜
18,67,109 保護膜
20 サンプル
21 Al膜
22 Ti膜
23 TiN膜
30,91 Si基板
31,92 素子分離領域
32,93 ウェル
33,94 ゲート絶縁膜
34,95 ゲート電極
35,96 サイドウォール絶縁膜
36,97 ソース拡散層
37,98 ドレイン拡散層
38,99 トランジスタ部
39,50,100 SiON膜
40,41,46,54,55,57,61,62,65 TEOS−NSG膜
42,53,53a,53b,53c,53d,56,56b,56c,56d,106,108 アルミナ膜
42a 絶縁膜
43 Pt膜
44 PZT膜
45 IrO2膜
47 フォトレジスト
52,60,64 積層膜
52b,60b,64b パッド外耐湿リング
52c,60c,64c パッド内耐湿リング
66 SiN膜
68 パッド部
69 FeRAMセル部
70 ロジック回路部
71 周辺回路部
80,90 FeRAM
101,107 SiO2膜
111a,111b,111c 電極
Claims (8)
- 層間コンタクト構造を有する半導体装置の製造方法において、
半導体基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上に、アルミナまたは酸化チタンからなる第1,第2の膜の間に層間膜が形成された積層構造を形成する工程と、
形成された前記第1,第2の膜と前記層間膜とを貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを形成する工程後に、アニール処理を行って前記層間膜の脱ガスを行う工程と、
前記脱ガスを行う工程後に、前記コンタクトホール内壁面の耐湿性を向上させる工程と、
前記耐湿性を向上させる工程後に、前記コンタクトホールにプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記耐湿性を向上させる工程は、前記コンタクトホール内壁面にラジカルを照射する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記耐湿性を向上させる工程は、前記コンタクトホール内壁面にプラズマを照射する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記耐湿性を向上させる工程は、前記コンタクトホール内壁面を窒化させる工程を含むことを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 前記耐湿性を向上させる工程は、前記コンタクトホール内壁面上に耐湿性の被膜を形成する工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記耐湿性の被膜は、酸化物膜、窒化物膜または炭化物膜であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記脱ガスを行う工程は、不活性ガス雰囲気中または減圧雰囲気中で行うことを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。
- 前記第1,第2の膜の間に前記層間膜が形成された前記積層構造を形成する工程の前であって前記強誘電体キャパシタを形成する工程の後に、
下層配線を形成する工程を有し、
前記第1,第2の膜の間に前記層間膜が形成された前記積層構造を形成する工程においては、
形成された前記下層配線の上層に前記積層構造を形成し、
前記第1,第2の膜と前記層間膜とを貫通する前記コンタクトホールを形成する工程においては、
前記コンタクトホールを前記第1,第2の膜と前記層間膜とを貫通して前記下層配線に達するように形成し、
前記コンタクトホールに前記プラグを形成する工程の後に、
形成された前記プラグ上に上層配線を形成する工程を有することを特徴とする請求項1乃至7のいずれかに記載の半導体装置の製造方法。
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