KR20120051820A - 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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KR20120051820A
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Abstract

커패시터 및 그 형성 방법에서, 커패시터는 기판 상에 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극이 구비된다. 상기 하부 전극의 표면 상에, 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막이 구비된다. 상기 유전막 상에는 금속을 포함하는 물질로 이루어진 상부 전극이 구비된다. 상기 구조의 커패시터는 높은 커패시턴스를 갖고 누설 전류특성이 우수하다.

Description

커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법{A CAPACITOR, METHOD FOR FORMING THE SAME, SEMICONDUCTOR DEVICE INCLUDING THE SAME AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 높은 정전 용량을 갖는 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
메모리 소자 중에서 디램은 셀을 선택하기 위한 MOS 트랜지스터와 커패시터를 단위 셀로 하고 있으며, 상기 커패시터에 저장되어있는 전하에 의해 상기 셀의 데이터를 구분한다. 그러므로, 상기 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다. 상기 커패시터의 정전 용량을 증가시키기 위해서는 전극들 사이에 고유전율을 갖는 유전막을 형성하여야 한다. 그러나, 고유전율을 갖는 유전 물질은 종래의 전극 물질 예를들어 폴리실리콘 물질 상에 형성하는 경우 산화물이 생성되어 충분한 유전율을 가질 수 없다. 또한, 상기 고유전율을 갖는 유전 물질을 형성하기 위해서는 700℃ 이상의 고온 열처리 공정이 수반되어야 하지만, 이 경우 하부의 소자들 및 전극들이 열화되므로 실제로 반도체 소자의 제조 공정에 적용하는 것이 매우 어렵다.
본 발명의 목적은 높은 커패시턴스 및 신뢰성을 갖는 반도체 소자의 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 소자의 열화를 발생시키지 않으면서 높은 정전 용량을 갖는 반도체 소자의 커패시터 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기한 커패시터를 포함하는 디램 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 디램 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 커패시터는, 기판 상에 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극이 구비된다. 상기 하부 전극의 표면 상에, 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막이 구비된다. 상기 유전막 상에는 금속을 포함하는 물질로 이루어진 상부 전극이 구비된다.
본 발명의 일 실시예에서, 상기 금속 산화물은 루테늄 산화물(RuO2)을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 하부 전극은 필러 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 하부 전극은 30 내지 500Å의 직경을 가질 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물은 알루미늄, 실리콘,하프늄 및 지르코늄으로 이루어지는 군에서 선택된 적어도 하나일 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물은 0.1 내지 20 원자％의 도핑 농도를 가질 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물은 상기 티타늄 산화물 유전막 내에서 대칭 또는 비대칭으로 도핑될 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물이 도핑된 티타늄 산화물 유전막은 물리적 두께 40Å이상에서 유전율이 50보다 높을 수 있다.
본 발명의 일 실시예에서, 상기 상부 전극은 루틸 결정 구조를 갖는 금속 산화물로 이루어질 수 있다. 상기 상부 전극은 루틸 결정 구조를 갖는 루테늄 산화물로 이루어질 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 형성 방법으로, 기판 상에, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물을 증착하여 하부 전극을 형성한다. 상기 하부 전극의 표면 상에, 상기 하부 전극과 동일한 루틸 결정 구조를 갖고 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막을 형성한다. 상기 유전막 상에 금속을 포함하는 물질을 증착하여 상부 전극을 형성한다.
본 발명의 일 실시예에서, 상기 하부 전극은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 루테늄 산화물을 증착시켜 형성할 수 있다.
본 발명의 일 실시예에서, 상기 하부 전극을 형성하는 방법으로, 개구부를 포함하는 몰드막 패턴을 형성한다. 상기 개구부 내부를 완전히 채우도록 금속 산화물을 증착한다. 상기 개구부 내부에만 금속 산화물이 남도록 상기 금속 산화물을 연마하여 필러 형상의 하부 전극을 형성한다. 또한, 상기 몰드막 패턴을 제거한다.
본 발명의 일 실시예에서, 상기 티타늄 산화물(TiO2) 유전막은 30 내지 150Å의 두께로 형성할 수 있다.
상기 티타늄 산화물 유전막은 하부의 금속 산화물의 결정 구조와 동일한 결정 구조로 성장하도록 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물은 알루미늄, 실리콘,하프늄 및 지르코늄으로 이루어지는 군에서 선택된 적어도 하나일 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물은 0.1 내지 20 원자％로 도핑할 수 있다.
본 발명의 일 실시예에서, 상기 누설 전류 억제용 불순물은 상기 유전막 증착 시에 인시튜로 도핑할 수 있다.
본 발명의 일 실시예에서, 상기 상부 전극은 루틸 결정 구조를 갖는 루테늄 산화물로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 하부 전극을 형성한 후, 산소 분위기에서 300 내지 600도의 온도로 열처리할 수 있다.
본 발명의 일 실시예에서, 상기 유전막을 형성한 후, 산소 분위기에서 300 내지 600도의 온도로 열처리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 상부 전극을 형성한 후, 산소 분위기에서 300 내지 600도의 온도로 열처리하는 단계를 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자는, 기판 상에 선택 트랜지스터가 구비된다. 상기 선택 트랜지스터의 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 구비된다. 상기 선택 트랜지스터의 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그가 구비된다. 또한, 상기 콘택 플러그와 접촉하고, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극과, 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막 및 금속을 포함하는 물질로 이루어진 상부 전극을 포함하는 커패시터가 구비된다.
본 발명의 일 실시예에서, 상기 커패시터 하부 전극의 금속 산화물은 루테늄 산화물(RuO2)을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 커패시터 하부 전극의 금속 산화물은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그는 금속 또는 도전성을 갖는 금속 산화물을 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자의 제조 방법으로, 기판 상에 선택 트랜지스터를 형성한다. 상기 선택 트랜지스터의 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물을 형성한다. 상기 선택 트랜지스터의 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그를 형성한다. 상기 콘택 플러그와 접촉하고, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극을 형성한다. 상기 하부 전극 상에 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막을 형성한다. 또한, 상기 유전막 상에 금속을 포함하는 물질로 이루어진 상부 전극을 형성한다.
본 발명의 일 실시예에서, 상기 하부 전극은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 루테늄 산화물을 증착시켜 형성할 수 있다.
본 발명의 일 실시예에서, 상기 티타늄 산화물 유전막은 하부의 금속 산화물의 결정 구조와 동일한 결정 구조로 성장하도록 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다.
설명한 것과 같이, 본 발명에 따른 커패시터는 고유전율을 갖는 유전막이 사용됨으로써 높은 커패시턴스를 갖는다. 또한, 본 발명에 따른 커패시터는 누설 전류가 낮다. 상기 커패시터를 포함하는 디램 소자는 고성능을 가지면서도 고집적화된다.
도 1은 본 발명의 실시예 1에 따른 커패시터를 설명하기 위한 단면도이다.
도 2 내지 도 5는 도 1에 도시된 커패시터의 형성 방법을 설명하기 위한 단면도이다.
도 6은 도 1에 도시된 커패시터를 포함하는 디램 소자를 나타내는 단면도이다.
도 7 내지 도 12는 도 6에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 13은 도 1에 도시된 커패시터를 포함하는 다른 실시예의 디램 소자를 나타내는 단면도이다.
도 14 내지 도 17은 도 13에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 18은 각 샘플 및 비교 샘플에서 유전막의 등가 산화막 두께 및 항복 전압 특성을 나타낸다.
도 19는 본 발명의 다른 실시예를 도시한 것이다.
도 20은 또 다른 실시예를 도시한 것이다.
도 21은 또 다른 실시예를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자의 커패시터는 반도체 기판(10)에 형성되고, 루틸 결정 구조를 갖는 루테늄 산화물로 이루어진 하부 전극(16), 상기 하부 전극의 결정 구조를 따라 루틸 결정 구조를 갖고 불순물로 도핑된 TiO2 유전막(18), 및 TiO2 유전막(18) 상에 형성된 상부 전극(20)을 포함한다.
상기 하부 전극(16)은 필러 형상을 가질 수 있다. 상기 하부 전극(16)은 매우 좁은 직경을 가질 수 있다. 일 예로, 상기 하부 전극(16)은 30 내지 500Å의 좁은 직경을 가질 수 있다. 구체적으로, 상기 하부 전극(16)은 30 내지 100Å의 직경을 가질 수 있다.
상기 하부 전극(16)은 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화물로 이루어진 것이 바람직하다.
상기 화학 기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화물은 루테늄막을 형성한 후 상기 루테늄막을 산화시켜 형성된 루테늄 산화물과는 다른 전기적 특성 및 물성을 갖는다. 구체적으로, 상기 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화물은 루테늄막을 형성한 후 상기 루테늄막을 산화시켜 형성된 루테늄 산화물에 비해 높은 전기 전도도를 갖는다. 또한, 상기 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화물은 격자 결함이 거의 없는 루틸 결정 구조를 갖는다.
본 실시예와 달리, 상기 하부 전극(16)이 루테늄막을 증착한 후 상기 루테늄막을 산화시켜 형성하는 경우에는, 상기 루테늄 산화물이 불균일한 부피 팽창으로 인해 표면이 불균일하여 계면 특성이 양호하지 않다. 또한, 상기 루테늄막을 산화시켜 형성된 루테늄 산화물 내에는 상대적으로 격자 결함이 더 많이 발생하게 된다.
상기 TiO2 유전막(18)은 하부 전극(16)의 표면 상에 구비된다. 즉, 상기 TiO2 유전막(18)은 필러 형상의 하부 전극(16)의 측벽 및 상부면과 접촉한다.
상기 하부 전극(16)이 격자 결함이 거의 없는 루틸 결정 구조를 가지므로, 상기 TiO2 유전막(18)은 하부 전극(16)의 루틸 결정 구조를 따라 동일하게 성장됨으로써 격자 결함이 거의 없는 루틸 결정 구조를 갖게 된다.
본 실시예에서, 상기 TiO2 유전막(18)이 150Å보다 두꺼우면 상기 유전막이 성장하면서 루틸 결정 구조에 결함이 생기게 되어 TiO2 유전막(18)의 유전율이 다소 낮아질 수 있다. 또한, 상기 TiO2 유전막(18)이 30Å보다 얇으면 누설 전류가 발생될 수 있다. 일 예로, 그러므로, 상기 TiO2 유전막(18)은 30 내지 150Å의 두께를 가질 수 있다. 보다 구체적으로, 상기 TiO2 유전막(18)은 50 내지 100Å의 두께를 가짐으로써 높은 유전율 및 낮은 누설 전류를 가질 수 있다. 상기 하부 전극(16) 상에 형성된 TiO2 유전막(18)은 루틸 결정 구조를 가짐으로써 100 이상의 유전상수를 갖는다.
상기 TiO2 유전막(18) 내에는 불순물이 도핑되어 있다. 상기 TiO2 유전막(18) 내에 도핑되어 있는 불순물은 알루미늄, 실리콘, 하프늄, 지르코늄으로 이루어지는 군에서 선택된 적어도 어느 하나일 수 있다. 상기 불순물이 도핑된 TiO2 유전막(18)을 사용함으로써, 커패시터의 누설 전류를 감소시킬 수 있다. 상기 불순물은 상기 TiO2 유전막(18) 내에서 대칭 또는 비대칭으로 도핑되어 있을 수 있다. 상기 누설 전류 억제용 불순물이 도핑된 TiO2 유전막(18)은 물리적 두께 40Å이상에서 유전율이 50보다 높을 수 있다.
상기 불순물의 도핑 농도가 증가하면 유전막의 유전율이 감소된다. 상기 TiO2 유전막(18) 내에 도핑되어 있는 불순물이 0.1원자％ 이하로 도핑되면, 도핑에 의해 누설전류가 감소되는 효과가 거의 없다. 또한, 20 원자％ 이상으로 도핑되면 TiO2 유전막(18)의 유전율이 감소되므로 바람직하지 않다. 그러므로, 상기 TiO2 유전막(18) 내에는 0.1 내지 20 원자％의 불순물이 도핑되어 있을 수 있다. 보다 바람직하게, 상기 TiO2 유전막(18) 내에는 0.1 내지 10 원자％의 불순물이 도핑되어 있을 수 있다. 일 예로, 상기 TiO2 유전막(18) 내에는 0.1 내지 10 원자％의 알루미늄이 도핑되어 있다.
상기 상부 전극(20)은 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물인 것이 바람직하다. 일 예로, 상기 상부 전극(20)은 루테늄 산화물로 이루어질 수 있다. 상기 상부 전극(20)이 루틸 결정 구조를 갖는 금속 산화물인 경우, 상기 상부 전극(20)의 결정 구조는 탑 다운 방식으로 상기 TiO2 유전막(18)의 결정 구조에 영향을 미칠 수 있다. 즉, 상기 상부 전극(20)이 결정 결함이 거의없는 루틸 결정 구조를 갖는 경우, 상기 상부 전극(20)과 접촉하고 있는 TiO2 유전막(18)에도 영향을 끼쳐 상기 TiO2 유전막(18)의 결정 결함이 치유될 수 있다.
이와는 달리, 상기 상부 전극(20)은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물일 수 있다. 상기 귀금속은 Ru, Pt 또는 Ir이고, 내열금속 질화물은 TiN, TaN 또는 WN이며, 도전성 산화물은 IrO2 또는 SrRuO3일 수 있다. 상기 TiO2 유전막(18)의 결정 구조는 상부 전극(20) 보다는 하부 전극(16)의 결정 구조에 보다 지배적으로 좌우되기 때문에, 상기 상부 전극(20)은 반드시 루틸 결정 구조를 갖는 금속 산화물일 필요는 없으며, 금속을 포함하는 물질로 형성될 수도 있는 것이다.
도 2 내지 도 5는 도 1에 도시된 커패시터의 형성 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 기판(10) 상에 몰드막을 형성한다. 상기 몰드막은 실리콘 산화물로 형성할 수 있다. 상기 몰드막의 일부를 식각함으로써, 개구부를 포함하는 몰드막 패턴(12)을 형성한다. 상기 몰드막 패턴(12)에 포함되는 개구부는 홀의 형상을 가질 수 있다. 또한, 상기 개구부는 500Å보다 좁은 직경을 가질 수 있다.
상기 개구부 내부를 채우도록 루테늄 산화막(14)을 형성한다. 상기 루테늄 산화막(14)은 루틸 결정 구조를 가지고, 전도성을 갖는다.
상기 루테늄 산화막(14)을 형성하는 방법에 따라 상기 루테늄 산화막(14)의 격자 결함 발생 정도가 달라진다. 또한, 상기 루테늄 산화막(14)의 격자 결함에 따라 후속에 형성되는 TiO2유전막의 유전율이 매우 지배적으로 변화될 수 있다. 그러므로, 높은 정전효율을 갖는 커패시터를 형성하기 위해서는, 상기 루테늄 산화막(14)을 형성하는 방법이 매우 중요하다.
상기 루테늄 산화막(14)은 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다. 상기 루테늄 산화막(14)은 200 내지 400℃의 온도에서 형성할 수 있다.
구체적으로, 루테늄을 함유한 유기 금속 화합물 소오스와 산소를 반응 가스로 이용하고, 상기 반응 가스를 서로 교번하여 펄싱하는 펄스드 화학 기상 증착법에 의해 상기 루테늄 산화막(14)을 형성할 수 있다. 루테늄을 함유한 유기 금속 화합물 소오스는 Ru(EtCp)2, RuCp(i-PrCp), Ru(DER)2, Ru(DMPD)(EtCp) 등을 예로 들 수 있다.
또한, 상기와 다른 방법으로, 루테늄을 함유한 유기 금속 화합물 소오스를 반응 챔버 내에 유입한다. 이 후, 상기 루테늄을 함유한 유기 금속 화합물 소오스를 퍼지시킨다. 산소를 포함하는 가스를 유입한다. 또한, 상기 산소를 포함하는 가스를 퍼지시킨다. 이와같이, 루테늄을 함유한 유기 금속 화합물 소오스 유입, 퍼지, 산소를 포함하는 가스 유입 및 퍼지를 하나의 싸이클로 하는 원자층 적층법에 의해 상기 루테늄 산화막(14)을 형성할 수 있다.
상기 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화막(14)은 루틸 결정 구조를 갖는다. 상기 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화막(14)은 물리기상 증착법에 의해 형성되는 루테늄 산화물 또는 루테늄막을 산화시켜 형성된 루테늄 산화물에 비해 격자 결함이 작다.
상기 루테늄 산화막(14)을 형성한 다음, 후속 열처리 공정을 추가적으로 수행할 수도 있다. 상기 후속 열처리 공정은 산소 분위기에서 300 내지 600도의 온도로 수행할 수 있다.
도 3을 참조하면, 상기 몰드막 패턴(12)의 상부면이 노출되도록 상기 루테늄 산화막(14)을 연마한다. 상기 공정을 통해, 필러 형상의 하부 전극(16)을 형성한다. 이 후, 상기 몰드막 패턴(12)을 제거한다. 이로써, 상기 하부 전극(16)의 측벽 및 상부면이 외부에 노출된다.
도 4를 참조하면, 상기 하부 전극(16) 표면 상에 상기 하부 전극(16)과 동일한 루틸 결정 구조를 갖고, 불순물이 도핑된 TiO2 유전막(18)을 형성한다. 상기 TiO2 유전막(18)은 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다. 상기 불순물은 상기 TiO2 유전막(18)을 형성하는 공정을 수행하는 중에 인시튜로 도핑될 수 있다. 상기 TiO2 유전막(18)은 200 내지 400℃의 온도에서 형성할 수 있다.
상기 TiO2 물질의 경우, 아나타제 결정 구조, 루틸 결정 구조 및 브루카이트 결정구조의 3종류 결정 구조가 존재하며, 각 결정 구조에 따라 물성이 매우 다르다. 특히, 아나타제 결정구조의 TiO2는 유전율이 20 내지 30 정도로 낮은 반면, 루틸 결정구조의 TiO2는 유전율이 90 내지 170정도로 매우 높다. 이와같이, 상기 TiO2는 결정 구조에 따라 유전율의 차이가 매우 크다. 또한, 상기 TiO2는 막 내의 격자 결함 정도에 따라서도 유전율의 차이가 크다.
일반적으로, 700℃보다 낮은 온도에서 TiO2를 형성하는 경우, 저유전율을 갖는 아나타제 결정 구조의 TiO2가 형성된다. 그러나, 본 실시예에서와 같이, 루틸 결정 구조를 갖는 루테늄 산화막 상에 TiO2를 형성하는 경우에는 200 내지 400℃ 낮은 온도에서 증착 공정을 수행하더라도 고유전율을 갖는 루틸 결정 구조의 TiO2 유전막이 형성된다. 또한, 루틸 결정 구조를 갖도록 상전이시키기 위한 별도의 후속 열처리 공정이 요구되지 않는다.
특히, 본 실시예에서와 같이, 하부 전극(16)으로 사용되는 루테늄 산화막을 화학기상 증착법 또는 원자층 적층법으로 형성하면, 상기 루테늄 산화막 내의 격자 결함이 거의 없기 때문에 상기 TiO2 유전막(18) 내에도 격자 결함이 매우 작다. 따라서, 상기 TiO2 유전막(18)은 100 이상의 높은 유전율을 가질 수 있다.
상기 TiO2 유전막(18)이 두께가 두꺼워지면, 상기 TiO2 유전막(18)이 하부 전극(16)의 루틸 결정 구조를 가지면서 성장하기가 어렵다. 즉, 상기 TiO2 유전막(18)의 상부는 격자 결함이 없는 루틸 결정 구조를 갖기가 어렵다. 때문에, 상기 TiO2 유전막(18)의 유전율이 낮아지게 되므로 고유전율의 유전막을 형성될 수 없다. 따라서, 상기 하부 전극으로 제공되는 루테늄 산화막의 결정 구조를 따라 격자 결함이 거의 없는 루틸 결정 구조를 갖는 유전막을 형성하기 위해서, 상기 TiO2 유전막(18)은 30 내지 150Å의 얇은 두께로 형성하는 것이 바람직하다.
상기 TiO2 유전막(18) 내에는 알루미늄, 실리콘, 하프늄, 지르코늄으로 이루어진 군에서 선택된 적어도 하나의 불순물을 도핑한다. 상기 불순물의 도핑 공정은 상기 TiO2 유전막(18)의 형성 공정 시에 인시튜로 수행될 수 있다. 상기 불순물들은 상기 알루미늄, 실리콘, 하프늄, 지르코늄 중 어느 하나를 포함하는 불순물 소오스를 기상으로 유입시켜 도핑될 수 있다. 상기 불순물은 상기 TiO2 유전막을 형성하기 위한 반응 가스들을 유입하는 것과 별개로 증착 챔버 내에 유입하거나 또는 상기 반응 가스들을 유입하는 사이클에 포함시켜 유입할 수 있다. 상기 TiO2 유전막(18) 내에 도핑되는 불순물은 0.1 내지 20 원자 ％의 농도를 갖도록 한다.
상기 TiO2 유전막(18)은 펄스드 화학기상 증착법으로 형성할 수 있다. 즉, 티타늄을 함유한 유기 금속 화합물 소오스와 산소를 반응 가스로 이용하고, 상기 반응 가스를 서로 교번하여 펄싱하여 TiO2 유전막을 형성할 수 있다. 상기 티타늄을 함유한 유기 금속 화합물 소오스의 예로는 Ti(OC3H7)4를 들 수 있다. 상기 반응 가스들을 교번하여 펄싱하는 중에 또는 상기 반응 가스들의 펄싱을 완료한 후에 불순물을 도핑할 수 있다.
다른 방법으로, TiO2 유전막(18)은 원자층 적층 방법으로 형성할 수 있다. 일 예로, 티타늄을 함유한 유기 금속 화합물 소오스를 반응 챔버 내에 공급한다. 이 후, 상기 티타늄 함유한 유기 금속 화합물 소오스를 퍼지한다. 산소를 포함하는 반응 가스를 유입한다. 또한, 상기 산소를 포함하는 반응 가스를 퍼지한다. 이와같이, 상기 유기 금속 화합물 소오스 유입, 퍼지, 산소를 포함하는 가스 유입, 퍼지를 하나의 싸이클로 하는 원자층 적층법에 의해 상기 TiO2 유전막(18)을 형성할 수 있다. 또한, 상기 싸이클들을 수행하고 난 다음 불순물 유입시켜 불순물을 도핑할 수 있다. 다른 예로, 티타늄을 함유한 유기 금속 화합물 소오스를 반응 챔버 내에 공급한다. 이 후, 상기 티타늄 함유한 유기 금속 화합물 소오스를 퍼지한다. 산소를 포함하는 반응 가스를 유입한다. 상기 산소를 포함하는 반응 가스를 퍼지한다. 또한, 불순물 유입 및 퍼지 공정을 수행한다. 이와같이, 상기 유기 금속 화합물 소오스 유입, 퍼지, 산소를 포함하는 가스 유입, 퍼지, 불순물 유입 및 퍼지를 하나의 싸이클로 하는 원자층 적층법에 의해 상기 TiO2 유전막(18)을 형성할 수 있다.
상기 공정을 통해, 200 내지 400℃의 공정으로도 루타일 결정 구조의 고유전율을 갖는 TiO2 유전막(18)을 형성할 수 있다. 즉, 700℃이상의 고온 공정을 수행하지 않고도 루타일 결정 구조의 TiO2 유전막(18)을 형성할 수 있다.
상기 TiO2 유전막(18)을 형성한 다음에, 선택적으로 후 열처리 공정을 수행할 수 있다. 상기 후 열처리 공정은 TiO2 유전막의 결정화를 위한 것이 아니라, 상기 TiO2 유전막(18)의 전기적 특성을 향상시키기 위한 큐어링 과정이다. 그러므로, 상기 후열처리 공정은 상기 TiO2 유전막(18)의 증착공정보다는 높은 온도에서 진행되며, 600℃보다 낮은 온도에서 진행된다. 상기 후 열처리 공정은 산화성 분위기 또는 불활성 가스 분위기에서 수행될 수 있으며, 310분 이내로 진행할 수 있다.
도 5를 참조하면, 상기 TiO2 유전막(18) 상에 금속을 포함하는 상부전극(20)을 형성한다. 상부 전극(20)은 도전성을 갖는 루틸 구조의 금속 산화물을 증착시켜 형성하는 것이 바람직하다. 일 예로, 상기 상부 전극(20)은 루테늄 산화물로 형성할 수 있다.
그러나, 이와는 다른예로, 상기 상부 전극(20)은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물로 형성할 수 있다. 귀금속은 Ru, Pt 또는 Ir이고, 내열금속 질화물은 TiN, TaN 또는 WN이며, 도전성 산화물은 IrO2 또는 SrRuO3일 수 있다.
상기 상부 전극(20)을 형성한 다음, 후속 열처리 공정을 추가적으로 수행할 수도 있다. 상기 후속 열처리 공정은 산소 분위기에서 300 내지 600도의 온도로 수행할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 커패시터 제조방법에서 화학기상증착법 또는 원자층적층법에 의해 격자 결함이 작은 루테늄 산화물로 이루어지는 하부 전극을 형성할 수 있다. 따라서, 상기 하부 전극 상에 상기 하부 전극의 결정구조를 따라 루틸 결정 구조를 갖는 고유전율의 TiO2 유전막을 형성할 수 있다. 또한, TiO2 유전막 내에 불순물이 주입됨으로써, 커패시터가 낮은 누설 전류를 갖도록 할 수 있다.
도 6은 도 1에 도시된 커패시터를 포함하는 디램 소자를 나타내는 단면도이다.
도 6을 참조하면, 소자 분리 영역 및 액티브 영역이 구분된 기판(50)이 마련된다. 상기 기판(50)에는 MOS 트랜지스터가 구비된다. 상기 MOS 트랜지스터는 도시된 것과 같이 플레너형 트랜지스터일 수 있다. 다른 예로, 상기 MOS 트랜지스터는 매립형 트랜지스터 또는 리세스형 트랜지스터일 수 있다.
상기 MOS 트랜지스터 상에 제1 층간 절연막(66)이 구비된다. 상기 제1 층간 절연막(66)을 관통하여 상기 MOS 트랜지스터의 불순물 영역들(64a, 64b)과 접촉하는 제1 및 제2 콘택 패드들(68, 70)이 구비된다.
상기 제1 층간 절연막(66), 제1 및 제2 콘택 패드들(68, 70) 상에 제2 층간 절연막(72)을 형성한다. 상기 제2 층간 절연막(72)에는 상기 제1 콘택 패드(68)와 접촉하는 비트 라인 콘택(74)이 구비된다. 상기 제2 층간 절연막(72) 상에는 상기 비트 라인 콘택(74)과 접촉하는 비트 라인(76)이 구비된다.
상기 제2 층간 절연막(72) 상에는 제3 층간 절연막(78)이 구비된다. 상기 제3 층간 절연막(78) 및 제2 층간 절연막(72)을 관통하여 상기 제2 콘택 패드(70)와 접촉하는 스토리지 노드 콘택(80)이 구비된다.
상기 스토리지 노드 콘택(80)은 금속 또는 도전성을 갖는 금속 산화물을 포함할 수 있다. 상기 스토리지 노드 콘택(80)은 베리어 금속막(80a) 및 금속 산화물(80b)이 적층된 구조 또는 베리어 금속막 및 금속이 적층된 구조일 수 있다. 상기 베리어 금속막(80a)은 티타늄/티타늄 질화물을 포함할 수 있다. 또한, 상기 금속 산화물은 루테늄 산화물일 수 있으며, 상기 금속은 루테늄일 수 있다. 이와같이, 상기 스토리지 콘택(80)이 금속 물질을 포함함으로써, 콘택 저항이 감소된다.
상기 스토리지 노드 콘택 상부면에는 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터가 구비된다.
상기 하부 전극(88)은 필러 형상을 가질 수 있다. 상기 하부 전극(88)은 매우 좁은 직경을 가질 수 있다. 일 예로, 상기 하부 전극(88)은 500Å보다 좁은 직경을 가질 수 있다. 구체적으로, 상기 하부 전극(88)은 30 내지 100Å의 직경을 가질 수 있다. 상기 하부 전극(88)은 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화물로 이루어진 것이다. 상기 하부 전극(88)은 루틸 결정 구조의 루테늄 산화물로 이루어진다.
상기 필러 형상의 하부 전극(88) 표면 상에 TiO2 유전막(90)이 구비된다. 즉, 상기 TiO2 유전막(90)은 필러 형상의 하부 전극(88)의 측벽 및 상부면과 접촉하여 구비된다. 상기 하부 전극(88)이 격자 결함이 거의 없는 루틸 결정 구조를 가지므로, 상기 TiO2 유전막(90)은 하부 전극(88)의 루틸 결정 구조를 따라 동일하게 성장됨으로써 루틸 결정 구조를 갖게 된다. 상기 TiO2 유전막(90)은 30 내지 150Å의 두께를 가질 수 있다. 보다 구체적으로, 상기 TiO2 유전막(90)은 50 내지 100Å의 두께를 가짐으로써 높은 유전율 및 낮은 누설 전류를 가질 수 있다. 상기 TiO2 유전막(90)은 루틸 결정 구조를 가짐으로써 100 이상의 유전상수를 갖는다.
상기 TiO2 유전막(90) 내에는 불순물이 도핑되어 있다. 상기 불순물은 알루미늄, 실리콘, 하프늄, 지르코늄으로 이루어지는 군에서 선택된 적어도 어느 하나일 수 있다. 상기 TiO2 유전막(90) 내에는 0.1 내지 10 원자％의 불순물이 도핑되어 있는 것이 바람직하다.
상기 상부 전극(92)은 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물인 것이 바람직하다. 일 예로, 상기 상부 전극(92)은 루테늄 산화물로 이루어질 수 있다. 이와는 달리, 상기 상부 전극은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물일 수 있다. 상기 귀금속은 Ru, Pt 또는 Ir이고, 내열금속 질화물은 TiN, TaN 또는 WN이며, 도전성 산화물은 IrO2 또는 SrRuO3일 수 있다. 상기 TiO2 유전막(90)의 결정 구조는 상부 전극(92)에 보다는 하부 전극(88)의 결정 구조에 보다 지배적으로 좌우되기 때문에, 상기 상부 전극(92)은 반드시 루틸 결정 구조를 갖는 금속 산화물일 필요는 없으며, 금속을 포함하는 물질을 사용할 수도 있는 것이다.
상기 상부 전극(92) 상에 폴리실리콘으로 이루어지는 플레이트 전극(94)이 구비된다.
도 7 내지 도 12는 도 6에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 7을 참조하면, 반도체 기판(50) 상에 패드 산화막(도시안함) 및 실리콘 질화막(도시안함)을 순차적으로 형성한다. 기판(50)은 실리콘 기판일 수 있다.
상기 실리콘 질화막 상에 포토레지스트 패턴(도시안함)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 실리콘 질화막 및 패드 산화막을 순차적으로 식각하여 패드 산화막 패턴 및 실리콘 질화막 패턴을 포함하는 제1 하드 마스크 패턴(도시안함)을 형성한다.
상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 기판(50)을 식각하여 트렌치(52)를 형성한다. 상기 트렌치(52)를 메우도록 갭 매립 특성이 우수한 실리콘 산화막을 형성한다. 상기 실리콘 산화막을 에치백 또는 화학 기계적 연마공정으로 연마하여 상기 트렌치(52) 내부에 소자 분리막 패턴(54)을 형성한다. 상기 소자 분리막 패턴(54)에 의해 상기 기판(50) 표면은 필드 영역 및 액티브 영역으로 구분된다.
상기 기판(50) 상에 게이트 산화막(56)을 형성하고, 상기 게이트 산화막(56) 상에 게이트 전극(58) 및 제2 하드 마스크 패턴(60)이 적층된 게이트 구조물을 형성한다.
또한, 상기 게이트 구조물 양측에는 실리콘 질화물로 이루어진 스페이서(62)를 형성한다. 상기 게이트 구조물 및 스페이서(62)를 마스크로 이용하여 불순물을 이온 주입함으로써, 상기 게이트 구조물 양측의 기판(50) 아래로 소오스/드레인으로 제공되기 위한 제1 및 제2 불순물 영역(64a, 64b)을 형성한다.
상기 게이트 구조물을 충분히 매립하는 제1 층간 절연막(66)을 형성하고, 상기 제1 층간 절연막(66)을 관통하여 상기 제1 및 제2 불순물 영역(64a, 64b)과 각각 전기적으로 접속하는 제1 콘택 패드(68) 및 제2 콘택 패드(70)들을 형성한다.
도 8을 참조하면, 상기 제1 층간 절연막(66) 상에 제2 층간 절연막(72)을 형성한다. 상기 제2 층간 절연막(72)을 관통하여 상기 제1 콘택 패드(68)와 접촉하는 비트 라인 콘택(74)을 형성한다. 상기 비트 라인 콘택(74)은 상기 제1 콘택 패드(68)를 통해 상기 제1 불순물 영역(64a)과 전기적으로 연결된다. 또한, 상기 제2 층간 절연막(72) 상에 상기 비트 라인 콘택(74) 상에 비트 라인(76)을 형성한다.
계속하여, 상기 비트 라인(76)을 덮으면서 상기 제2 층간 절연막(72) 상에 제3 층간 절연막(78)을 형성한다. 제3 층간 절연막(78)은 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다.
상기 제3 층간 절연막(78) 및 제2 층간 절연막(72)의 일부분을 식각하여 상기 제2 콘택 패드(70)의 상부면을 노출시키는 콘택홀(도시되지 않음)들을 형성한다. 상기 콘택홀 내에 도전 물질을 매립하고 상기 도전 물질을 연마하여 스토리지 노드 콘택(80)을 형성한다. 구체적으로, 상기 콘택홀의 내부 표면에 베리어 금속막을 형성한다. 상기 베리어 금속막 상에 상기 콘택홀을 채우는 금속을 포함하는 도전막을 형성한다. 이 후, 상기 제3 층간 절연막이 표면에 노출되도록 상기 도전막을 연마한다. 상기 베리어 금속막은 티타늄/티타늄 질화물을 증착하여 형성할 수 있다. 상기 도전막은 루테늄 또는 루테늄 산화물을 증착하여 형성할 수 있다.
상기 스토리지 노드 콘택(80)은 상기 제2 콘택 패드(70)를 통해 제2 불순물 영역(64b)과 전기적으로 연결된다.
상기 설명한 공정을 통해, 디램 셀의 선택 트랜지스터의 불순물 영역들과 연결되는 배선들이 형성된다.
도 9를 참조하면, 상기 제3 층간 절연막(78) 상에 식각 저지막(82)을 형성한다. 상기 식각 저지막(82) 상에 몰드막을 형성한다. 상기 스토리지 노드 콘택(80)의 상부면이 노출되도록 상기 몰드막의 일부를 식각하고, 상기 식각 저지막을 식각한다. 이로써, 상기 스토리지 노드 콘택(80)의 상부면을 노출하는 개구부를 포함하는 몰드막 패턴(84)이 형성된다.
상기 개구부 내부를 채우도록 루테늄 산화막(86)을 형성한다. 상기 루테늄 산화막(86)은 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다. 상기 루테늄 산화막(86)은 루틸 결정 구조를 가지고, 전도성을 갖는다. 상기 루테늄 산화막(86)은 도 2를 참조로 설명한 것과 동일한 공정으로 형성할 수 있다.
도 10을 참조하면, 상기 몰드막 패턴(84)의 상부면이 노출되도록 상기 루테늄 산화막(86)을 연마한다. 상기 공정을 통해, 필러 형상의 하부 전극(88)을 형성한다. 이 후, 상기 몰드막 패턴(84)을 제거한다. 이로써, 상기 하부 전극(88)의 측벽 및 상부면이 외부에 노출된다.
도 11을 참조하면, 상기 하부 전극(88) 표면 및 상기 식각 저지막(82) 상에 상기 하부 전극(88)과 동일한 루틸 결정 구조를 갖고, 불순물이 도핑된 TiO2 유전막(90)을 형성한다. 상기 TiO2 유전막(90)은 화학기상 증착법 또는 원자층 적층법으로 형성할 수 있다. 상기 불순물은 상기 TiO2유전막(90)을 형성하는 공정을 수행하는 중에 인시튜로 도핑될 수 있다. 상기 TiO2유전막은 도 4를 참조로 설명한 것과 동일한 공정으로 형성할 수 있다.
도 12를 참조하면, 상기 TiO2 유전막(90) 상에 금속을 포함하는 상부전극(92)을 형성한다. 상부 전극(92)은 도전성을 갖는 루틸 구조의 금속 산화물을 증착시켜 형성하는 것이 바람직하다. 일 예로, 상기 상부 전극(92)은 루테늄 산화물로 형성할 수 있다.
상기 상부 전극(92) 상에 폴리실리콘막을 증착하여 플레이트 전극(94)을 형성한다.
도 13은 도 1에 도시된 커패시터를 포함하는 다른 실시예의 디램 소자를 나타내는 단면도이다.
도 13을 참조하면, 기판(100), 절연층(102), 매립 배선(104) 및 베리어막 패턴(106)을 포함하는 기판 구조물이 마련된다. 상기 매립 배선(104)은 제1 방향으로 연장되는 라인 형상을 가지며, 비트 라인으로써 기능한다.
상기 기판 구조물 상에 액티브 영역에 해당하는 액티브 필러(108)들이 구비된다. 상기 액티브 필러(108)에는 수직 채널을 갖는 트랜지스터들이 구비된다. 예를들면, 상기 트랜지스터들은 수직 필러(vertical pillar)형 트랜지스터들일 수 있다. 상기 트랜지스터는 상기 액티브 필러(108)를 감싸는 게이트 전극(120)을 포함할 수 있다. 상기 게이트 전극(120)은 상기 액티브 필러(108)의 중앙 부위를 감싸며, 상기 액티브 필러(108)의 양단 부위에는 형성되어 있지 않다.
상기 액티브 필러(108)의 하부에는 제1 불순물 영역(114)이 구비되고, 상기 액티브 필러(108)의 상부에는 제2 불순물 영역(122)이 구비된다. 상기 제1 불순물 영역(114)이 형성되는 액티브 필러(108)는 상기 제1 불순물 영역(114)보다 위에 위치하는 액티브 필러(108)에 비해 다소 넓은 폭을 가질 수 있다. 따라서, 상기 제1 불순물 영역(114)이 형성되는 경계 부위에서 단차가 발생될 수 있다.
상기 액티브 필러(108)의 표면 상에는 게이트 절연막(118)이 구비된다. 또한, 상기 게이트 절연막(118) 상에는 상기 액티브 필러(108)를 감싸는 게이트 전극(120)이 구비된다. 상기 게이트 전극(120)은 상기 제1 방향과 수직한 제2 방향으로 연장되며, 워드 라인으로써 기능한다.
상기 수직 필러 트랜지스터를 덮는 제1 및 제2 층간 절연막(116, 124)이 구비된다. 상기 제2 층간 절연막(124)의 상부면은 평탄한 형상을 가질 수 있다. 상기 제2 층간 절연막(124)을 관통하여, 상기 액티브 필러(108)의 상부면과 접촉하는 콘택 플러그(126)가 구비된다.
상기 콘택 플러그(126)는 금속 또는 도전성을 갖는 금속 산화물을 포함할 수 있다. 상기 콘택 플러그(126)는 베리어 금속막(126a) 및 금속 산화물(126b)이 적층된 구조 또는 베리어 금속막(126a) 및 금속(126b)이 적층된 구조일 수 있다. 상기 베리어 금속막(126a)은 티타늄/티타늄 질화물을 포함할 수 있다. 또한, 상기 금속 산화물(126b)은 루테늄 산화물일 수 있으며, 상기 금속(126b)은 루테늄일 수 있다. 이와같이, 상기 콘택 플러그(126)에 금속 물질을 포함함으로써, 콘택 저항이 감소된다.
상기 콘택 플러그(126) 상부면에는 하부 전극(128), 유전막(130) 및 상부 전극(132)을 포함하는 커패시터가 구비된다. 상기 커패시터는 도 6을 참조로 설명한 것과 동일한 구조를 가질 수 있다. 즉, 상기 하부 전극(128)은 화학기상 증착법 또는 원자층 적층법에 의해 형성된 루테늄 산화물로 이루어진 것이다. 상기 하부 전극(128)은 루틸 결정 구조의 루테늄 산화물로 이루어진다. 상기 유전막(130)은 격자 결함이 거의 없는 루틸 결정 구조의 TiO2로 형성된다. 상기 상부 전극(132)은 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물, 귀금속, 내열금속, 내열금속 질화물로 형성된다.
도 14 내지 도 17은 도 13에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 14를 참조하면, 제1 기판(100), 절연층(102), 매립 배선막(도시안함), 베리어막(도시안함) 및 반도체층(도시안함)을 포함하는 기판 구조물을 마련한다. 상기 기판 구조물을 형성하는 방법으로, 하나의 기판 상에 절연층을 형성하고, 나머지 기판에 베리어막 및 매립 배선막을 형성한 후, 2개의 기판을 접합한다. 다음에, 상기 매립 배선막이 형성된 부위의 기판을 연마하여 반도체층을 형성한다.
상기 반도체층 상에 하드 마스크 패턴(110)을 형성하고, 상기 하드 마스크 패턴(110)을 이용하여 상기 반도체층의 일부를 식각함으로써, 예비 액티브 필러를 형성한다.
상기 예비 액티브 필러의 상부 측벽 상에 스페이서(112)를 형성한다. 스페이서(112)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다. 상기 스페이서(112)를 이온 주입 마스크로 상기 예비 액티브 필러에 불순물을 주입시켜 제1 불순물 영역(114)을 형성한다.
상기 하드 마스크 패턴(110) 및 스페이서(112)를 이용하여 하부의 상기 예비 액티브 필러 아래의 반도체층을 식각하여 액티브 필러(108)를 형성한다. 계속하여, 베리어막 및 매립 배선막을 식각하여 베리어 패턴(106) 및 매립 배선(104)을 형성한다. 상기 매립 배선(104)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제1 불순물 영역(114)과 전기적으로 연결되며 비트 라인의 기능을 한다.
도 15를 참조하면, 상기 액티브 필러(108) 측벽의 스페이서(112)를 제거한다. 상기 액티브 필러(108)를 덮는 층간 절연막을 형성하고, 상기 층간 절연막의 상부를 일부 제거하여 제1 층간 절연막(116)을 형성한다. 상기 제1 층간 절연막(116)은 제1 불순물 영역(114)이 형성된 액티브 필러(108)를 덮는다. 또한, 상기 제1 불순물 영역(114) 위부분의 액티브 필러(108)의 측벽은 노출된다.
상기 제1 층간 절연막(116)에 의해 노출된 액티브 필러(108)의 측벽 상에 게이트 절연막(118)을 형성한다.
상기 제1 층간 절연막(116) 상에 액티브 필러(108)를 덮는 도전막(도시되지 않음)을 형성한다. 상기 도전막 상에 마스크 패턴(도시안함)을 형성한 후, 상기 도전막을 부분적으로 식각함으로써 제1 층간 절연막(116) 상에 게이트 전극(120)을 형성한다. 상기 게이트 전극(120)은 상기 제1 방향과는 수직한 제2 방향을 따라 연장되는 라인 형상을 갖는다. 상기 게이트 전극(120)은 액티브 필러(108)의 상부 측벽을 감싸도록 형성될 수 있다. 또한, 상기 게이트 전극(120)은 액티브 필러(108)의 상부면보다 낮은 높이로 형성될 수 있다.
도 16을 참조하면, 상기 액티브 필러(108) 상에 형성된 하드 마스크 패턴(110)을 제거하여 상기 액티브 필러(108)의 상부면을 노출시킨다. 상기 노출된 액티브 필러(108)의 상부 표면에 불순물들을 주입하여 제2 불순물 영역(122)을 형성한다. 이로써, 상기 액티브 필러(108)에는 게이트 절연막(118), 게이트 전극(120), 제1 및 제2 불순물 영역(114, 122)을 포함하는 수직 필러 트랜지스터가 형성된다.
상기 수직 필러 트랜지스터를 덮는 제2 층간 절연막(124)을 형성한다. 또한, 상기 제2 층간 절연막(124)을 관통하여 상기 액티브 필러(108)의 상부면과 접촉하는 콘택 플러그(126)를 형성한다. 상기 콘택 플러그(126)는 금속 또는 금속 산화물을 포함할 수 있다. 예를들어, 상기 콘택 플러그(126)는 티타늄/티타늄 질화물과 같은 베리어 금속막(126a) 상에 루테늄(126b)을 증착시켜 형성할 수 있다. 이와는 달리, 상기 콘택 플러그(126)는 티타늄/티타늄 질화물과 같은 베리어 금속막(126a) 상에 루테늄 산화물(126b)을 증착시켜 형성할 수 있다.
도 17을 참조하면, 상기 콘택 플러그(126) 상부면에는 하부 전극(128), 유전막(130) 및 상부 전극(132)을 포함하는 커패시터를 형성한다. 상기 커패시터를 형성하는 공정은 도 9 내지 도 12에서 설명한 것과 동일하다. 상기 공정을 통해, 루틸 결정 구조의 루테늄 산화물의 하부 전극(128)과, 루틸 결정 구조의 TiO2의 유전막(130) 및 도전 물질로 이루어진 상부 전극(132)을 포함하는 커패시터를 형성할 수 있다.
비교 실험
커패시터의 상, 하부 전극의 종류에 따른 전기적 특성을 비교하였다.
Figure pat00001
샘플 1에 따른 커패시터의 하부 전극 및 상부 전극은 화학기상증착법으로 형성된 루테늄 산화물이 사용되었다. 상기 화학기상증착법에 의해 형성된 루테늄 산화물은 루틸 구조를 갖는다. 또한, 유전막은 알루미늄 도핑된 티타늄 산화물로 사용되었다. 상기 유전막은 상기 하부 전극의 결정 구조를 따라 루틸 결정 구조를 갖는다.
샘플 2에 따른 커패시터의 하부 전극은 화학기상증착법으로 형성된 루테늄 산화물이 사용되었다. 상기 화학기상증착법에 의해 형성된 루테늄 산화물은 루틸 구조를 갖는다. 유전막은 알루미늄 도핑된 티타늄 산화물로 사용되었다. 상기 유전막은 상기 하부 전극의 결정 구조를 따라 루틸 결정 구조를 갖는다. 상부 전극은 원자층 적층법으로 형성된 루테늄으로 사용되었다.
비교 샘플 1에 따른 커패시터의 하부 전극은 원자층 적층법으로 형성된 루테늄이 사용되었다. 상기 원자층 적층법으로 형성된 루테늄은 아나타제 구조를 갖는다. 유전막은 알루미늄 도핑된 티타늄 산화물로 사용되었다. 상부 전극은 화학기상증착법으로 형성된 루테늄 산화물이 사용되었다.
비교 샘플 2에 따른 커패시터의 하부 전극 및 상부 전극은 원자층 적층법으로 형성된 루테늄이 사용되었다. 상기 원자층 적층법으로 형성된 루테늄은 아나타제 구조를 갖는다. 유전막은 알루미늄 도핑된 티타늄 산화물로 사용되었다. 상기 유전막은 비정질 또는 아나타제 구조를 갖는다.
비교 샘플 3에 따른 커패시터의 하부 전극은 원자층 적층법으로 형성된 루테늄이 사용되었다. 상기 원자층 적층법으로 형성된 루테늄은 아나타제 구조를 갖는다. 유전막은 알루미늄 도핑된 티타늄 산화물로 사용되었다. 상부 전극은 물리기상증착법으로 형성된 루테늄이 사용되었다. 상기 유전막은 비정질 또는 아나타제 구조를 갖는다.
도 18은 각 샘플 및 비교 샘플에서 유전막의 등가 산화막 두께 및 항복 전압 특성을 나타낸다.
도 18을 참조하면, 샘플 1 및 2의 유전막의 등가 산화막은 비교 샘플 1 내지 3의 유전막의 등가 산화막보다 더 얇은 것을 알 수 있었다. 즉, 상기 샘플 1 및 2의 유전막의 유전율은 상기 비교 샘플 1 내지 3의 유전막의 유전율보다 높음을 알 수 있었다. 이와같이, 동일한 유전막을 사용하더라도, 상, 하부에 형성되는 전극 물질 및 전극 물질의 증착 방법에 따라 유전막의 유전율이 달라짐을 알 수 있었다. 특히, 상기 유전막의 유전율은 하부 전극 물질 및 전극 물질의 증착 방법에 매우 지배적이게 변화함을 알 수 있었다. 샘플 1 및 2의 커패시터와 같이, 화학기상증착법으로 루테늄 산화물을 하부 전극으로 형성함으로써 고유전율을 갖는 유전막을 형성할 수 있다.
다시, 도 18을 참조하면, 샘플 1 및 2의 커패시터는 비교 샘플 1 내지 3의 커패시터에 비해 높은 항복 전압을 가짐을 알 수 있었다. 즉, 상기 샘플 1 및 2의 커패시터는 누설 전류 특성이 우수함을 알 수 있었다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 19는 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 디램 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 20은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조의 디램 소자를 포함한다. 상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 21은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
상기 설명한 것과 같이, 본 발명의 커패시터는 고유전율을 갖는 유전막을 갖고, 누설 전류가 낮다. 또한, 상기 커패시터를 포함하는 디램 소자는 높은 축적 용량을 갖고 고집적화된 디램 소자를 제공할 수 있다.
10, 50, 100 : 반도체 기판 12 : 몰드막 패턴
14, 86 : 루테늄 산화막 16, 88, 128 : 하부 전극
18, 90, 130 : TiO2 유전막 20, 92, 132 : 상부 전극
56 : 게이트 산화막 58 : 게이트 전극
64a : 제1 불순물 영역 64b : 제2 불순물 영역
66 : 제1 층간 절연막 68 : 제1 콘택 패드
70 : 제2 콘택 패드 72 : 제2 층간 절연막
74 : 비트 라인 콘택 76 : 비트 라인
78 : 제3 층간 절연막 80a : 베리어 금속막
80b : 금속 산화물 80 : 스토리지 노드 콘택
82 : 식각 저지막 84 : 몰드막
94 : 플레이트 전극 102 : 절연층
104 : 매립 배선 106 : 베리어 패턴
110 : 하드 마스크 패턴 112 : 스페이서
114 : 제1 불순물 영역 116 : 제1 층간 절연막
118 : 게이트 절연막 120 : 게이트 전극
122 : 제2 불순물 영역 124 : 제2 층간 절연막
126a : 베리어 금속막 126b : 금속 산화물
126 : 콘택 플러그

Claims (28)

  1. 기판 상에, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극;
    상기 하부 전극의 표면 상에, 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막; 및
    상기 유전막 상에 형성되고 금속을 포함하는 물질로 이루어진 상부 전극을 포함하는 반도체 소자의 커패시터.
  2. 제1항에 있어서, 상기 하부 전극의 금속 산화물은 루테늄 산화물(RuO2)을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제1항에 있어서, 상기 하부 전극은 필러 형상을 갖는 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제1항에 있어서, 상기 하부 전극은 30 내지 500Å의 직경을 갖는 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제1항에 있어서, 상기 누설 전류 억제용 불순물은 알루미늄, 실리콘,하프늄 및 지르코늄으로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 제1항에 있어서, 상기 누설 전류 억제용 불순물은 0.1 내지 20 원자％의 도핑 농도인 것을 특징으로 하는 반도체 소자의 커패시터.
  7. 제1항에 있어서, 상기 누설 전류 억제용 불순물은 상기 티타늄 산화물 유전막 내에서 대칭 또는 비대칭으로 도핑된 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제1항에 있어서, 상기 누설 전류 억제용 불순물이 도핑된 티타늄 산화물 유전막은 물리적 두께 40Å이상에서 유전율이 50보다 높은 것을 특징으로 하는 반도체 소자의 커패시터.
  9. 제1항에 있어서, 상기 상부 전극은 루틸 결정 구조를 갖는 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  10. 제9항에 있어서, 상기 상부 전극은 루틸 결정 구조를 갖는 루테늄 산화물로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터.
  11. 기판 상에, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물을 증착하여 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면 상에, 상기 하부 전극과 동일한 루틸 결정 구조를 갖고 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속을 포함하는 물질을 증착하여 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법.
  12. 제11항에 있어서, 상기 하부 전극은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 루테늄 산화물을 증착시켜 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  13. 제12항에 있어서, 상기 하부 전극은 200 내지 400℃의 온도로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  14. 제11항에 있어서, 상기 하부 전극을 형성하는 단계는,
    개구부를 포함하는 몰드막 패턴을 형성하는 단계;
    상기 개구부 내부를 완전히 채우도록 금속 산화물을 증착하는 단계;
    상기 개구부 내부에만 금속 산화물이 남도록 상기 금속 산화물을 연마하여 필러 형상의 하부 전극을 형성하는 단계; 및
    상기 몰드막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  15. 제11항에 있어서, 상기 티타늄 산화물 유전막은 하부의 금속 산화물의 결정 구조와 동일한 결정 구조로 성장하도록 화학기상 증착법 또는 원자층 적층법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  16. 제11항에 있어서, 상기 누설 전류 억제용 불순물은 알루미늄, 실리콘,하프늄 및 지르코늄으로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  17. 제11항에 있어서, 상기 누설 전류 억제용 불순물은 0.1 내지 20 원자 ％로 도핑하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  18. 제11항에 있어서, 상기 누설 전류 억제용 불순물은 상기 유전막 증착 시에 인시튜로 도핑하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  19. 제11항에 있어서, 상기 상부 전극은 루틸 결정 구조를 갖는 루테늄 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  20. 제11항에 있어서, 상기 하부 전극을 형성한 후, 산소 분위기에서 300 내지 600도의 온도로 후 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  21. 제11항에 있어서, 상기 유전막을 형성한 후, 산소 분위기에서 300 내지 600도의 온도로 후 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  22. 제11항에 있어서, 상기 상부 전극을 형성한 후, 산소 분위기에서 300 내지 600도의 온도로 후 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  23. 기판 상에 형성된 선택 트랜지스터;
    상기 선택 트랜지스터의 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물;
    상기 선택 트랜지스터의 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그; 및
    상기 콘택 플러그와 접촉하고, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극과, 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막 및 금속을 포함하는 물질로 이루어진 상부 전극을 포함하는 커패시터를 포함하는 디램 소자.
  24. 제23항에 있어서, 상기 커패시터 하부 전극의 금속 산화물은 루테늄 산화물(RuO2)을 포함하는 것을 특징으로 하는 디램 소자.
  25. 제23항에 있어서, 상기 콘택 플러그는 금속 또는 도전성을 갖는 금속 산화물을 포함하는 것을 특징으로 하는 디램 소자.
  26. 기판 상에 선택 트랜지스터를 형성하는 단계;
    상기 선택 트랜지스터의 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물을 형성하는 단계;
    상기 선택 트랜지스터의 제2 불순물 영역과 전기적으로 연결되는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그와 접촉하고, 도전성을 가지면서 루틸 결정 구조를 갖는 금속 산화물로 이루어진 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 루틸 결정 구조를 갖고, 누설 전류 억제용 불순물이 도핑된 티타늄 산화물(TiO2) 유전막을 형성하는 단계; 및
    상기 유전막 상에 금속을 포함하는 물질로 이루어진 상부 전극을 형성하는 단계를 포함하는 디램 소자의 제조 방법.
  27. 제26항에 있어서, 상기 하부 전극은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 루테늄 산화물을 증착시켜 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
  28. 제26항에 있어서, 상기 티타늄 산화물 유전막은 하부의 금속 산화물의 결정 구조와 동일한 결정 구조로 성장하도록 화학기상 증착법 또는 원자층 적층법으로 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
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