KR20000023169A - 핀-스택 원리에 따라 고-ε-유전체 또는 강유전체를포함하는 커패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 고-ε-유전 또는 강유전 커패시터 유전체(9)를 포함하는 커패시터에 관한 것이다. 유전체의 귀금속 함유 메모리 전극은 다수의 층(61)을 포함하며, 상기 층들은 지지 구조물(7)을 통해 서로 그리고 경우에 따라 캐리어에 접속된다. 지지 구조물은 층의 하나 또는 다수의 외부 플랭크에 배치될 수 있거나, 또는 내부에서 층들을 통해 연장될 수 있다. 제조는 예컨대 교대로 낮은 에칭률 및 높은 에칭률을 가진 층 시퀀스(경우에 따라 하부 영역에 에칭 스톱층을 가진)의 디포지션, 층 구조물의 에칭, 지지 구조물의 형성, 및 높은 에칭률을 가진 층의 선택적 제거에 의해 이루어질 수 있다.
Description
본 발명은 귀금속 함유 제 1 전극을 포함하며, 커패시터 유전체로는 고-ε-유전체 또는 강유전체가 사용되는, 집적 회로내의 커패시터에 관한 것이다.
다수의 집적 반도체 회로에, 예컨대 DRAM-회로 또는 A/D 변환기에 커패시터가 필요하다. 이 경우, 집적 밀도를 높이는 것이 주된 목표이다. 즉, 최소의 면적으로 가능한 많은 용량 또는 요구에 충분한 용량이 구현되어야 한다. 이러한 문제점은 특히 각각의 메모리 셀이 하나의 메모리 커패시터 및 하나의 선택 트랜지스터를 포함하는 DRAM-회로에서 나타나며, 메모리 셀에 사용될 수 있는 면적은 계속 감소된다. 동시에, 전하의 확실한 저장 및 판독될 정보의 분류 가능성을 위해 메모리 커패시터의 일정한 최소 용량이 주어져어야 한다. 이러한 최소 용량은 최근에 약 25 fF이다.
커패시터의 공간을 줄이기 위해, 높은 유전율을 갖는 상유전체(paraelectric)(고-ε-유전체)가 커패시터 유전체로 사용될 수 있다. 메모리 장치에서는 이러한 커패시터가 바람직하게 소위 "스택(stacked)"-커패시터(셀의 커패시터가 해당 선택 트랜지스터 위에 배치됨)로 사용된다. 커패시터 유전체로서 상유전 재료를 사용하는 메모리 셀은 공급 전압의 선택시 그 전하 및 저장된 정보를 잃어버린다. 또한, 이러한 셀은 잔류 누설 전류 때문에 계속 새로 기록되어야 한다(Refresh-Time). 이와는 달리, 커패시터 유전체로서 강유전 재료를 사용하면, 강유전체의 상이한 분극 방향으로 인해 공급 전압의 선택시 정보를 잃어버리지 않기 때문에 계속 새로 기록될 필요가 없는 비휘발성 메모리(FRAM)의 구성이 가능해진다. 셀의 잔류 누설 전류는 저장된 신호에 영향을 주지 않는다.
다양한 고-ε-유전체 및 강유전체, 예컨대 바륨-스트론튬-티탄산염(BST), 스트론튬-티탄산염(ST) 또는 납-지르코늄-티탄산염(BZT), 그리고 강유전 및 상유전 중합체 등이 공지되어 있다.
이러한 재료들이 소정 전기적 특성을 가진다 할 지라도, 실제로 상기 재료들의 의미는 아직 제한적이다. 그 이유는 상기 재료들이 아무 문제 없이 반도체 장치에 사용될 수 없기 때문이다. 상기 재료는 산소 함유 분위기에서 높은 온도를 필요로 하는 스퍼터-온-공정(Sputter-on-process) 또는 데포지션 공정에 의해 제조된다. 그 결과, 반도체 기술에서 전극 재료로 사용되는 도전 재료(예를 들어 폴리 실리콘, 알루미늄 또는 텅스텐)는 부적합하다. 왜냐 하면, 상기 재료들은 상기 조건 하에서 산화되기 때문이다. 따라서, 적어도 제 1 전극은 통상적으로 백금 또는 루테늄과 같은 귀금속 함유 재료로 제조된다. 그러나, 이러한 새로운 전극 재료들은 반도체 기술에 있어서 비교적 알려지지 않은 재료이다. 상기 재료들은 제공이 어려우며 작은 층두께에서만 만족스럽게 구조화될 수 있다. 또한, 상기 재료들은 산소 투과성이기 때문에, 커패시터 유전체의 제조 동안 하부에 놓인 구조물이 산화되고 제 1 전극과 선택 트랜지스터 사이의 충분한 접촉이 보장되지 않는다. 따라서, 산소 확산을 억제하는 배리어가 커패시터 유전체 하부에 배치되어야 한다.
DE 196 40 448호에는 상기 방식의 메모리 셀이 공지되어 있다. 여기서, 배리어는 제 1 전극과 선택 트랜지스터에 대한 단자 구조물 사이에서 질화물화에 의해 완전 평면으로 형성된다. DE-OS 196 40 244호에는 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 커패시터가 공지되어 있으며, 이 경우 제 1 전극은 전극 코어 및 상기 전극 코어에 비해 얇은 귀금속 함유층으로 이루어지고, 전극 코어는 단자 구조물 재료 또는 산화 배리어 재료로 이루어진다. 이것은 얇은 귀금속 함유층만이 구조화되면 된다는 장점을 갖는다. 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 모든 커패시터는 제 1 전극이 평면 배치된다는 공통점을 갖는다.
US 5 581 436호에는 전술한 방식의 커패시터의 제 1 전극으로서 얇은 백금층이 전극 코어의 표면상에 제공된다. 경우에 따라서, 상기 고-ε-유전체는 노출된 구조물로서 제 1 전극 및 제 2 전극의 형성 전에 제조될 수 있다. 즉, 전극이 유전체의 측벽에 형성된다.
본 발명의 목적은 보다 작은 공간을 필요로 하는, 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 커패시터 및 통상의 제조 공정과 호환되는, 상기 커패시터의 제조 방법을 제공하는 것이다.
도 1 내지 4는 DRAM-메모리 셀에 의해 본 발명에 따른 방법의 제 1 실시예를 설명하기 위한, 기판의 횡단면도.
도 5 및 6은 제 2 실시예.
도 7 내지 12는 제 3 실시예.
도 13 및 14는 제 4 실시예.
도 15 내지 19는 제 5 실시예.
도 20 내지 24는 제 6 실시예.
*도면의 주요 부분에 대한 부호의 설명*
1, 2: 캐리어 3: 콘택
4: 확산 배리어 5: 에칭 스톱 층
7: 지지 구조물 8: 개구
9: 커패시터 유전체
상기 목적은 청구항 제 1항의 특징을 갖는 커패시터 및 청구항 제 7항 또는 13항의 특징을 갖는 제조 방법에 의해 달성된다.
본 발명에서 제 1 전극은 서로 이격된 적어도 2개의 층을 포함하며, 상기 층은 캐리어 표면에 대해 평행하게 놓이고 지지 구조물을 통해 서로 접속된다. 그 결과, 용량성 표면이 부하을 받는 캐리어 표면 보다 현저히 커진다.
제 1 전극의 구조는 도핑된 폴리 실리콘으로 이루어진 소위 "핀-스택-커패시터(Fin-Stack-Capacitor)"의 형태에 상응한다. 이러한 핀-스택-커패시터는 예컨대 EP 415 530 B1, EP 779 656 A2, EP 756 326 A1 및 미공개 독일 특허 출원 198 21 910.5, 198 21 776.5 및 198 21 777.3에 공지되어 있다. 예컨대 하기 기본 형태가 있다:
A) 층의 하나 또는 2개의 측면에서 외부에 놓인 지지 구조물
B) 3개의 측면에서 외부에 놓인 지지 구조물
C) 총 4개의 측면에서 외부에 놓인 지지 구조물
D) 층을 통해 내부에 놓인 지지 구조물.
제 1 전극에 대한 재료로는 특히 백금, 산화루테늄, 및 고-ε-커패시터 또는 강유전 커패시터에 사용하기 위해 공지된 다른 귀금속 함유 재료가 적합하다. 제 2 전극은 바람직하게는 제 1 전극과 동일한 재료로 이루어지지만, 예컨대 W 또는 TiN과 같은 다른 적합한 재료, 다른 금속 또는 도핑된 폴리실리콘으로 형성될 수도 있다. 커패시터의 제 2 전극은 고-ε-유전체 또는 강유전체에 의해 제 1 전극으로 부터 분리된다.
캐리어는 제 1 전극에 대한 단자를 포함한다. 나머지 캐리어 표면은 절연층에 의해 커버된다. 귀금속 함유 제 1 전극(즉, 최하층 또는 지지 구조물)이 캐리어 표면의 일부를 커버하고 상기 단자를 커버하므로, 전기 접촉이 보장된다.
바람직하게는 커패시터가 DRAM-셀에 사용된다. 이 경우, 캐리어는 관련 MOS-선택 트랜지스터를 포함한다. 트랜지스터의 S/D 영역은 전술한 단자를 통해 제 1 전극에 접속된다. 단자는 바람직하게는 그 상부 영역에 도전 산소 배리어를 포함하고(예컨대, 질화티탄), 나머지는 예컨대 티탄, 폴리실리콘, 텅스텐 등으로 이루어진다.
제 1 전극을 제조하기 위해, 제 1 귀금속 함유 재료 층과 제 2 재료 층을 교대로 포함하는 층 시퀀스가 절연층 및 그 안에 매립된 단자를 포함할 수 있는 캐리어상에 형성된다. 제 2 재료는 제 1 재료에 대해 선택적으로 에칭될 수 있다. 제 2 재료로는 바람직하게는 금속, 예컨대 Al 또는 Ti가 사용된다.
외부에 놓인 지지 구조물을 가진 실시예에서, 층 시퀀스가 캐리어까지 구조화됨으로써, 플랭크를 가진 층 구조물이 형성된다. 지지 구조물이 적어도 하나의 플랭크에 형성되며, 이것을 위해 특히 비등방성 경사 증착 또는 일치하는 디포지션 및 후속하는 스페이서를 형성하기 위한 비등방성 에칭이 사용될 수 있다. 후술한 방법에서는 층의 표면을 노출시키고 선택적 에칭에 의해 제 2 재료로 이루어진 층을 제거하기 위해, 개구가 층 구조물내에 에칭된다.
개구가 층 구조물의 가장자리에 놓임으로써, 지지 구조물을 형성하는 층(또는 스페이서) 및 경우에 따라 층 구조물의 가장자리 영역이 제거될 수 있다.
개구는 다른 한편으로는 층 구조물의 내부에, 특히 중심에 완전히 형성될 수 있다. 이로 인해, 지지 구조물이 지지 프레임의 외부에 놓인 모든 플랭크에 배치되기 때문에, 제 2 재료의 에칭시 매우 높은 안정성이 보장된다. 따라서, 제 2 재료로 이루어진 층이 매우 얇아질 수 있다. 즉 20 - 30 nm일 수 있다.
개구는 층 구조물내에 또는 층 구조물을 통해 놓이므로, 층 구조물을 2개의 부분 영역으로 분리한다. 각각의 부분 영역은 커패시터의 제 1 전극으로 사용된다. 달리 표현하면, 층 구조물이 처음에는 2개의 인접한 커패시터의 측면 크기를 갖도록 형성된 다음, 개구의 형성시 2개의 전극으로 분리된다. 각각의 전극이 3개의 플랭크(외부면)에 지지 구조물을 갖기 때문에, 양호한 기계적 안정성이 보장된다.
본 발명의 다른 실시예에서, 지지 구조물은 전극의 내부에 형성된다. 이것을 위해 제 1 실시예에서와 같이 층 시퀀스가 캐리어상에 형성된다. 층 시퀀스내에 개구가 형성되고 바람직하게는 제 1 재료로 채워짐으로써, 개구내에 지지 구조물이 형성된다. 그리고 나서, 층 시퀀스가 형성될 전극의 크기에 상응하게 비등방성 에칭됨으로써, 하나의 층 구조물이 형성된다. 외부 플랭크에서 제 1 재료 및 제 2 재료로 이루어진 층이 노출된다. 제 1 재료 및 지지 구조물에 대한 선택적 에칭에 의해, 제 2 재료로 이루어진 층이 제거된다. 이 경우, 등방성 성분에 의한 에칭 공정이 사용된다. 남아있는 제 1 재료층 및 이것을 전기적으로 연결시키는 지지 구조물은 제 1 전극을 형성한다.
제 1 전극을 형성한 후, 모든 실시예에서 고-ε-유전체 또는 강유전체가 제 1 전극상에 제공된다. 그리고 나서, 백플레이트 전극이 형성되고, 층들 사이의 공동부가 채워진다.
층 시퀀스의 최하층 또는 하부에서 2번째 층으로서 에칭 스톱 층이 제공될 수 있다. 상기 에칭 스톱 층은 제 2 재료로 이루어진 층의 선택적 등방성 에칭 전에, 동시에 또는 후에 제거된다. 에칭 스톱 층에 인접한 층 시퀀스의 층 또는 층들은 바람직하게는 제 1 재료로 이루어진 층이다. 층 구조물을 형성하기 위한 에칭은 개구의 형성시와 마찬가지로 2개 또는 3개의 에칭 단계로 이루어지며, 제 1 에칭 단계는 에칭 스톱 층에 대해 선택적이다. 경우에 따라 캐리어에 존재하는 콘택 홀 또는 배리어 또는 캐리어 표면 자체는 상기 방법에 의해 매우 양호하게 보호된다. 이 경우, 에칭 스톱 층의 사용이 바람직한지의 여부는 제 1 및 제 2 재료, 배리어 및 캐리어 표면의 선택에 달려있다.
층 시퀀스(Pt, Al)의 제조는 예컨대 스퍼터링 또는 CVD-방법에 의해 이루어질 수 있다. Pt 및 Al로 이루어진 층 시퀀스의 비등방성 에칭 방법으로는 Cl2, Ar, SiCl4또는 PCl3에 의한 RIE가 사용될 수 있다. Al의 선택적 등방성 에칭은 H3PO4/HNO3/H2O 또는 HCl에 의해 이루어진다. 에칭률 비는 적어도 1 : 100이다. Ti는 NH4OH/H2O2에 의해 귀금속 함유 층에 대해 선택적으로 그리고 등방성으로 에칭될 수 있다. 산화실리콘으로 이루어진 캐리어 표면에 대한 선택성은 ≥ 1 : 100 이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1: 기판(1)상에 절연층(2)이 제공된다. 기판(1)은 예컨대 워드 라인 및 비트 라인을 가진 선택 트랜지터를 포함하는 실리콘 기판이다(참고: 도 4). 절연층은 예컨대 산화실리콘으로 형성되고 평탄화된다. 절연층(2)내에 콘택 홀(3)이 개방되고 도전성 물질, 예컨대 도핑된 폴리실리콘, 텅스텐, 탄탈, 티탄, 질화티탄 또는 텅스텐 규화물로 채워진다. 콘택 홀(3)은 기판(1)에서 선택 트랜지스터의 소오스/드레인 영역에 이르도록 배치된다. 바람직하게는 콘택 홀(3)의 상부 부분에 산소 확산을 억제하는 배리어(4)가 배치된다. 상기 배리어의 제조 방법은 예컨대 독일 196 40 246호, 독일 196 40 448호에 공지되어 있다. 상기 캐리어의 표면상에는 귀금속 함유 제 1 재료로 이루어진 층(61) 및 제 2 재료로 이루어진 층(62)을 교대료 포함하는 층 시퀀스가 제공된다. 예컨대 제 1 재료는 백금으로 이루어지고, 제 2 재료는 알루미늄으로 이루어진다. 상기 층들은 타겟만이 교체되고 스퍼터링 공정의 파라메터가 매칭되는 방식으로 스퍼터링 장치내에서 직접 차례로 제공될 수 있다. 이 실시예에서 제 2 재료는 제 1 재료 및 캐리어 표면(2)에 대해 선택적으로 에칭될 수 있지만, 배리어 재료에 대해서는 선택적으로 에칭될 수 없다. 이 실시예에서 캐리어 표면상에 직접 제 1 재료로 이루어진 층이 제공된다. 층 시퀀스의 최상층은 제 1 재료로 이루어진다.
도 2: 그 다음에, 마스크를 이용한 비등방성 에칭에 의해 층 시퀀스로부터 층 구조물(6)이 형성된다. 층 구조물(6)의 측면 크기는 제조될 커패시터 층과 적어도 한 측면에서 규정된 크기(V)의 합에 상응한다. 이것에 수직인 측면 방향에서, 층 구조물의 폭은 바람직하게는 커패시터 층의 폭에 상응한다. 층 구조물 옆의 절연층(2)의 표면은 노출된다. 에칭 공정을 위해 Cl2, Ar, SiCl4또는 PCl3가 사용될 수 있다. 그 경우, 층(7)이 바람직하게는 제 1 재료로 일치하게 디포짓된다. 층 두께는 10 - 100nm의 범위에 놓인다. 적합한 증착 방법은 예컨대 CVD이다.
도 3: 비등방성 에칭 백에 의해 제 1 재료로 디포짓된 층으로부터 층 구조물(6)의 측벽에 스페이서(7)가 형성된다. 비등방성 에칭은 스퍼터링 에칭에 의해 이루어질 수 있다. 그리고 나서, 스페이서(7)를 가진 층 구조물이 포토리소그래픽으로 형성된 마스크를 사용해서 비등방성 에칭에 의해, 한 측면에서 스페이서(7) 및 층 구조물(6)의 일부, 즉 이전에 정해진 크기(V)가 제거되도록 구조화된다. 상기 측면에서 층 구조물은 백금층(61) 및 알루미늄층(62)의 표면이 노출되는 플랭크를 갖는다. 달리 표현하면, 구조물의 측면에 놓인 개구가 층 구조물내에 에칭된다. 남아있는 스페이서(7)는 지지 구조물이다.
도 4: 제 2 재료로 이루어진 층(62)은 제 1 재료로 이루어진 층, 지지 구조물(7) 및 캐리어 표면(2)을 침식시키지 않는 등방성 성분을 사용한 에칭 공정에 의해 제거된다. 배리어(4)는 제 1 재료로 이루어진 최하층에 의해 보호된다. 이로 인해, 서로 이격된 층(61) 및 지지 구조물(7)로 이루어진 제 1 전극이 형성된다. 지지 구조물(7)은 층(61)을 기계적으로 그리고 전기적으로 서로 그리고 캐리어 표면에 접속시킨다. 단자(3), (4)에 대한 접촉은 커패시터의 최하층을 통해 이루어진다. 그 경우, 고-ε-유전체 또는 강유전체로 이루어진 커패시터 유전체(9)가 공지된 방법으로 제공된다. 여기서 사용된 고온 공정은 하부에 놓인 구조물의 산화를 일으키지 않는데, 그 이유는 산소 확산이 배리어(4)에 의해 방지되기 때문이다. 끝으로, 백플레이트 전극(10)을 형성하기 위한 도전층이 제공된다.
도 4에는 DRAM-회로에 커패시터를 사용할 때 존재하는, 캐리어에 구현된 구조물이 도시된다. 제 1 전극(61), (7)은 메모리 커패시터용 소위 메모리 노드를 형성한다. 제 1 전극은 그 아래 배치된, 확산 배리어(4)를 가진 콘택(3)을 통해 선택 트랜지스터의 소오스/드레인 영역(11)에 접속된다. 선택 트랜지스터의 다른 소오스/드레인 영역(12)은 비트 라인 콘택(14)을 통해 매립된 비트 라인(15)에 접속된다. 바람직하게는 2개의 인접한 메모리 셀이 하나의 공통 비트 라인 콘택을 갖는다. 매립 비트 라인(15) 및 비트 라인 콘택(14)은 절연층(2)에 의해 둘러싸인다. 선택 트랜지스터의 소오스/드레인 영역(11) 및 (12) 사이에는 채널 영역(16), 게이트 유전체(도시되지 않음), 및 워드 라인(17)으로 작용하는 게이트 전극이 배치된다. 워드 라인(17) 및 비트 라인 콘택(14)은 각각 도핑된 폴리실리콘으로 형성된다. 비트 라인(15)은 도핑된 폴리실리콘, 텅스텐 규화물 또는 텅스텐으로 형성된다. 비트 라인(15) 반대편에 놓인 소오스/드레인 영역(11)의 측면상에 절연 구조물, 예컨대 절연 물질로 채워진 평평한 트렌치(18)가 인접한 선택 트랜지스터 쌍 사이의 절연을 위해 제공된다.
하기 실시예는 도 1에 도시된 구조물을 기초로 한다.
도 5: (제 2 실시예) 제 2 방법은 층 구조물(6)의 측벽상에 특히 제 1 재료로 이루어진 도전 층을 비등방성 경사 증착함으로써 접속부를 형성하는 것이다. 이것을 위해, 층 시퀀스(61, 62)로부터 비등방성 에칭에 의해 층 구조물(6)이 형성되고, 상기 층 구조물(6)의 측면 크기는 제조될 커패시터 층에 상응한다. 그 경우, 백금이 층 구조물의 하나 또는 2개의 외부 플랭크상에 미리 정해진 각으로 증착되고, 약 10-4Pa에서 전자빔 증발이 이루어진다. 지지 구조물(7)은 약 10-100nm의 층 두께로 형성되고, 마주 놓인 외부 플랭크에서 제 1 및 제 2 재료로 이루어진 층의 표면이 노출된다. 즉, 개구의 에칭 없이 한 측면이 개방된 층 구조물이 주어진다. 그러나, 짧은 비등방성 에칭이 완전 평면으로, 즉 포토 기술을 사용하지 않고 수행됨으로써, 수평 평면에서 얇은 Pt 층이 제거될 수 있다.
도 6: 제 2 재료로 이루어진 층(62)이 제 1 재료로 이루어진 층, 지지 구조물(7) 및 캐리어 표면(2)를 침식시키지 않는 등방성 성분에 의한 에칭 공정에 의해 제거된다. 배리어(4)는 제 1 재료로 이루어진 최하층에 의해 보호된다. 이로 인해, 서로 이격된 층(61) 및 지지 구조물(7)로 이루어진 제 1 전극이 형성된다. 지지 구조물(7)은 층(61)을 기계적으로 그리고 전기적으로 서로 그리고 캐리어 표면에 접속시킨다. 단자(3), (4)에 대한 접촉은 커패시터의 최하층을 통해 이루어진다. 고-ε-유전체 또는 강유전체(9)로 이루어진 커패시터 유전체가 공지된 방식으로 제공된다. 이때 사용되는 고온 공정은 하부에 놓인 구조물의 산화를 일으키지 않는데, 그 이유는 배리어(4)에 의해 산소 확산이 방지되기 때문이다. 끝으로, 백플레이트 전극(10)을 형성하기 위한 도전층이 제공된다. 물론, DRAM-셀에 사용시 도 4에 도시된 기판내의 구조물만이 여기에서 그리고 다른 모든 실시예에서 구현된다.
도 7: 제 3실시예에서는 층 구조물(6)의 모든 외부 플랭크에 지지 구조물이 형성된다. 또한, 기본적으로 모든 실시예에 사용될 수 있는 에칭 스톱 층의 사용이 설명된다. 도 1에서 설명된 바와 같이, Si-기판, 절연층(2), 배리어(4)를 가진 단자(3)을 포함하는 캐리어상에, 제 1 재료로 이루어진 층(61) 및 제 2 재료로 이루어진 층(62)을 교대로 포함하는 층 시퀀스가 제공된다. 캐리어 표면상에 직접 제 1 재료로 이루어진 층이 배치된다. 제 2 재료로 이루어진 최하층(5) 대신에, 에칭 스톱 층(5)이 제공될 수 있다. 즉, 하부에서 2번째 층이 제 2 재료로 이루어지는 것이 아니라, 제 1 및 제 2 재료가 선택적으로 에칭될 수 있는 재료로 이루어진다. 예컨대, 제 1 재료는 Pt로 이루어지고, 제 2 재료는 Al로 이루어지며, 에칭 스톱 층(5)은 TEOS 또는 질화물로 이루어진다. RuO/Ti-층 시퀀스도 사용된다. 층들은 스퍼터링 공정에 의해 제조될 수 있다. 이 실시예에서, 층 시퀀스의 최상층은 제 1 재료로 이루어진다.
도 8: 그 다음에, 층 시퀀스(에칭 스톱 층(5)을 포함하는)로부터 마스크를 사용한 비등방성 에칭에 의해 층 구조물(6)이 형성된다. 이 경우, 2개 또는 3개의 에칭 단계에서 에칭 스톱 층(5)이 에칭된다. 비등방성 에칭은 스퍼터링 에칭으로 수행될 수 있고, 에칭 스톱 층의 에칭을 위해 통상의 방법이 사용될 수 있다. 층 구조물(6) 옆의 절연층(2) 표면이 노출된다.
도 9: 전체 장치상에 제 1 재료로 이루어진 층(7)이 일치하게 제공된다. 따라서, 층 구조물(6)의 모든 외부 플랭크가 층(7)으로 커버된다.
도 10: 층(7)으로부터 완전 평면 비등방성 에칭에 의해 스페이서가 에칭되고, 상기 스페이서는 지지 구조물(7)을 형성한다. 포토 마스크의 사용 하에 층 구조물내에 개구(8)가 에칭된다. 상기 개구는 제 1 및 제 2 재료로 이루어진 층의 표면을 노출시킨다. 이 실시예에서 개구는 구조물의 내부에 놓인다. 먼저, 비등방성 에칭 단계에서 층 시퀀스가 에칭 스톱 층(5)까지 에칭된다.
도 11: 등방성 성분에 의한 에칭 단계에서 에칭 스톱 층(5)이 제 1 재료에 대해 선택적으로 제거된다. 제 2 재료로 이루어진 층(62)이 제 1 재료로 이루어진 층 및 지지 구조물(7)을 침식시키지 않는(경우에 따라 에칭 스톱 층(5)의 제거 전, 후 또는 동시에) 등방성 성분에 의한 에칭 공정에 의해 제거된다. 이로 인해, 제 1 귀금속 함유 전극이 완성된다. 지지 구조물(7)은 층(61)을 전극의 모든 외부면에 기계적으로 그리고 전기적으로 서로 접속시킨다. 단자(3, 4)에 대한 전기적 접촉은 단자를 확실하게 커버하는 전극의 최하층을 통해 이루어진다. 개구(8)의 형성시 최하층의 에칭 및 그에 따른 열악한 접촉의 위험은 에칭 스톱 층(5)의 사용에 의해 배제된다.
도 12: 그리고 나서, 전술한 실시예에서와 같이 커패시터가 완성된다(커패시터 유전체 및 백플레이트 전극의 형성).
도 13: 제 4 실시예에서 제 1 전극은 유럽 특허 공개 제 0779 656 A2호에 도시된 바와 같은 구조를 갖는다. 거기서 도 7 내지 14에 도시된 제조 방법이 수행된다. 단자(거기에 23으로 표시된)는 배리어를 포함하며, 층 시퀀스 및 지지 구조물의 재료 및 사용되는 에칭 공정이 본 발명에 상응하게 변동된다. 도 1을 기초로 층 시퀀스가 층 구조물(6)로 에칭된다. 층 구조물(6)은 2개의 인접한 단자(3), (3')를 커버하고 2개의 인접한 커패시터(또는 그것의 층)의 측면 크기를 갖는다. 층 구조물(6)의 플랭크에는 스페이서(7)가 지지 구조물로서 형성된다. 적합한 에칭 공정 및 디포지션 공정은 제 1 실시예에 제시된다. 절연층(2)의 표면은 층 구조물(6) 및 지지 구조물(7)의 외부에서 노출된다.
도 14: 포토리소그래픽으로 형성된 마스크를 사용해서 층 구조물(6)이 개구의 비등방성 에칭에 의해 2개의 부분 영역으로 세분된다. 부분 영역은 갭에 의해 서로 분리된다. 갭의 영역에서 절연층(2)의 표면이 노출된다. 여기서, 부분 영역은 층 시퀀스의 층의 노출된 표면을 갖는다. 남아있는 스페이서(7)는 각각의 부분 영역에 대한 지지 구조물(7)이다. 제 2 재료로 이루어진 층(62)은 제 1 재료로 이루어진 층, 지지 구조물(7) 및 캐리어 표면(2)을 침식시키지 않는 등방성 성분에 의한 에칭 공정에 의해 제거된다. 배리어(4)는 제 1 재료로 이루어진 최하층에 의해 보호된다. 이로 인해, 2개의 인접한 제 1 전극이 형성된다. 상기 전극은 서로 이격된 층(61) 및 지지 구조물(7)로 이루어지고 갭에 의해 서로 분리된다. 지지 구조물(7)은 3측면에서 각각의 커패시터의 층(61)을 기계적으로 그리고 전기적으로 서로 그리고 캐리어 표면에 접속시킨다. 단자(3, 4)에 대한 접촉은 커패시터의 최하층을 통해 이루어진다. 그 경우, 고-ε-유전체 또는 강유전체(9)로 이루어진 커패시터 유전체가 공지된 방법으로 제공된다. 이 때 사용되는 고온 공정은 하부에 놓인 구조물의 산화를 일으키지 않는데, 그 이유는 배리어(4, 4')에 의해 산소 확산이 방지되기 때문이다. 끝으로, 백플레이트 전극(10)을 형성하기 위한 도전층이 제공된다.
하기 실시예(5 및 6)에서 커패시터 층은 내부에 연장된 지지 구조물에 의해 기계적으로 그리고 전기적으로 서로 접속된다. 지금까지의 실시예에서와 동일한 도면 부호가 사용된다; 전술한 방법과의 차이점만이 상세히 설명된다.
도 15: 절연층(2)상에는 층 시퀀스의 최하층으로서 에칭 스톱 층(5)이 TEOS 또는 질화물로 약 50nm의 층 두께로 형성된다. 그 위에 놓인 층 시퀀스의 층은 최상층과 마찬가지로 제 2 재료로 이루어진 층(62)이지만, 둘다 제 1 재료로 이루어질 수도 있다.
도 16: 층 시퀀스에서 개구가 에칭 스톱 층(5)까지 에칭된다. 이것을 위해, 전술한 바와 같이 염소 함유 가스에 의한 에칭 공정이 이루어질 수 있다. 제 2 에칭 단계에서 에칭 스톱 층(5)이 C2F6/CHF3로 에칭되고 단자의 배리어층(4)이 노출된다. 에칭 단계는 배리어의 손상이 피해지도록 선택된다. 개구는 제 1 재료로 채워지고, 바람직하게는 층 시퀀스의 수평 표면상에도 제 1 재료가 디포짓된다.
도 17: 그 다음에 에칭 스톱층에 대해 선택적인 비등방성 에칭 공정에서 층 시퀀스(61), (62)가 층 구조물(6)로 구조화된다.
도 18: 층(61)의 에칭은 전술한 바와 같이 이루어진다. 에칭은 제 1 재료 및 에칭 스톱 층에 대해 선택적으로 이루어진다. Ti의 사용시 NH4OH/H2O2에 의한 웨트 에칭이 사용되며, 선택성은 에칭 스톱 층으로 Pt에 대해 적어도 1 : 100 이고 질화물에 대해 적어도 1 : 100 이다.
도 19: 특히 에칭 스톱 층상에 제 2 재료로 이루어진 층(62)이 배치되면, 에칭 스톱 층이 캐리어상에 남을 수 있다. 커패시터는 노출 표면상에 고-ε-유전체(9) 또는 강유전체의 형성 및 백플레이트 전극(10)의 형성에 의해 완성된다.
도 20: 제 6 실시예에서는 층 시퀀스의 하부에서 2번째 층으로서 에칭 스톱 층(TEOS, 질화물)의 사용이 설명된다.
최하층으로서 제 1 재료로 이루어진 층(61) 및 하부에서 2번째 층으로서 에칭 스톱 층(5)을 가진 층 시퀀스가 캐리어상에 제공되고, 그 위에 제 1 재료로 이루어진 층(61) 및 제 2 재료로 이루어진 층(62)이 교대로 제공된다.
도 21: 층 시퀀스에서 개구가 에칭 스톱 층(5)까지 에칭된다. 이것을 위해, 염소 함유 가스에 의한 RIE-공정이 사용될 수 있다. 제 2 에칭 단계에서 C2F6/CHF3에 의해 에칭 스톱 층(5)이 에칭됨으로써, 개구가 제 1 재료로 이루어진 최하층의 표면을 노출시킨다. 에칭 단계는 제 1 재료에 대해 선택적으로 수행된다. 개구는 제 1 재료로 채워지고, 바람직하게는 층 시퀀스의 수평 표면상에도 제 1 재료가 디포짓된다.
도 22: 그 다음에 비등방성 에칭 공정에서 층 시퀀스(61, 62) 및 에칭 스톱 층(5)이 층 구조물(6)로 구조화된다. 경우에 따라 그것을 위해 다수의 에칭 단계가 수행될 수 있다. 층 구조물 옆의 캐리어 표면(2)이 노출된다.
도 23: 층(61)의 에칭은 전술한 바와 같이 이루어진다. 에칭은 제 1 재료에 대해 선택적으로 이루어진다. 에칭 스톱 층에 대한 선택성은 필요치 않다. 에칭 스톱 층(5)이 마찬가지로 제거된다. TEOS 또는 질화물에 대한 적합한 등방성 에칭 공정은 당업자에게 공지되어 있다. 제 1 전극이 완성된다. 층(61)은 지지 구조물을 통해 기계적으로 그리고 전기적으로 서로 접속되고, 단자(3, 4)와의 접촉은 최하층을 통해 이루어진다. 따라서, 지지 구조물과 단자 사이의 오조절이 비임계적이다. 에칭 스톱 층을 사용하지 않으면, 최하층이 에칭되고 배리어(4)가 손상될 수 있다.
도 24: 커패시터가 노출된 표면상에 고-ε-유전체(9) 또는 강유전체의 형성 및 백플레이트 전극(10)의 형성에 의해 완성된다.
본 발명에 의해 고-ε-유전 또는 강유전 커패시터 유전체를 갖는 커패시터가 보다 작은 공간을 필요로 하며, 통상적인 제조 공정과 호환되는, 상기 커패시터의 제조 방법이 제공된다.
Claims (15)
- - 귀금속 함유 제 1 전극(61, 7),- 고-ε-유전 또는 강유전 재료로 이루어진 커패시터 유전체(9),- 제 2 전극(10)을 포함하는, 반도체 장치내에서 캐리어상에 배치된 커패시터에 있어서, 제 1 전극(61, 7)이 적어도 2개의 서로 이격된 층(61)을 포함하며, 상기 층은 캐리어 표면에 대해 평형하게 배치되고 지지 구조물(7)을 통해 서로 기계적으로 그리고 전기적으로 접속되는 것을 특징으로 하는 커패시터.
- 제 1항에 있어서, 층(61)이 지지 구조물(7)을 통해 캐리어(1, 2)에 전기 접속되는 것을 특징으로 하는 커패시터.
- 제 2항에 있어서, 지지 구조물(7)이 층(61)의 적어도 하나의 외부 플랭크에 배치되는 것을 특징으로 하는 커패시터.
- 제 1항 또는 2항에 있어서, 지지 구조물(7)이 층들을 통해 연장되는 것을 특징으로 하는 커패시터.
- 제 1항 내지 3항 중 어느 한 항에 있어서, 캐리어가 커패시터를 향한 그 표면에 절연층(2) 및 그 안에 배치된 콘택(3)을 가지며, 상기 콘택(3)은 확산 배리어(4)를 포함하고 제 1 전극(61, 7)에 접속되는 것을 특징으로 하는 커패시터.
- 제 5항에 있어서, 캐리어가 MOS-트랜지스터를 포함하며 콘택(3)은 트랜지스터의 S/D 영역(11)을 제 1 전극(61, 7)에 접속시키는 것을 특징으로 하는 커패시터.
- 제 1항에 따른 커패시터의 제조 방법에 있어서,- 귀금속 함유 제 1 재료로 이루어진 층(61) 및 제 2 재료로 이루어진 층(62)을 교대로 포함하는 층 시퀀스가 캐리어(1, 2)의 표면상에 형성되는 단계; 상기 제 2 재료는 제 1 재료에 대해 선택적으로 에칭될 수 있으며,- 층 시퀀스가 플랭크를 가진 층 구조물(6)로 에칭되는 단계,- 층 구조물(6)의 적어도 하나의 플랭크를 커버하고 제 1 재료로 이루어진 층을 기계적으로 그리고 전기적으로 접속시키는 지지 구조물(7)이 형성되는 단계,- 제 2 재료로 이루어진 층(62)이 제 1 재료로 이루어진 층(61) 및 지지 구조물(7)에 대해 선택적으로 제거되는 단계,- 고-ε-유전 또는 강유전 재료로 이루어진 커패시터 유전체(9)가 제 1 재료로 이루어진 층 및 지지 구조물(61, 7)의 노출된 표면상에 제공되는 단계,- 제 2 전극(10)이 커패시터 유전체상에 형성되는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제 7항에 있어서, 지지 구조물이 제 1 재료의 디포지션 및 후속하는 비등방성 에칭-백에 의해 스페이서로 형성되고, 제 1 및 제 2 재료로 이루어진 층의 표면을 노출시키는 개구(8)가 층 구조물에 에칭되는 것을 특징으로 하는 제조 방법.
- 제 8항에 있어서, 개구가 층 구조물(6)의 가장자리에 놓이는 것을 특징으로 하는 제조 방법.
- 제 8항에 있어서, 개구가 층 구조물의 내부에 놓임으로써, 지지 구조물이 층 구조물(6)의 모든 외부 플랭크에 남아있는 것을 특징으로 하는 제조 방법.
- 제 8항에 있어서, 층 구조물내에 개구의 형성시 지지 구조물을 가진 층 구조물이 갭에 의해 이격된 2개의 부분 영역으로 세분되며, 각각의 부분 영역은 커패시터의 제 1 전극인 것을 특징으로 하는 제조 방법.
- 제 7항에 있어서, 지지 구조물이 비등방성 경사 증착 공정에 의해 형성되는 것을 특징으로 하는 제조 방법.
- 제 1항에 따른 커패시터의 제조 방법에 있어서,- 귀금속 함유 제 1 재료로 이루어진 층(61) 및 제 2 재료로 이루어진 층(62)을 교대로 포함하는 층 시퀀스가 캐리어(1, 2)의 표면상에 형성되는 단계; 상기 제 2 재료는 제 1 재료에 대해 선택적으로 에칭될 수 있으며,- 층 시퀀스에 개구가 형성되는 단계,- 개구를 채우는 지지 구조물(7)이 개구내에 형성되는 단계,- 층 시퀀스가 비등방성 에칭 공정에서 내부에 놓인 지지 구조물을 가진 층 구조물(6)로 에칭되는 단계,- 제 2 재료로 이루어진 층(62)이 제 1 재료로 이루어진 층(61) 및 지지 구조물(7)에 대해 선택적으로 제거되는 단계,- 제 1 재료로 이루어진 층 및 지지 구조물(61, 7)의 노출된 표면상에 고-ε-유전 또는 강유전 재료로 이루어진 커패시터 유전체(9)가 일치하게 제공되는 단계,- 제 2 전극(10)이 커패시터 유전체(9)상에 형성되는 단계를 포함하는 것을 특징으로 하는 제조 방법.
- 제 7항 내지 13항 중 어느 한 항에 있어서,- 제 1 재료로 이루어진 층(61)이 Pt, Ir 또는 RuO로 형성되고, 제 2 재료로 이루어진 층(62)은 상기 재료에 대해 선택적으로 에칭 가능한 금속, 특히 Al 또는 Ti로 형성되는 것을 특징으로 하는 제조 방법.
- 제 7항 내지 13항 중 어느 한 항에 있어서, 캐리어(2)상에 또는 층 시퀀스의 최하층상에 에칭 스톱 층(5)이 제공되는 것을 특징으로 하는 제조 방법.
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