KR20030027184A - 반도체 장치의 캐패시터 및 그 제조방법 - Google Patents

Abstract

축적 용량이 증가되는 케패시터 및 상기 케패시터의 제조 방법이 개시되어 있다. 반도체 기판 상에 구비되는 제1 절연막과, 상기 제1 절연막의 소정 부위가 식각되어 상기 반도체 기판의 일부분을 노출시키면서 측면이 주름진 형상을 갖는 노드 콘택홀과, 상기 노드 콘택홀에 도전성 물질이 매립된 콘택 플러그와, 상기 콘택 플러그와 접촉하고, 상기 콘택 플러그 상부면에 구비되는 스토리지 노드와, 상기 스토리지 노드 상에 순차적으로 형성된 유전체층 및 플레이트 전극을 구비하는 반도체 메모리 장치의 캐패시터를 제공한다. 상기 노드 콘택홀의 측벽이 주름진 형상을 가짐에 따라 상기 콘택 플러그와 스토로지 노드로 형성되는 스토로지 전극의 유효 면적이 증가하여 상기 케패시터의 축적 용량을 증가시킬 수 있다.

Description

반도체 장치의 캐패시터 및 그 제조방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치의 케패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 DRAM 장치의 각 셀에 형성되는 케패시터 및 그 제조 방법에 관한 것이다.

근래에 컴퓨터가 급속히 보급되면서 반도체 장치들에 대한 수요도 크게 증가하고 있다. 반도체 장치들은 그 기능적인 면에 있어 높은 축적용량을 가지면서 고속 동작이 요구되어진다. 이를 위하여 메모리 장치의 집적도, 응답속도 및 신뢰성을 향상시키기 위한 공정기술들이 개발되어 왔다.

현재, 반도체 메모리 장치로서는 정보의 입력과 출력이 자유로우면서도 고용량을 갖는 DRAM 장치가 범용적으로 이용되고 있다. DRAM 장치는 일반적으로 전하의 형태로 정보 데이타를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변 회로 영역으로 구성된다. DRAM 장치의 메모리 각 셀은 하나의 트랜지스터(transistor)와 하나의 케패시터(capacitor)를 구비한다.

상기 각 셀에 구비되는 캐패시터는 집적도의 증가가 요구에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 캐패시터를 제조하는 것이 보다 중요한 문제로 부각되고 있다. 실제로, 기판 상에서 캐패시터가 차지하는 수평 면적은 증가시키지 않은 상태에서 캐패시터의 축적용량을 향상시키는 것이 과제로 되고 있다.

일반적으로, 캐패시터의 축적용량 C는

의 식으로 구해진다. 여기서, ε₀및 ε는 각기 진공 중에서의 유전율 및 캐패시터 유전막의 유전율을 의미하며, A는 캐패시터의 유효면적을 나타내고, d는 유전체막의 두께를 의미한다.

상기 식으로부터 알 수 있듯이, 축적용량을 향상시키기 위해서는 높은 유전율을 갖는 유전체막을 형성하는 방법, 캐패시터의 유효면적을 증가시키는 방법, 그리고 유전체막의 두께를 감소시키는 방법 등을 고려할 수 있다.

그러나, 유전체막의 두께를 감소시키는 방법은 현재와 같이 고집적된 메모리 장치에 적용되기에는 한계가 있다. 또한, 비록 높은 유전율을 갖는 유전체 물질과 이러한 물질을 이용하여 유전체막을 형성하는 공정들이 널리 알려져 있지만, 반도체 장치의 양산에 적합한 유전체의 채택에는 어려움이 많다.

따라서, 현재의 반도체 장치의 제조공정의 제반상황을 고려할 때, 캐패시터의 유효면적의 증가를 통하여 축적용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다. 상기 방법에 의하면, 초기의 평면 캐패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 캐패시터 구조로 변화되고 있으며, 스택형 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 예를 들면, 미합중국 특허 제5,656,536호에는 왕관 형상의 적층형 캐패시터가 제시되어 있고, 미합중국 특허 제5,716,884호 및 제5,807,782호에는 핀 형상의 적층형 캐패시터가 제시되어 있다. 이와는 달리 미합중국 특허 제5,877,052호에는 스토리지 전극의 상부에 반구형 실리콘 그레인(Hemispherical Grain; HSG)을 형성하여 캐패시터의 축적용량을 증가시키는 방법이 개시되어 있다.

그러나 종래의 방법에 의하면, 상기 캐패시터의 구조 변경을 통해 상기 케패시터의 유효 면적의 확장을 의도하고 있기 때문에 공정이 복잡해질 뿐 아니라 축적용량을 증가시키는데에도 한계가 있다. 한편, HSG를 성장시키는 방법은 스토리지전극 간의 브리지(bridge) 발생을 방지하기 위해서 스토리지 전극과 스토리지 전극 간의 간격이 충분히 확보되어야 한다. 그러나, 소자의 설계 크기가 작아짐에 따라 스토리지 전극들 간의 간격이 미세해지므로 스토리지 전극에 HSG층을 성장시키는 것에도 한계가 있다.

따라서, 본 발명의 제1 목적은 축적 용량이 증가되는 케패시터를 제공하는데 있다.

본 발명의 제2 목적은 축적 용량이 증가되는 케패시터의 제조 방법을 제공하는데 있다.

도 1은 본 발명의 일 실시예에 따른 케패시터의 단면도이다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 30 : 반도체 기판 12 : 캐패시터 노드 콘택 영역

14 : 패드 전극 16, 38: 제1 절연막

18, 40 : 노드 콘택홀 20, 42 : 콘택 플러그

22, 46 : 스토리지 노드 24 : 유전체막

26 : 플레이트 전극

상기한 제1 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 구비되는 제1 절연막과, 상기 제1 절연막의 소정 부위가 식각되어 상기 반도체 기판의 일부분을 노출시키면서 측면이 주름진 형상을 갖는 노드 콘택홀과, 상기 노드 콘택홀에 도전성 물질이 매립된 콘택 플러그와, 상기 콘택 플러그와 접촉하고, 상기 콘택 플러그 상부면에 구비되는 스토리지 노드와, 상기 스토리지 노드 상에 순차적으로 형성된 유전체층 및 플레이트 전극을 구비하는 반도체 메모리 장치의 캐패시터를 제공한다.

상기한 제2 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 식각 속도의 차이가 나는 산화막을 번갈아 적층시켜 제1 절연막을 형성하는 단계와 상기 제1 절연막의 소정 부위를 식각하여, 반도체 기판이 노출되고 측면이 주름진 형상을 갖는 노드 콘택홀을 형성하는 단계와, 상기 노드 콘택홀을 매립하는 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그와 접속하는 스토로지 노드를 형성하는 단계를 구비하여 케패시터를 제조하는 방법을 제공한다.

따라서, 상기 스토로지 노드와 접속하는 콘택 플러그의 측벽이 주름진 형상을 갖게되어 상기 콘택 플러그의 표면적이 증가된다. 이에 따라 상기 케패시터의 스토로지 전극의 유효 면적이 증가되어 케패시터의 축적 용량이 증가되는 효과가 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 케패시터의 단면도이다.

도 1을 참조하면, 소자영역이 한정된 반도체 기판(10) 상에 캐패시터 노드 콘택 영역(12)이 형성되어 있다. 그리고 상기 캐패시터 콘택 영역(12)과 전기적으로 접촉하는 패드 전극(14)이 형성되어 있다. 상기 패드 전극(14)는 상기 케패시터 콘택 영역(12)의 상부에 형성되는 콘택홀들의 종횡비(aspect ratio)를 감소시키는 역할을 한다. 상기 패드 전극(14) 및 반도체 기판(10) 상에는 제1 절연막(16)이 형성되고, 상기 제1 절연막(16)의 소정 부위에는 상기 캐패시터 노드 콘택 영역(12)을 노출시키는 노드 콘택홀(18)을 갖는다. 본 실시예에서 상기 노드 콘택홀(18)은 캐패시터 노드 콘택 영역(12)에 접촉되어 있는 패드 전극(14)을 노출시킨다. 상기 노드 콘택홀(18)의 측벽은 요부와 철부가 반복적으로 구비되는 주름진 형상을 갖고 있다. 노드 콘택홀(18)의 내부에 캐패시터 노드 콘택 영역(12)과 전기적으로 접속되는 콘택 플러그(20)가 형성되어 있다. 상기 콘택 플러그(20)와 접속하는 스토리지 노드(22)가 형성되어 있다. 도 1에서 상기 스토로지 노드(22)는 실린더형으로 형성되어 있다. 그러나 상기 스토로지 노드(22)는 스택형으로 구비할 수도 있다. 스토리지 노드(22) 및 제1 절연막(16)의 상부에 연속적으로 유전체막(24) 및 플레이트 전극(26)이 차례로 형성되어 있다.

이하, 상술한 구조를 갖는 본 발명의 캐패시터를 갖는 DRAM장치의 제조방법을 첨부된 도면을 참조하여 상세히 설명하고자 한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 의한 DRAM 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

도 2a를 참조하면, 소자 구조물들이 형성되어 있는 반도체 기판(30) 상에 층간 절연막(34)을 형성한다. 상기 소자 구조물들은 트랜지스터(도시안함) 및 패드 전극(32)등을 포함한다.

이를 구체적으로 설명하면, 열산화법(thermal oxidation)으로 소자영역의 표면에 얇은 게이트 산화막(도시하지 않음)을 성장시킨 후, 그 상부에 워드 라인으로 제공되는 트랜지스터의 게이트 전극(도시하지 않음)을 형성한다. 바람직하게는, 게이트 전극은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성된다. 상기 게이트 전극은 그 상부가 산화막이나 질화막으로 캡핑되며, 그 측벽에 산화막이나 질화막으로 이루어진 스페이서가 형성된다. 이어서, 게이트 전극을 마스크로 이용하여 불순물을 이온주입함으로써 소자영역의 표면에 트랜지스터의 소오스/드레인 영역을 형성한다. 상기 도핑 영역들 중의 하나는 캐패시터의 스토리지 전극이 접촉되어질 캐패시터 노드 콘택 영역(31)이며, 다른 하나는 비트라인이 접촉되어질 비트라인 콘택 영역(도시안함)이다. 본 실시예에서는 소오스 영역이 캐패시터 노드 콘택 영역(31)이다.

이어서, 트랜지스터 및 기판(30) 상에 산화막(도시하지 않음)을 증착하고 이를 사진식각 공정으로 식각하여 소오스/드레인 영역을 각각 노출시킨다. 결과물의 전면에 도핑된 폴리실리콘을 증착하고 이를 패터닝하여 소오스/드레인 영역에 각각 접촉하는 패드 전극(32)을 형성한다. 상기 패드 전극(32) 및 트랜지스터가 형성 되어있는 반도체 기판(30)상에 층간 절연막(34)을 형성한다. 이어서, 상기 층간 절연막(34)을 평탄화하는 공정을 수행한다.

도 2b를 참조하면, 상기 층간 절연막(34) 상에 비트 라인(36)을 형성한다.

구체적으로, 사진식각 공정을 통해 층간 절연막(34)의 소정 부위를 식각하여 비트라인 콘택 영역, 즉 드레인 영역과 접촉하고 있는 패드 전극을 노출시키는 비트라인 콘택홀(도시하지 않음)을 형성한다. 상기 비트라인 콘택홀을 채우도록 도전 물질을 증착시키고, 이를 패터닝하여 DRAM의 각 셀들에 전기적 신호를 전달하는 비트 라인(36)을 형성한다.

도 2c를 참조하면, 상기 비트 라인(36)이 형성되어 있는 상기 층간 절연막 상(34)에 식각 속도의 차이가 나는 산화막을 번갈아 적층시켜 제1 절연막(38)을 형성한다. 상기 제1 절연막(38)은 비트 라인(36)과 후속 공정에서 형성되어질 스토리지 전극을 절연시키는 역할을 한다.

상기 제1 절연막(38)은 평탄화 특성이 우수한 BPSG(borophosphosilicate glass)막를 증착하여 형성할 수 있다. 상기 BPSG막은 붕소(boron)과 인(phosphorus) 도펀트가 포함되는 산화 실리콘막이다. 상기 BPSG막을 형성할 때 붕소 소오스의 공급을 감소시키면, 상기 형성되는 막의 식각 속도가 느려진다. 이러한 점을 이용하여, 상기 붕소 소오스가 되는 가스의 공급을 조절하여 식각 속도가 다른 2가지 이상의 BPSG막을 번갈아 적층시켜 제1 절연막(38)을 형성할 수 있다. 이어서 상기 제1 절연막(38)을 에치백 공정 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 평탄화시킨다.

하기의 표 1은 식각 속도의 차이가 나는 막이 번갈아 적층되는 제1 절연막을 형성할 수 있는 공정 조건의 일 예를 든 것이다.

증착 조건	제1막	제2막	제3막	제4막	제5막
증착 시간(sec)	40	20	40	20	40
압력(torr)	200	200	200	200	200
온도(℃)	480	480	480	480	480
가스	O3 (sccm)	4500	4500	4500	4500	4500
	He (sccm)	2000	2000	2000	2000	2000
	N2 (sccm)	4000	4000	4000	4000	4000
	TEOS (mg)	800	800	800	800	800
	TEB (mg)	200	0	200	0	200
	TEPO (mg)	80	80	80	80	80

상기 표 1을 참고하면, 상기 기재된 바대로 압력, 온도 조건 하에서 상기 반응 가스들을 공급하여 제1 막을 형성한다. 상기 가스에서 TEB는 붕소 소오스를 공급하는 케미컬이고, 상기 TEPO는 인 소오스를 공급하는 케미컬임을 알려둔다.

상기 제1 막(38a)은 상기 붕소 소오스를 공급하는 TEB 케미컬을 소정의 양(200sccm)만큼 일정시간 동안 공급하여 형성한다. 이어서, 상기 붕소 소오스를 공급하는 TEB 케미컬의 공급을 일정 시간동안 차단하여 제2 막(38b)을 형성한다. 상기 제2 막(38b)은 붕소 소오스가 공급되지 않은 상태로 형성되는 산화막이므로, 상기 제1 막(38a)과 상기 제2 막(38b)은 식각 속도의 차이가 발생된다. 즉, 동일한 조건으로 상기 막을 식각할 경우 상기 제1 막(38a)은 상기 제2 막(38b)에 비해 식각율이 높아서, 상기 제1 막(38a)의 식각 속도가 제2 막(38b)에 비해 빠르다. 이어서 상기 제1 막(38a)을 형성하는 조건과 동일한 조건으로 제 3막(38c)을 형성하고, 제2 막(38b)을 형성하는 조건으로 제4 막(38d)을 형성하는 방법으로 상기 막들을 계속하여 번갈아 증착시켜 원하는 두께의 제1 절연막(38)을 형성한다.

상기 방법은 제1 절연막(38)을 형성할 때 증착 가스의 조성을 시간에 따라 달리하는 방법을 사용하기 때문에, 종래에 비해 공정 단계가 더 늘어나거나 공정 시간이 증가되지 않으면서 원하는 절연막을 형성할 수 있는 장점이 있다. 이어서, 제1 절연막(38)을 화학 기계적 연마 등을 수행하여 평탄화시킨다. 상기 평탄화를 수행한 이 후에 상기 비트 라인 상에는 약 3000∼6000Å의 제1 절연막(38)이 남아있도록 공정이 수행된다.

도 2d를 참조하면, 상기 제1 절연막(38) 및 층간 절연막(34)의 소정 부위를 연속적으로 등방성 식각하여 케패시터 콘택 영역(31)과 연결되는 노드 콘택홀(40)을 형성한다. 상기 등방성 식각은 케미컬에 의한 습식 식각 공정에 의해 수행할 수 있다.

구체적으로, 상기 제1 절연막(38)상에 상기 케패시터 콘택 영역(31)을 노출시키기 위한 포토레지스트 패턴(도시안함)을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제1 절연막(38) 및 층간 절연막(34)을 등방성 식각함으로써 캐패시터 노드 콘택 영역(31), 즉 소오스 영역과 접촉하고 있는 패드 전극(32)을 노출시키는 노드 콘택홀(40)을 형성한다. 상기 노드 콘택홀(40)을 형성하기 위해 상기 제1 절연막(38)을 등방성 식각하면, 상기 제1 절연막(38)내의 제1 막 내지 제5 막(38a, 38b, 38c, 38d, 38e)은 각각 식각 속도의 차이가 나기 때문에 상기 노드 콘택홀(40)의 측벽이 수직 프로파일을 갖지 않는다. 즉, 상기 제1,3 및 5막(38a, 38c, 38e)은 상기 제2 및 4막(38b, 38d)에 비해 식각이 빠르게 진행되므로, 상기 제1,3 및 5막(38a, 38c, 38e)이 적층된 부위는 상기 제2 및 4막(38b, 38d)에 비해 측방으로 식각이 더 수행된다. 따라서, 상기 제1,3 및 5막(38a, 38c, 38e)에 형성되는 콘택홀의 측벽에는 소정의 요부가 형성되고, 상기 제2 막 및 4막(38b, 38d)에 형성되는 콘택홀의 측벽은 상대적으로 돌출되는 철부가 형성된다. 그러므로 상기 노드 콘택홀(40)의 측벽은 주름진 형상을 갖게된다.

도 2e를 참조하면, 상기 노드 콘택홀(40)에 도전 물질을 매몰하여 콘택 플러그(42)를 형성한다.

구체적으로, 상기 포토레지스트 패턴을 제거한 후, 상기 노드 콘택홀(40)을 채우도록 도핑된 폴리실리콘층을 증착하고 상기 폴리실리콘층을 에치백 또는 화학 기계적 연마 공정으로 식각하여 노드 콘택홀(40)의 내부에 콘택 플러그(42)를 형성한다. 이 때 상기 노드 콘택홀(40)의 측벽이 주름진 형상을 갖고 있기 때문에 상기형성되는 콘택 플러그(42)의 측벽도 주름진 형상을 갖는다. 따라서 상기 콘택 플러그(42)의 측벽이 수직 프로파일을 가질 때에 비해 상기 콘택 플러그(42)의 표면적이 증가되고, 이는 후속 공정에 의해 완성되는 스토로지 전극의 유효 면적이 증가하는 효과를 갖는다.

도 2f를 참조하면, 상기 콘택 플러그(42)와 접촉하는 스토로지 노드(46)를 형성하여 스토로지 전극을 형성한다.

상기 스토로지 노드(46)를 형성하는 과정을 구체적으로 설명하면, 상기 콘택 플러그(42) 및 제1 절연막(38)의 상부면에 식각 저지막(44) 및 제2 절연막(도시안함)을 형성한다. 이어서, 상기 제2 절연막의 상부에 스토리지 노드(46)를 형성하기 위한 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제2 절연막 및 식각 저지막(44)을 순차적으로 건식 식각하여 상기 콘택 플러그(42)와 접속하는 콘택홀을 형성한다. 이어서, 에싱 및 스트립 공정으로 포토레지스트 패턴을 제거한다. 상기 콘택홀의 내벽, 저면 및 제2 절연막의 상부면에 연속적으로 300 내지 1000Å의 두께로 폴리 실리콘막을 형성한다. 이어서, 상기 폴리 실리콘막 및 제2 절연막을 연마하여 폴리 실리콘막의 각 노드를 분리시키고, 그 이 후에 상기 제2 절연막을 습식 식각에 의해 제거하여 실린더 형의 스토로지 노드(46)를 형성한다. 따라서 상기 콘택 플러그(42) 및 스토로지 노드(46)로 이루어지는 스토로지 전극(48)이 완성된다.

상기 설명한 방법은 실린더형의 스토로지 전극(48)을 형성하는 방법이며, 이외에도 통상의 방법에 의해 스택형의 스토로지 전극으로 형성할 수도 있음을 알려둔다.

도시하지는 않았지만, 상기 스토리지 노드(48)상에 캐패시터의 유전체막 및 플레이트 전극을 차례로 증착하여 DRAM 셀 캐패시터를 형성한다.

따라서 상기 설명한 방법으로 형성되는 케패시터는 스토로지 전극의 유효면적이 증대되어 상기 케패시터의 축적 용량이 증대되는 효과가 있다.

상술한 바와 같이 본 발명에 의하면, 식각 속도의 차이가 나는 산화막을 번갈아 적층하여 절연막을 형성하고, 상기 절연막을 식각하여 측벽이 주름진 노드 콘택홀을 형성함으로서, 스토로지 전극의 표면적을 증가시킬 수 있다. 때문에 케패시터의 축적 용량이 증가되는 효과가 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

1. 반도체 기판 상에 구비되는 제1 절연막;

   상기 제1 절연막의 소정 부위가 식각되어 상기 반도체 기판의 일부분을 노출시키면서 측면이 주름진 형상을 갖는 콘택홀;

   상기 제1 콘택홀을 매립하는 콘택 플러그;

   상기 콘택 플러그와 접촉하고, 상기 콘택 플러그 상부면에 구비되는 스토리지 노드; 및

   상기 스토리지 노드 상에 순차적으로 형성된 유전체층 및 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터.
2. 반도체 기판 상에 식각 속도의 차이가 나는 산화막을 번갈아 적층시켜 제1 절연막을 형성하는 단계;

   상기 제1 절연막의 소정 부위를 등방성 식각하여, 반도체 기판이 노출되고 측면이 주름진 형상을 갖는 노드 콘택홀을 형성하는 단계;

   상기 노드 콘택홀을 매립하는 콘택 플러그를 형성하는 단계;

   상기 콘택 플러그와 접속하는 스토로지 노드를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 케패시터 제조 방법.
3. 제2항에 있어서, 상기 제1 절연막은 BPSG막으로 형성하는 것을 특징으로 하는 반도체 장치의 케패시터 제조 방법.
4. 제3항에 있어서, 상기 BPSG막은,

   설정된 온도와 압력 분위기 하에서 제1 증착 가스를 유입하여 제1 막을 형성하는 단계;

   상기 온도와 압력을 유지하면서, 제1 증착 가스에 비해 붕소(boron) 도펀트가 감소된 제2 증착 가스를 유입하여 제2 막을 형성하는 단계;

   상기 제2 막 상에 다시 제1 막 및 제2 막을 형성하는 조건을 반복하여 적용하여 제 3막 내지 제 n막을 형성하는 단계를 수행하여 형성되는 것을 특징으로 하는 반도체 장치의 케패시터 형성 방법.