CN1275808A - 半导体装置及其制造方法 - Google Patents
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Abstract
半导体装置及制法是在形成在半导体基板上的第1和第2场效应管上堆积第1保护绝缘膜,在该第1保护绝缘膜形成容量下部电极、由绝缘性金属氧化膜构成容量绝缘膜以及容量上部电极构成的电容元件。容量下部电极和第1场效应管的杂质扩散层与形成在第1保护绝缘膜上的第1导电芯柱连接,容量上部电极和第2场效应管的杂质扩散层与形成在第1保护绝缘膜上的第2导电芯柱连接。该装置能防止容量绝缘膜的还原和电容元件的特性变化。
Description
本发明涉及一种具有由铁电体膜或者高介质常数膜等绝缘性金属氧化物构成的容量绝缘膜的电容元件的半导体装置及其制造方法。
近年随着数字技术的发展，在推进处理或者保存大容量数据的倾向中，电子仪器更加高度化，因此在电子仪器中所使用的半导体集成电路装置的高度集成化以及半导体元件的微细化得到急速发展。
为此，为了实现构成半导体集成电路装置的动态RAM的高度集成化，作为容量绝缘膜，为替代现在使用的硅氧化物或者硅氮化物，采用铁电体膜或者高介质常数膜的技术得到广泛研究和开发。
又，以可以在低电压动作并且可高速写入和读出的非易失性RAM的实用化为目的，有关具有自发分极特性的铁电体膜的研究和开发也在广泛地进行。
然而，为实现具有由铁电体膜或者高介质常数膜等绝缘性金属氧化物构成的容量绝缘膜的电容元件的半导体装置的最重要课题是开发不会让电容元件的特性劣化而可以在CMOS集成电路上集成化的处理过程，其中，防止构成容量绝缘膜的绝缘性金属氧化物由氢还原而使得电容元件的特性劣化的事态发生又是最重要的课题。
以下，参照图8说明现有的具有由绝缘性金属氧化物构成的容量绝缘膜的电容元件的半导体装置及其制造方法。
如图8所示，在半导体基板10的表面部上形成元件分离区域11后，在半导体基板10上介入门极绝缘膜12形成门极电极13。然后，以门极电极13作为掩膜在离子注入低浓度的杂质之后，形成覆盖门极电极13的上面和侧面的门极保护绝缘膜14，然后，以门极电极13和门极保护绝缘膜14作为掩膜离子注入高浓度的杂质，形成成为场效应管的源极区域或漏极区域的具有LDD构造的杂质扩散层15。
然后，在横跨半导体基板10上的整个面上堆积第1保护绝缘膜16之后，在该第1保护绝缘膜16上形成第一导电孔，然后，通过在第1导电孔中埋入导电膜，形成与成为构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层15中的一方连接的第1导电芯柱17。
然后，在第1保护绝缘膜16上，形成由钛膜、氮化钛膜、氧化铱膜以及白金膜的积层膜构成、与第1导电芯柱17连接的容量下部电极18以及由绝缘金属氧化物构成的容量绝缘膜19，之后，在第1保护绝缘膜16上容量下部电极18以及容量绝缘膜19相互之间形成绝缘膜20。
然后在容量绝缘膜19以及绝缘膜20上，形成由白金膜和钛膜的积层膜构成、横跨多个容量绝缘膜19并且周缘部在第1保护绝缘膜16上延伸的容量上部电极21。由以上说明的容量下部电极18、容量绝缘膜19以及容量上部电极21构成数据保存用的电容元件，该电容元件和上述的第1场效应管构成存储单元，同时由多个存储单元构成存储单元阵列。
然后，在让其覆盖容量上部电极21形成由氮化硅膜或者氮化硼膜构成的氢势垒膜22之后，横跨氢势垒膜22和第1保护绝缘膜16上的整个面上堆积第2保护绝缘膜23。又，氢势垒膜22具有可以防止氢原子扩散到容量上部电极21的内部到达容量绝缘膜19，让构成该容量绝缘膜19的绝缘性金属氧化物还原的事态发生。
然后，在第2保护绝缘膜23上形成第2导电孔27(参照图9(a))之后，在第2保护绝缘膜16和第2保护绝缘膜23上形成第3导电孔28(参照图9(b))。然后，在第2保护绝缘膜23上用导电膜填充第2导电孔27和第3导电孔28进行堆积，之后，通过对该绝缘膜模样化，形成与容量上部电极21连接的第2导电芯柱24、与成为读出放大器的第2场效应管的杂质扩散层15连接的第3导电芯柱25、以及与第2导电芯柱24和第3导电芯柱25连接的布线层26。
又，在具有由绝缘性金属氧化物构成的容量绝缘膜19的数据保存用容量元件的半导体存储装置中，为了在容量下部电极18上每1比特施加电压，在各容量下部电极18通过第1导电芯柱17分别与第1场效应管的杂质扩散层15连接，同时为在容量上部电极21上每多个比特施加电压，容量上部电极21通过第2导电芯柱24、布线层26以及第3导电芯柱25，连接在成为读出放大器的第2场效应管的杂质扩散层15上。
然而，我们在检测由上述方法获得的半导体装置的电容元件的特性的过程中，发现尽管在容量上部电极21上设置了氢势垒膜22想防止构成容量绝缘膜19的绝缘性金属氧化物的还原，绝缘性金属氧化物还是还原了，结果，电容元件的特性劣化。
在此，对于绝缘性金属氧化物还原的理由经过各种研究，发现是由以下机理造成了绝缘性金属氧化物的还原。以下，说明尽管在容量上部电极21上设置了氢势垒膜22、绝缘性金属氧化物还是还原了的机理。
如图9(a)所示、采用第1三极管模样29在第2保护绝缘膜23上形成第2导电孔27之后、用氧等离子除去第1三极管模样29的工序、以及如图9(b)所示、采用第2三极管模样30在第2保护绝缘膜23以及第1保护绝缘膜16上形成第3导电孔28之后、用氧等离子除去第2三极管模样30的工序中，如图10(a)所示，容量上部电极21通过在氢势垒膜22上所形成的开口部从第2导电孔27中露出。又，图10(a)表示在第2保护绝缘膜23上形成第2三极管模样30的状态，对于采用第1三极管模样29在第2保护绝缘膜23上形成第2导电孔27的情况，容量上部电极21通过形成在氢势垒膜22上的开口部和第1三极管模样29对向。
为此，在用氧等离子除去第1三极管模样29或者第2三极管模样30时，虽然所产生的OH基的大部分可以挥散，但所产生的OH基的一部分与在容量上部电极21的表面上存在的白金的催化反应而被分解，如图10(b)所示，在容量上部电极21的表面中生成活性氢。又，由于OH基的分解所生成的氧和电阻模样的碳结合生成CO而挥散。在容量上部电极21的表面中所生成的活性氢，如图10(c)所示，在容量上部电极22中从氢势垒膜22的开口部向容量上部电极21的内部扩散到达容量绝缘膜19，让构成该容量绝缘膜19的绝缘性金属氧化物还原，使得电容元件的特性劣化。
又，在第2保护绝缘膜23上堆积的导电膜模样化形成布线层26之后，如果在氢气环境下对布线层26进行退火处理(熔渣)，如图11所示，氢原子扩散到第2导电芯柱24以及容量上部电极21的内部到达容量绝缘膜19，让构成该容量绝缘膜19的绝缘性金属氧化物还原，使得电容元件的特性劣化。
鉴于上述原因，本发明的目的在于防止构成该容量绝缘膜的绝缘性金属氧化物还原，使得电容元件的特性劣化的事态发生。
为了达到上述目的，有关本发明的半导体装置包括在形成了第1场效应管以及第2场效应管的半导体基板上堆积的保护绝缘膜、在保护绝缘膜上由从下依次形成的容量下部电极、由绝缘性金属氧化物所构成的容量绝缘膜以及容量上部电极所构成的电容元件、与在保护绝缘膜上形成并成为第1场效应管的源极区域或漏极区域的杂质扩散层和容量下部电极直接连接的第1导电芯柱、与在保护绝缘膜上形成并成为第2场效应管的源极区域或漏极区域的杂质扩散层和容量上部电极直接连接的第2导电芯柱。
依据有关本发明的半导体装置，电容元件的容量上部电极和第2场效应管的杂质扩散层与在保护绝缘膜上形成的第2导电芯柱直接连接，不象现有的那样，不通过堆积在电容元件上的保护绝缘膜上所形成的布线层连接。因此，没有必要在电容元件上保护绝缘膜上形成为了与电容元件上的保护绝缘膜上形成的布线层和容量上部电极连接的导电孔，也没有必要有为形成导电孔的电阻模样，可以回避在用氧等离子除去电阻模样时所产生的氢到达容量绝缘膜的事态发生。又，由于在形成为与形成在电容元件上保护绝缘膜上的布线层和第2场效应管的杂质扩散层连接的导电孔时，容量上部电极覆盖电容元件上的保护绝缘膜，可以回避在用氧等离子除去为形成该导电孔所用的电阻模样时所产生的氢到达容量绝缘膜的事态发生。进一步，在氢气环境中对电容元件上的保护绝缘膜上形成的布线层进行热处理时，由于不与该布线层和容量上部电极连接，可以回避氢气环境中的氢到达容量绝缘膜。
在有关本发明的半导体装置中，优选容量绝缘膜形成为和容量下部电极相同形状，进一步包括在容量下部电极以及容量绝缘膜的侧面形成的绝缘性侧壁，容量上部电极在容量绝缘膜以及侧壁上形成。
这样，成为容量绝缘膜的绝缘性金属氧化物在具有平坦形状的容量下部电极的上侧部分中可以良好成膜，使得绝缘性金属氧化物模的成膜容易。
这种情况下，优选侧壁由氧化硅构成。
在有关本发明的半导体装置中，优选容量下部电极在保护绝缘膜上形成多个，进一步包括在多个容量下部电极相互之间形成的绝缘膜，容量绝缘膜形成为横跨多个容量下部电极以及绝缘膜。
这样，成为容量绝缘膜的绝缘性金属氧化物在具有平坦形状的多个容量下部电极的以及绝缘膜上形成，使得绝缘性金属氧化物模的成膜容易。
这种情况下，优选绝缘膜由氧化硅构成。
有关本发明的半导体装置优选包括完全覆盖容量上部电极的氢势垒膜。
这样，可以确切防止氢原子扩散到容量上部电极的内部到达容量绝缘膜，让构成该容量绝缘膜的绝缘性金属氧化物还原的事态发生。
在有关本发明的半导体装置中，优选第1导电芯柱以及第2导电芯柱由多晶硅或者钨构成。
在有关本发明的半导体装置中，优选容量绝缘膜由具有铋层状钙钛矿构造的铁电体、钛酸钻铅、钛酸缌钡或者五氧化钽构成。
有关本发明的半导体装置的制造方法，包括在形成了第1场效应管以及第2场效应管的半导体基板上堆积保护绝缘膜的工序、与在保护绝缘膜上形成与成为第1场效应管的源极区域或漏极区域的杂质扩散层连接的第1导电芯柱、以及与成为第2场效应管的源极区域或漏极区域的杂质扩散层连接的第2导电芯柱的工序、在保护绝缘膜上形成与第1导电芯柱直接连接容量下部电极的工序、在容量下部电极上形成由绝缘性金属氧化物构成的容量绝缘膜的工序、在容量绝缘膜上形成其周缘部位于保护绝缘膜上并且在周缘部中与第2导电芯柱直接连接的容量上部电极的工序。
依据有关本发明的半导体装置的制造方法，电容元件的容量上部电极和第2场效应管的杂质扩散层与在保护绝缘膜上形成的第2导电芯柱直接连接，不象现有的那样，不通过堆积在电容元件上的保护绝缘膜上所形成的布线层连接。因此，没有必要在电容元件上的保护绝缘膜上形成为了与电容元件上的保护绝缘膜上形成的布线层和容量上部电极连接的导电孔，也没有必要有为形成导电孔的电阻模样，可以回避在用氧等离子除去电阻模样时所产生的氢到达容量绝缘膜的事态发生。又，由于在形成为与形成在电容元件上保护绝缘膜上的布线层和第2场效应管的杂质扩散层连接的导电孔时，容量上部电极覆盖电容元件上的保护绝缘膜，可以回避在用氧等离子除去为形成该导电孔所用的电阻模样时所产生的氢到达容量绝缘膜的事态发生。进一步，在氢气环境中对电容元件上的保护绝缘膜上形成的布线层进行热处理时，由于不与该布线层和容量上部电极连接，可以回避氢气环境中的氢到达容量绝缘膜。
在有关本发明的半导体装置的制造方法中，优选进一步包括形成覆盖上述容量上部电极的氢势垒膜的工序。
这样，可以确切防止氢原子扩散到容量上部电极的内部到达容量绝缘膜，让构成该容量绝缘膜的绝缘性金属氧化物还原的事态发生。
在有关本发明的半导体装置的制造方法中，优选形成容量绝缘膜的工序包含和容量下部电极相同形状形成容量绝缘膜的工序，在形成容量绝缘膜的工序和形成容量上部电极的工序之间，进一步包括在容量下部电极以及容量绝缘膜的侧面形成绝缘性侧壁的工序，形成容量上部电极工序包含在容量绝缘膜以及侧壁上形成容量上部电极的工序。
这样，成为容量绝缘膜的绝缘性金属氧化物膜在具有平坦形状的容量下部电极的上侧部分中可以良好成膜，使得绝缘性金属氧化物模的成膜容易。
在有关本发明的半导体装置的制造方法中，优选形成容量下部电极的工序包含在保护绝缘膜上形成多个容量下部电极的工序，在形成容量下部电极的工序和形成容量绝缘膜的工序之间，进一步包括在多个容量下部电极相互之间形成绝缘膜的工序，形成容量绝缘膜的工序包含横跨多个容量下部电极以及绝缘膜形成容量绝缘膜的工序。
这样，成为容量绝缘膜的绝缘性金属氧化物膜在具有平坦形状的多个容量下部电极以及绝缘膜上形成，使得绝缘性金属氧化物模的成膜容易。
下面对附图进行简单的说明。
图1为表示有关本发明实施例1的半导体装置的剖视图。
图2(a)和(b)为表示有关本发明实施例1的半导体装置的制造方法的剖视图。
图3(a)和(b)为表示有关本发明实施例1的半导体装置的制造方法的剖视图。
图4为表示有关本发明实施例2的半导体装置的剖视图。
图5(a)和(b)为表示有关本发明实施例2的半导体装置的制造方法的剖视图。
图6为表示有关本发明实施例3的半导体装置的剖视图。
图7(a)和(b)为表示有关本发明实施例3的半导体装置的制造方法的剖视图。
图8为表示现有的半导体装置的剖视图。
图9(a)和(b)为表示现有半导体装置的制造方法的一工序的剖视图。
图9(a)～(c)为表示说明现有半导体装置及其制造方法的问题点的剖视图。
图11为表示说明现有半导体装置及其制造方法的问题点的剖视图。
图中，100-半导体基板、101-元件分离区域、102-门极绝缘膜、103-门极电极、104-门极保护绝缘膜、105-杂质扩散层、106-第1保护绝缘膜、107-第1导电芯柱、108-第2导电芯柱、109-容量下部电极、110A、110B、110C-容量绝缘膜、111-容量上部电极、112-氢势垒膜、113-第2保护绝缘膜、114-第3导电芯柱、115-布线层、116-侧壁、117-绝缘膜、117A-氧化硅膜。
实施例1
以下参照图1说明有关本发明实施例1的半导体装置。
如图1所示，在半导体基板100的表面部上形成元件分离区域101、成为第1和第2场效应管的源极区域或漏极区域的杂质扩散层105，同时，在半导体基板100中的一对杂质扩散层105相互之间介入门极绝缘膜102形成门极电极103，在该门极电极103的上面和侧面由门极保护绝缘膜104覆盖。
在横跨包含门极保护绝缘膜104的半导体基板100的整个面上堆积第1保护绝缘膜106，在该第1保护绝缘膜106上分别形成由钨或者多晶硅膜构成的、构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第1导电芯柱107、和成为读出放大器的第2场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第2导电芯柱108。
在第1保护绝缘膜106上，形成由钛膜、氮化钛膜、氧化铱膜以及白金膜的积层膜构成、与第1导电芯柱107连接的多个容量下部电极109，在该容量下部电极109上，形成了由具有铋层状钙钛矿构造的SrBi2(Ta1-xNbx)O9所构成的、横跨多个容量下部电极109并且向多个容量下部电极109的外侧延伸的容量绝缘膜110A。
在容量绝缘膜110A上形成由白金膜和钛膜或者白金膜和氮化钛膜的积层膜构成的、和第2导电芯柱108连接的容量上部电极111，该容量上部电极111由氮化硅膜或者氮化硼膜构成的氢势垒膜112所覆盖。
由以上说明的容量下部电极109、容量绝缘膜110A以及容量上部电极111构成数据保存用的电容元件，该电容元件和上述的第1场效应管构成存储单元，同时由多个存储单元构成存储单元阵列。
在第1保护绝缘膜106上堆积第2保护绝缘膜113，在该第1保护绝缘膜106以及第2保护绝缘膜113上形成与成为上述第2场效应管的源极区域或漏极区域的杂质扩散层105中的另一方连接的第3导电芯柱114，同时在第2保护绝缘膜113上形成与第3导电芯柱114连接的布线层115。又，第3导电芯柱114以及布线层115由从下依次堆积的、钛膜、氮化钛膜、铝膜、氮化钛膜的积层膜或者钛膜、氮化钛膜、钨膜、钛膜、氮化钛膜、铝膜、氮化钛膜的积层膜所构成。
以下参照图2(a)、(b)以及图3(a)、(b)说明有关实施例1的半导体装置的制造方法。
首先，如图2(a)所示，在半导体基板100的表面部上形成元件分离区域101后，在半导体基板100上介入门极绝缘膜102形成门极电极103。然后，以门极电极103作为掩膜在离子注入低浓度的杂质之后，在门极电极103的上面和侧面形成门极保护绝缘膜104，然后，以门极电极103和门极保护绝缘膜104作为掩膜离子注入高浓度的杂质，形成成为第1和第2场效应管的源极区域或漏极区域的具有LDD构造的杂质扩散层105。
然后，在横跨半导体基板100上的整个面上堆积第1保护绝缘膜106之后，在该第1保护绝缘膜106上用干蚀刻形成导电孔，然后，用CVD法横跨第1保护绝缘膜106的整个面堆积由钨或者多晶硅膜构成的导电膜，之后，通过用蚀刻或者CMP法将该导电膜中在第1保护绝缘膜106上存在的部分除去，形成与成为构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第1导电芯柱107，同时形成设置在存储单元阵列的周缘部上的成为读出放大器的第2场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第2导电芯柱108。
然后，用溅射法，在第1保护绝缘膜106的整个面上形成由从下依次堆积的钛膜、氮化钛膜、氧化钇膜以及白金膜构成的积层膜，然后，用干蚀刻对该积层膜进行模样化，如图2(b)所示，形成与第1导电芯柱107连接的容量下部电极109。
然后，用有机金属分解法(MOD法)、有机金属化学的气相成膜法(MOCVD法)或者溅射法，在容量下部电极109以及第保护绝缘膜106的整个面上堆积由具有铋层状钙钛矿构造的SrBi2(Ta1-xNbx)O9所构成的100nm～200nm膜厚的铁电体膜，然后通过对该铁电体膜进行模样化，形成横跨多个容量下部电极109并且向多个容量下部电极109的外侧延伸的容量绝缘膜110A。
然后，在容量绝缘膜110A以及第1保护绝缘膜106上整个面，形成从下依次堆积的由白金膜和钛膜构成的积层膜或者由白金膜和氮化钛膜构成的积层膜，之后用干蚀刻对该积层膜进行模样化，如图3(a)所示，形成与第2导电芯柱108连接的容量上部电极111。
然后，用CVD法或者溅射法，在容量上部电极111以及第1保护绝缘膜106上整个面，堆积氮化硅膜或者氮化硼膜，之后用干蚀刻对该氮化硅膜或者氮化硼膜进行模样化，形成覆盖电容元件的氢势垒膜112。
然后，如图3(b)所示，在氢势垒膜112以及第1保护绝缘膜106上整个面，堆积第2保护绝缘膜113。然后，在第2保护绝缘膜113以及第1保护绝缘膜106上形成导电孔，之后，在第2保护绝缘膜113整个面，形成从下依次堆积的、由钛膜、氮化钛膜、铝膜、氮化钛膜构成的积层膜或者由钛膜、氮化钛膜、钨膜、钛膜、氮化钛膜、铝膜、氮化钛膜构成的积层膜，然后，通过对该积层膜进行模样化，形成与成为上述第2场效应管的源极区域和漏极区域的杂质扩散层105中的另一方连接的第3导电芯柱114以及与第3导电芯柱114连接的布线层115。
依据有关实施例1的半导体装置及其制造方法，构成存储单元的数据保存用的电容元件的容量上部电极111、第2场效应管的杂质扩散层105与形成在第1保护绝缘膜106上的第2导电芯柱108直接连接，与图8所示的现有例相比，不通过介入第2导电芯柱24、布线层26以及第3导电芯柱25连接。为此，可以回避，在覆盖容量下部电极111的氢势垒膜112没有形成开口部，在用氧等离子除去为形成第2以及第3导电芯柱24、25所用的电阻模样的工序中，由于白金的催化反应产生的活性氢扩散到容量上部电极111到达容量绝缘膜110A的事态，以及在对形成在第2保护绝缘膜113上的布线层115在氢环境下进行退火处理的工序中，氢原子扩散到容量上部电极111到达容量绝缘膜110A的事态。因此，构成容量绝缘膜110A的绝缘性金属氧化物不会由氢还原，可以提高电容元件的特性。实施例2
以下参照图4说明有关本发明实施例2的半导体装置。
如图4所示，和实施例1相同，在半导体基板100的表面部上形成元件分离区域101、成为第1和第2场效应管的源极区域或漏极区域的杂质扩散层105，同时，在半导体基板100中的一对杂质扩散层105相互之间介入门极绝缘膜102形成门极电极103，在该门极电极103的上面和侧面由门极保护绝缘膜104覆盖。
又，和实施例1相同，在包含门极保护绝缘膜104的半导体基板100上堆积第1保护绝缘膜106，在该第1保护绝缘膜106上分别形成由钨或者多晶硅膜构成的、构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第1导电芯柱107、和设置在存储单元阵列的周缘部上的成为读出放大器的第2场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第2导电芯柱108。
在第1保护绝缘膜106上，形成由钛膜、氮化钛膜、氧化铱膜以及白金膜的积层膜构成、与第1导电芯柱107连接的容量下部电极109，在该容量下部电极109上，形成了由具有铋层状钙钛矿构造的SrBi2(Ta1-xNbx)O9所构成的、和容量下部电极109相同形状的容量绝缘膜110B。又，在容量下部电极109和容量绝缘膜110B的侧面由氧化硅膜构成侧壁116所覆盖。
在容量绝缘膜110B上形成由白金膜和钛膜或者白金膜和氮化钛膜的积层膜构成的、横跨多个容量下部电极109以及容量绝缘膜110B并且向多个容量下部电极109以及容量绝缘膜110B的外侧延伸的同时和第2导电芯柱108连接的容量上部电极111，该容量上部电极111由氮化硅膜或者氮化硼膜构成的氢势垒膜112所覆盖。
由以上说明的容量下部电极109、容量绝缘膜110B以及容量上部电极111构成数据保存用的电容元件，该电容元件和上述的第1场效应管构成存储单元，同时由多个存储单元构成存储单元阵列。
和实施例1相同，在第1保护绝缘膜106上堆积第2保护绝缘膜113，在这些第1保护绝缘膜106以及第2保护绝缘膜113上形成与成为上述第2场效应管的源极区域或漏极区域的杂质扩散层105中的另一方连接的第3导电芯柱114，同时在第2保护绝缘膜113上形成与第3导电芯柱114连接的布线层115。又，第3导电芯柱114以及布线层115由从下依次堆积的、钛膜、氮化钛膜、铝膜、氮化钛膜的积层膜或者钛膜、氮化钛膜、钨膜、钛膜、氮化钛膜、铝膜、氮化钛膜的积层膜所构成。
以下参照图5(a)、(b)说明有关实施例2的半导体装置的制造方法。
首先，如图5(a)所示，和实施例1相同，在半导体基板100的表面部上形成元件分离区域101后，在半导体基板100上介入门极绝缘膜102形成门极电极103以及门极保护绝缘膜104，然后，形成成为第1和第2场效应管的源极区域或漏极区域的具有LDD构造的杂质扩散层105。然后，在横跨半导体基板100上的整个面上堆积第1保护绝缘膜106之后，在该第1保护绝缘膜106上形成与成为构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第1导电芯柱107，同时形成成为读出放大器的第2场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第2导电芯柱108。
然后，用溅射法，在第1保护绝缘膜106的整个面上形成由从下依次堆积的钛膜、氮化钛膜、氧化钇膜以及白金膜构成的积层膜。然后，在该积层膜上，用有机金属分解法、有机金属化学的气相成膜法或者溅射法，堆积由具有铋层状钙钛矿构造的SrBi2(Ta1-xNbx)O9所构成的100nm～200nm膜厚的铁电体膜，然后用干蚀刻对积层膜以及铁电体膜进行模样化，形成由积层膜构成的容量下部电极109以及由铁电体构成的容量绝缘膜110B。
然后，在容量下部电极109以及容量绝缘膜110B的整个面上堆积具有300nm膜厚的氧化硅膜108，然后对该氧化硅膜108进行各向异性干蚀刻，如图5(b)所示，在容量下部电极109以及容量绝缘膜110B的侧面形成侧壁116。
然后，和实施例1相同，在容量绝缘膜110B以及第1保护绝缘膜106上，形成从下依次堆积的由白金膜和钛膜构成的积层膜或者由白金膜和氮化钛膜构成的积层膜，之后用干蚀刻对该积层膜进行模样化，形成与第2导电芯柱108连接的容量上部电极111(参照图4)，然后形成覆盖容量上部电极111的氢势垒膜112(参照图4)。
然后，在氢势垒膜112以及第1保护绝缘膜106上，堆积第2保护绝缘膜113，然后，在第2保护绝缘膜113以及第1保护绝缘膜106上形成成为上述第2场效应管的源极区域或者漏极区域的杂质扩散层105中的另一方连接的第3导电芯柱114(参照图4)，同时在第2保护绝缘膜113上形成与第3导电芯柱114连接的布线层115(参照图4)。
依据有关实施例2的半导体装置及其制造方法，构成存储单元的数据保存用的电容元件的容量上部电极111、第2场效应管的杂质扩散层105与形成在第1保护绝缘膜106上的第2导电芯柱108直接连接，在覆盖容量下部电极111的氢势垒膜112没有形成开口部，可以回避由于白金的催化反应产生的活性氢扩散到容量上部电极111到达容量绝缘膜110A的事态，因此，构成容量绝缘膜110A的绝缘性金属氧化物不会由氢还原，可以提高电容元件的特性。
特别是，依据实施例2，由于是在成为容量下部电极109的积层膜上堆积成为容量绝缘膜110B的铁电体膜，即由于实在平坦的积层膜上堆积铁电体膜，使得铁电体膜的成膜变得容易。实施例3
以下参照图6说明有关本发明实施例3的半导体装置。
如图6所示，和实施例1相同，在半导体基板100的表面部上形成元件分离区域101、成为第1和第2场效应管的源极区域或漏极区域的杂质扩散层105，同时，在半导体基板100中的一对杂质扩散层105相互之间介入门极绝缘膜102形成门极电极103，在该门极电极103的上面和侧面由门极保护绝缘膜104覆盖。
又，和实施例1相同，在包含门极保护绝缘膜104的半导体基板100上堆积第1保护绝缘膜106，在该第1保护绝缘膜106上分别形成由钨或者多晶硅膜构成的、构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第1导电芯柱107、和设置在存储单元阵列的周缘部上的成为读出放大器的第2场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第2导电芯柱108。
在第1保护绝缘膜106上，形成由钛膜、氮化钛膜、氧化铱膜以及白金膜的积层膜构成、并与第1导电芯柱107连接的容量下部电极109，在第1保护绝缘膜106中的容量下部电极109相互之间形成由氧化硅膜构成的绝缘膜117。
在多个容量下部电极109以及绝缘膜117上，形成了由具有铋层状钙钛矿构造的SrBi2(Ta1-xNbx)O9所构成的、横跨多个容量下部电极109并且向多个容量下部电极109的外侧延伸的容量绝缘膜110C。
在容量绝缘膜110C上形成由白金膜和钛膜或者白金膜和氮化钛膜的积层膜构成的、向容量绝缘膜110C的外侧延伸同时和第2导电芯柱108连接的容量上部电极111，该容量上部电极111由氮化硅膜或者氮化硼膜构成的氢势垒膜112所覆盖。
由以上说明的容量下部电极109、容量绝缘膜110C以及容量上部电极111构成数据保存用的电容元件，该电容元件和上述的第1场效应管构成存储单元，同时由多个存储单元构成存储单元阵列。
和实施例1相同，在第1保护绝缘膜106上堆积第2保护绝缘膜113，在这些第1保护绝缘膜106以及第2保护绝缘膜113上形成与成为上述第2场效应管的源极区域或漏极区域的杂质扩散层105中的另一方连接的第3导电芯柱114，同时在第2保护绝缘膜113上形成与第3导电芯柱114连接的布线层115。又，第3导电芯柱114以及布线层115由从下依次堆积的、钛膜、氮化钛膜、铝膜、氮化钛膜的积层膜或者钛膜、氮化钛膜、钨膜、钛膜、氮化钛膜、铝膜、氮化钛膜的积层膜所构成。
以下参照图7(a)、(b)说明有关实施例3的半导体装置的制造方法。
首先，如图7(a)所示，和实施例1相同，在半导体基板100的表面部上形成元件分离区域101后，在半导体基板100上介入门极绝缘膜102形成门极电极103以及门极保护绝缘膜104，然后，形成成为第1和第2场效应管的源极区域或漏极区域的具有LDD构造的杂质扩散层105。然后，在横跨半导体基板100上的整个面上堆积第1保护绝缘膜106之后，在该第1保护绝缘膜106上形成与成为构成存储单元的第1场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第1导电芯柱107，同时形成成为读出放大器的第2场效应管的源极区域或漏极区域的杂质扩散层105中的一方连接的第2导电芯柱108。
然后，用溅射法，在第1保护绝缘膜106的整个面上形成由从下依次堆积的钛膜、氮化钛膜、氧化钇膜以及白金膜构成的积层膜，然后，通过用干蚀刻对该积层膜进行模样化，形成容量下部电极109。
然后，在容量下部电极109的整个面上堆积具有300nm膜厚的氧化硅膜117A，然后对该氧化硅膜117A实施CMP，通过除去在氧化硅膜117A中在容量下部电极109上存在的部分，如图7(b)所示，在第1保护绝缘膜106中容量下部电极109相互之间形成由氧化硅膜117A构成的绝缘膜117。
然后，用有机金属分解法、有机金属化学的气相成膜法或者溅射法，在多个容量下部电极109以及绝缘膜117上，堆积由具有铋层状钙钛矿构造的SrBi2(Ta1-xNbx)O9所构成的100nm～200nm膜厚的铁电体膜，然后用干蚀刻对铁电体膜进行模样化，形成向多个容量下部电极109的外侧延伸的容量绝缘膜110C。
然后，和实施例1相同，在容量绝缘膜110C以及第1保护绝缘膜106上，形成从下依次堆积的由白金膜和钛膜构成的积层膜或者由白金膜和氮化钛膜构成的积层膜，之后用干蚀刻对该积层膜进行模样化，形成与第2导电芯柱108连接的容量上部电极111(参照图6)，然后形成覆盖容量上部电极111的氢势垒膜112(参照图6)。
然后，在氢势垒膜112以及第1保护绝缘膜106上，堆积第2保护绝缘膜113，然后，在第2保护绝缘膜113以及第1保护绝缘膜106上形成成为上述第2场效应管的源极区域或者漏极区域的杂质扩散层105中的另一方连接的第3导电芯柱114(参照图6)，同时在第2保护绝缘膜113上形成与第3导电芯柱114连接的布线层115(参照图6)。
依据有关实施例3的半导体装置及其制造方法，构成存储单元的数据保存用的电容元件的容量上部电极111、第2场效应管的杂质扩散层105与形成在第1保护绝缘膜106上的第2导电芯柱108直接连接，在覆盖容量下部电极111的氢势垒膜112没有形成开口部，可以回避由于白金的催化反应产生的活性氢以及对布线层115在氢气环境中进行退火处理的氢原子扩散到容量上部电极111到达容量绝缘膜110A的事态。因此，由于容量绝缘膜110A不会由氢还原，可以提高电容元件的特性。
特别是，依据实施例3，由于是在表面平坦的多个容量下部电极109以及绝缘膜117上堆积由容量绝缘膜110C构成的铁电体膜，使得铁电体膜的成膜变得容易。
又，在实施例1-3中，容量绝缘膜110A、110B、110C虽然是由SrBi2(Ta1-xNbx)O9所构成，也可以由具有其他组成的有铋层状钙钛矿构造的铁电体膜所构成，也可以由钛酸钴铅、钛酸缌钡或者五氧化钽等高介质常数膜所构成。
又，在实施例1-3中，容量上部电极111虽然是由从下依次堆积的由白金膜和钛膜构成的积层膜或者由白金膜和氮化钛膜构成的积层膜形成，但并不限定于此，也可以包含白金膜、钇膜、钌膜、铑膜或者这些积层膜。
又，在实施例1-3中，容量下部电极109虽然是由从下依次堆积的钛膜、氮化钛膜、氧化钇膜以及白金膜构成的积层膜形成，但并不限定于此，也可以包含白金膜、钇膜、钌膜、铑膜或者这些积层膜。
依据有关本发明的半导体装置及其制造方法，可以回避用氧等离子除去电阻模样时产生的氢气到达容量绝缘膜的事态发生，同时可以回避在氢气环境中对形成在电容元件上的保护绝缘膜上的布线层进行热处理时氢气环境中的氢到达容量绝缘膜的事态发生，因此，可以防止构成容量绝缘膜的绝缘性金属氧化物的还原，可以提高电容元件的特性。
Claims (12)
1.一种半导体装置，其特征是包括在形成了第1场效应管以及第2场效应管的半导体基板上堆积的保护绝缘膜、
在所述保护绝缘膜上由从下依次形成的容量下部电极、由绝缘性金属氧化物所构成的容量绝缘膜以及容量上部电极所构成的电容元件、
与在所述保护绝缘膜上形成并且成为所述第1场效应管的源极区域或漏极区域的杂质扩散层和所述容量下部电极直接连接的第1导电芯柱、
与在所述保护绝缘膜上形成并且成为所述第2场效应管的源极区域或漏极区域的杂质扩散层和所述容量上部电极直接连接的第2导电芯柱。
2.根据权利要求1所述的半导体装置，其特征是所述容量绝缘膜形成为和所述容量下部电极相同形状，
进一步包括在所述容量下部电极以及容量绝缘膜的侧面所形成的绝缘性侧壁，
所述容量上部电极在所述容量绝缘膜以及侧壁上形成。
3.根据权利要求2所述的半导体装置，其特征是所述侧壁由氧化硅构成。
4.根据权利要求1所述的半导体装置，其特征是所述容量下部电极在所述保护绝缘膜上形成多个，
进一步包括在所述多个容量下部电极相互之间形成的绝缘膜，
所述容量绝缘膜形成为横跨所述多个容量下部电极以及所述绝缘膜。
5.根据权利要求4所述的半导体装置，其特征是所述绝缘膜由氧化硅构成。
6.根据权利要求1所述的半导体装置，其特征是进一步包括完全覆盖所述容量上部电极的氢势垒膜。
7.根据权利要求1所述的半导体装置，其特征是所述第1导电芯柱以及第2导电芯柱由多晶硅或者钨构成。
8.根据权利要求1所述的半导体装置，其特征是所述容量绝缘膜由具有铋层状钙钛矿构造的铁电体、钛酸钴铅、钛酸缌钡或者五氧化钽构成。
9.一种半导体装置的制造方法，其特征是包括在形成了第1场效应管以及第2场效应管的半导体基板上堆积保护绝缘膜的工序、
与在所述保护绝缘膜上形成与成为第1场效应管的源极区域或漏极区域的杂质扩散层连接的第1导电芯柱、以及与成为第2场效应管的源极区域或漏极区域的杂质扩散层连接的第2导电芯柱的工序、
在所述保护绝缘膜上形成与所述第1导电芯柱直接连接容量下部电极的工序、
在所述容量下部电极上形成由绝缘性金属氧化物构成的容量绝缘膜的工序、
在所述容量绝缘膜上形成其周缘部位于所述保护绝缘膜上并且在所述周缘部中与所述第2导电芯柱直接连接的容量上部电极的工序。
10.根据权利要求9所述的半导体装置的制造方法，其特征是进一步包括形成覆盖所述容量上部电极的氢势垒膜的工序。
11.根据权利要求9所述的半导体装置的制造方法，其特征是形成所述容量绝缘膜的工序包含和所述容量下部电极相同形状形成所述容量绝缘膜的工序，
在形成所述容量绝缘膜的工序和形成所述容量上部电极的工序之间，进一步包括在所述容量下部电极以及容量绝缘膜的侧面形成绝缘性侧壁的工序，
形成所述容量上部电极工序包含在所述容量绝缘膜以及侧壁上形成所述容量上部电极的工序。
12.根据权利要求9所述的半导体装置的制造方法，其特征是形成所述容量下部电极的工序包含在所述保护绝缘膜上形成多个容量下部电极的工序，
在形成所述容量下部电极的工序和形成所述容量绝缘膜的工序之间，进一步包括在所述多个容量下部电极相互之间形成绝缘膜的工序，
形成所述容量绝缘膜的工序包含横跨所述多个容量下部电极以及绝缘膜形成所述容量绝缘膜的工序。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101379591B (zh) * | 2006-02-10 | 2010-12-22 | Nxp股份有限公司 | 半导体器件及其制造方法 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4829678B2 (ja) * | 2000-10-17 | 2011-12-07 | パナソニック株式会社 | 強誘電体メモリ及びその製造方法 |
| US6958508B2 (en) | 2000-10-17 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory having ferroelectric capacitor insulative film |
| JP3833887B2 (ja) * | 2000-10-30 | 2006-10-18 | 株式会社東芝 | 強誘電体メモリ及びその製造方法 |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| KR20020082549A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 고용량 엠아이엠 캐패시터 제조방법 |
| US6730951B2 (en) | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| EP1298730A3 (en) * | 2001-09-27 | 2007-12-26 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory and method for fabricating the same |
| JP4368085B2 (ja) | 2002-01-08 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100450669B1 (ko) * | 2002-01-30 | 2004-10-01 | 삼성전자주식회사 | 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법 |
| JP2004146772A (ja) * | 2002-03-18 | 2004-05-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US20030183868A1 (en) * | 2002-04-02 | 2003-10-02 | Peter Fricke | Memory structures |
| JP4316188B2 (ja) * | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4507532B2 (ja) * | 2002-08-27 | 2010-07-21 | 日亜化学工業株式会社 | 窒化物半導体素子 |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US7229875B2 (en) * | 2002-10-17 | 2007-06-12 | Samsung Electronics Co., Ltd. | Integrated circuit capacitor structure |
| US7297558B2 (en) | 2003-04-03 | 2007-11-20 | Fujitsu Limited | Method of manufacturing semiconductor device |
| US6913965B2 (en) * | 2003-06-12 | 2005-07-05 | International Busniess Machines Corporation | Non-Continuous encapsulation layer for MIM capacitor |
| TWI228807B (en) * | 2003-07-01 | 2005-03-01 | Advanced Semiconductor Eng | Wafer level passive component |
| KR20050033672A (ko) * | 2003-10-07 | 2005-04-13 | 삼성전자주식회사 | 커패시터-언더-비트라인 구조의 반도체 장치 및 이의 제조방법 |
| JP4316358B2 (ja) * | 2003-11-27 | 2009-08-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP3810411B2 (ja) * | 2004-01-23 | 2006-08-16 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置 |
| JP4541717B2 (ja) * | 2004-02-09 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 集積回路装置及びその製造方法 |
| JP3935475B2 (ja) | 2004-03-18 | 2007-06-20 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US7580241B2 (en) * | 2004-04-26 | 2009-08-25 | Tdk Corporation | Thin film capacitor element composition, high permittivity insulation film, thin film capacitor element, thin film multilayer capacitor, and method of production of thin film capacitor element |
| US6906908B1 (en) | 2004-05-20 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP4025316B2 (ja) | 2004-06-09 | 2007-12-19 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100735521B1 (ko) * | 2005-10-19 | 2007-07-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2007150025A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 強誘電体メモリの製造方法 |
| JP4557903B2 (ja) * | 2006-02-10 | 2010-10-06 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4780616B2 (ja) | 2006-04-25 | 2011-09-28 | パナソニック株式会社 | 半導体記憶装置 |
| JP2008108761A (ja) | 2006-10-23 | 2008-05-08 | Elpida Memory Inc | ダイナミックランダムアクセスメモリの製造方法 |
| KR100823168B1 (ko) * | 2007-01-08 | 2008-04-18 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그 형성 방법 |
| US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
| JP5292878B2 (ja) * | 2008-03-26 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| WO2009150814A1 (ja) | 2008-06-10 | 2009-12-17 | パナソニック株式会社 | 半導体装置、半導体装置の製造方法、半導体チップおよびシステム |
| US20100224960A1 (en) * | 2009-03-04 | 2010-09-09 | Kevin John Fischer | Embedded capacitor device and methods of fabrication |
| JP5327139B2 (ja) * | 2010-05-31 | 2013-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP6336826B2 (ja) * | 2014-06-04 | 2018-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| JPH04298030A (ja) * | 1991-03-27 | 1992-10-21 | Sony Corp | メタルプラグの形成方法 |
| JP3197064B2 (ja) * | 1992-07-17 | 2001-08-13 | 株式会社東芝 | 半導体記憶装置 |
| JPH0685193A (ja) | 1992-09-07 | 1994-03-25 | Nec Corp | 半導体装置 |
| JP3212194B2 (ja) | 1992-09-11 | 2001-09-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3161836B2 (ja) * | 1992-10-19 | 2001-04-25 | シャープ株式会社 | 半導体記憶装置 |
| JPH0783061B2 (ja) * | 1993-01-05 | 1995-09-06 | 日本電気株式会社 | 半導体装置 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JPH0794600A (ja) | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5644151A (en) * | 1994-05-27 | 1997-07-01 | Nippon Steel Corporation | Semiconductor memory device and method for fabricating the same |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5567636A (en) * | 1995-02-27 | 1996-10-22 | Motorola Inc. | Process for forming a nonvolatile random access memory array |
| JP3417167B2 (ja) * | 1995-09-29 | 2003-06-16 | ソニー株式会社 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| US5843830A (en) * | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
| US5880991A (en) * | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
| JPH10340871A (ja) | 1997-06-06 | 1998-12-22 | Toshiba Corp | 研磨方法及び半導体装置の製造方法 |
| JPH118355A (ja) | 1997-06-16 | 1999-01-12 | Nec Corp | 強誘電体メモリ |
| JP3090198B2 (ja) | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| JPH11126881A (ja) | 1997-10-23 | 1999-05-11 | Hitachi Ltd | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 |
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6509601B1 (en) * | 1998-07-31 | 2003-01-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device having capacitor protection layer and method for manufacturing the same |
| US6249014B1 (en) | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| US6121648A (en) * | 1999-03-31 | 2000-09-19 | Radiant Technologies, Inc | Ferroelectric based memory devices utilizing hydrogen getters and recovery annealing |
| US6242299B1 (en) * | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
-
2000
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-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101379591B (zh) * | 2006-02-10 | 2010-12-22 | Nxp股份有限公司 | 半导体器件及其制造方法 |
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| Publication number | Publication date |
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