CN1184691C - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN1184691C
CN1184691C CNB011040734A CN01104073A CN1184691C CN 1184691 C CN1184691 C CN 1184691C CN B011040734 A CNB011040734 A CN B011040734A CN 01104073 A CN01104073 A CN 01104073A CN 1184691 C CN1184691 C CN 1184691C
Authority
CN
China
Prior art keywords
film
lower electrode
semiconductor storage
described lower
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011040734A
Other languages
English (en)
Other versions
CN1310477A (zh
Inventor
长野能久
那须彻
森慎一郎
藤井英治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
松下电器产业株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下电器产业株式会社 filed Critical 松下电器产业株式会社
Publication of CN1310477A publication Critical patent/CN1310477A/zh
Application granted granted Critical
Publication of CN1184691C publication Critical patent/CN1184691C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

本发明的半导体存储器件的存储电容器(2)，由下部电极(8)、电容绝缘膜(9)、上部电极(12)构成，其下部电极(8)由第1阻挡膜(6)和第2阻挡膜(7)组成。第1阻挡膜(6)，由从上层开始的Ir膜/TiAlN膜/Ti膜的叠层膜组成。第2阻挡膜(7)，由从上层开始Pt膜/IrO2膜的叠层膜形成，是为了完全覆盖第1阻挡膜(6)而设置的。据此，能够阻滞来自第1阻挡膜(6)的侧面的氧扩散，就能够防止因连接柱(11)氧化而发生的接触不良。

Description

半导体存储器件
技术领域
本发明涉及半导体存储器件，尤其涉及到提高半导体存储器件的可靠性。
背景技术
近年来，随着数码技术的进步，处理大量数据的电子仪器向高性能化发展，因此，使用于电子仪器的半导体器件的高集成化也在迅速发展。
以前，在DRAM中，作为存储电容器的电容绝缘膜，采用的是氧化硅膜或者氮化硅膜。但是，为了实现DRAM产品的高集成化，正在广泛研究开发采用高电介质膜作为存储电容器的电容绝缘膜的技术。更进一步，还在积极研究开发采用具有自发极化作用的强电介质膜作为存储电容器电容绝缘膜的新技术，其目标是，使在低压下能够动作，且具有高速的写入速度和读出速度的非易失性RAM(随机存取存储器)得到实际使用。
以往的半导体存储器件，其存储单元构造是平面型的。然而，使用了高电介质膜或强电介质膜作为存储电容器的电容绝缘膜的半导体存储器件，为了实现兆位级的高集成存储，采用了叠式存储单元构造。
以下参照附图来说明以往的半导体存储器件。
图7是特开平11-3977所公开的半导体存储器件的存储单元100的剖面图。如图7所示，存储单元100是由MIS(金属—绝缘体—半导体)晶体管101和存储电容器102经集成化而形成。MIS晶体管101由在半导体基片上形成的源极区103a、漏极区103b、和栅电极104构成。而且，在基片上形成保护绝缘膜105。存储电容器102是由下部电极106、强电介质膜107和上部电极108构成，其中下部电极106由从下面开始依次是Ti膜106a、氧阻挡膜106b和Pt膜(未画出)构成。MIS晶体管101和存储电容器102是通过贯穿保护绝缘膜105到达漏极区103b，与下部电极106相接触的连接柱109来相互连接。
然而，以往的半导体存储器件，存储电容器102的连接柱109与下部电极106会发生接触不良这样的不良现象。
发明内容
本发明的目的就是为了解决上述不良现象，提供可靠性更高的半导体存储器件。
本发明的半导体存储器件，具有存储数据用的存储电容器，该存储电容器由与连接柱相连接的下部电极、上部电极和介于下部电极与上部电极之间的电容绝缘膜构成，其中所述下部电极包含有与所述连接柱相接触的下部电极的第一膜和设置在所述下部电极的第一膜上具有防止氧扩散功能的下部电极的第二膜，以及，其中所述下部电极的第二膜是覆盖在所述下部电极的第一膜的上面和侧面。
本发明的半导体存储器件，下部电极的第一膜被具有防止氧扩散功能的下部电极的第二膜完全覆盖。因此，根据氧化作用形成电容绝缘膜时，向下部电极的第一膜内的氧扩散会被阻滞。从而，能够防止因连接柱的氧化而导致的接触不良。
理想的是所述下部电极的第一膜包含有防止构成所述连接柱的元素向所述电容绝缘膜扩散的扩散防止膜。
据此，能够防止电容绝缘膜的特性下降。
所述下部电极的第一膜可以从TiN膜，TiAlN膜，TiSiN膜，TaN膜，TaSiN膜及TaAlN膜之中选择出。
所述下部电极的第一膜由上层膜和下层膜构成，所述下层膜也可以是Ti膜或者Ta膜的其中之一。
所述下部电极的第二膜也可以包含Ir膜或者IrO2膜的其中之一。
本发明的另一半导体存储器件，具有存储数据用的存储电容器，该存储电容器由与连接柱相连接的下部电极、上部电极和介于下部电极与上部电极之间的电容绝缘膜构成，其中：所述下部电极包含有与所述连接柱相接触的下部电极的第一膜和覆盖在所述下部电极的第一膜上面的下部电极的第二膜和覆盖在所述下部电极的第一膜侧面的下部电极的第三膜；所述下部电极的第二膜和下部电极的第三膜具有防止氧扩散功能。
本发明的半导体存储器件，下部电极的第一膜上面被具有防止氧扩散功能的下部电极的第二膜覆盖，下部电极的第一膜侧面被具有防止氧扩散功能的下部电极的第三膜完全覆盖。因此，根据氧化作用形成电容绝缘膜时，能够阻滞氧向下部电极的第一膜内扩散。从而，能够防止由于连接柱的氧化导致的接触不良。
理想的是所述下部电极的第一膜含有防止构成所述连接柱的元素向电容绝缘膜扩散的扩散防止膜。
所述下部电极的第一膜是可以包含从TiN膜，TiAlN膜，TiSiN膜，TaN膜，TaSiN膜，TaAlN膜中选择出的膜。
所述下部电极的第一膜由上层膜和下层膜构成，所述下层膜也可以是Ti膜或者Ta膜的其中之一。
所述下部电极的第一膜和所述下部电极的第三膜也可以包含Ir膜或者IrO2膜的其中之一。
附图说明
下面简要说明附图及符号：
图1是实施例1的半导体存储器件的存储单元剖面图。
图2表示实施例1的半导体存储器件制造方法的剖面图。
图3是本发明的半导体存储器件的电性能图。
图4表示本发明的半导体存储器件的氧阻挡膜的膜厚与接触不良发生率的关系。
图5是实施例2的半导体存储器件的存储单元剖面图。
图6表示实施例2的半导体存储器件制造工序的剖面图。
图7以往的半导体存储器件的存储单元剖面图。
图8是以往的半导体存储器件发生接触不良的说明图。
1、101-MIS晶体管；2、102-存储电容器；3a、103a-源极区；3b、103b-漏极区；4、104-栅电极；5、105-保护绝缘膜；6-第1阻挡膜；7-第2阻挡膜；8、28、106-下部电极；9、107-电容绝缘膜；11、109-连接柱；10、20、100-存储单元；12、108-上部电极；13-接触孔；26-第1阻挡膜；26a-TiAlN膜/Ti膜的叠层膜；26b-从上层依次Pt膜/IrO2膜/Ir膜的叠层膜；27-第2阻挡膜；106a-Ti膜；106b-氧阻挡膜。
具体实施方式
实施例：
本发明者指出了前面所说的以往的半导体存储器件产生不良的原因，以下用图8来说明上述不良的内容。
存储电容器102形成的时侯，在连接柱109上形成下部电极106后，再形成强电介质膜107。强电介质膜107形成的过程中，在氧气环境气氛条件下，为使强电介质结晶，必须进行650～800℃的热处理，此时，如图8所示，就会发生从下部电极106的上方向(箭头a)、横方向(箭头b)而来的氧扩散。从下部电极106上方向(箭头a)的氧扩散被下部电极106中的氧阻挡膜106b阻止。但是，不能阻止从下部电极106横方向(箭头b)而来的氧扩散。这样，因易氧化的Ti膜106a的侧面与强电介质膜107接触，氧从Ti膜106a的侧面向Ti膜106中扩散。扩散的氧进一步使连接柱109的表面氧化。结果连接柱表面氧化，就会发生接点和下部电极的接触不良。
本发明者根据以上见解来完成各实施例。以下参照附图说明关于本发明的实施例。另外，为简便起见，构成各实施例的共同部分，用同一参照符号表示。
实施例1
图1是本发明实施例1的半导体存储器件的存储单元的剖面图。
如图1所示，存储单元10，是MIS晶体管1和存储电容器2的集成化单元。MIS晶体管1由在半导体基片上形成的源极区3a、漏极区3b、和栅电极4构成。进而，在基片上形成保护绝缘膜5。
存储电容器2由下部电极8、电容绝缘膜9和上部电极12构成，其中下部电极8由第1阻挡膜6和第2阻挡膜7组成。
第1阻挡膜6，由从上层开始依次是Ir膜/TiAlN膜/Ti膜的叠层膜组成。Ir膜/TiAlN膜/Ti膜各自的膜厚是：Ir膜100nm、TiAlN膜40nm、Ti膜20nm。
第2阻挡膜7，由从上层开始依次是Pt膜/IrO2膜的叠层膜组成，为了将第1阻挡膜6完全覆盖而设置。Pt膜/IrO2膜的膜厚分别是：Pt膜50nm、IrO2膜150nm。特别的，希望IrO2膜的膜厚在70nm到250nm范围内。
电容绝缘膜9，由具有铋层状钙钛矿结构的SrBi2(Ta1-xNbx)O9构成，为了覆盖下部电极8而形成的。理想的膜厚是在50nm到200nm范围内。
上部电极12，由从上层开始依次是Ti膜/Pt膜的叠层膜形成，为了覆盖电容绝缘膜9上面的至少一部分而设置的。Ti膜/Pt膜各自的膜厚是：Ti膜20nm、Pt膜50nm。另外，对上部电极12，也可以使用叠层膜TiN膜/Pt膜，而取代叠层膜Ti膜/Pt膜。
对本实施例的存储单元10，其MIS晶体管1和存储电容器2，是通过贯穿保护绝缘膜5到达漏极区3b，与下部电极8相接触的连接柱11来相互连接。连接柱11是由钨，多晶硅等形成。
其次，参照图2说明根据本发明实施例1的半导体存储器件的制造方法。图2表示根据本发明实施例1的半导体存储器件制造方法的剖面图。
首先，图2(a)所示工艺过程，由源极区3a、漏极区3b和栅电极4构成了MIS晶体管1，为了覆盖形成的MIS晶体管1的基片表面，形成了保护绝缘膜5。然后，根据干法腐蚀形成贯穿保护绝缘膜5到达MIS晶体管1的漏极区3b的接触孔13。接着，利用化学气相淀积法、深层腐蚀法、CMP法相配合将钨或多晶硅埋入接触孔13内，形成连接柱11。
其次，图2(b)所示工艺过程，在基片上，利用溅射法从下层开始依次将Ti膜、TiAlN膜、Ir膜各膜层叠，就形成叠层膜。然后，为了覆盖连接柱11，采用干法腐蚀在叠层膜上通过集成电路的图案形成，就形成了第1阻挡膜6。接着，为了覆盖保护绝缘膜5、第1阻挡膜6上面和第1阻挡膜6侧面，利用溅射法从下层开始依次将IrO2膜、Pt膜各膜层叠，形成叠层膜。接着，采用干法腐蚀使第1阻挡膜6不要漏出，在Pt膜/IrO2膜叠层膜上通过集成电路的图案形成，就形成了第2阻挡膜7。根据以上工艺过程，由第1阻挡膜6和第2阻挡膜7就形成了下部电极8。
再次，图2(c)所示工艺过程，保护绝缘膜5上面和下部电极8上面，由具有铋层状钙钛矿结构的SrBi2(Ta1-xNbx)O9薄膜构成电容绝缘膜9，电容绝缘膜9是根据有机金属分解法(MOD法)、有机金属化学的气相成膜法(MOCVD法)或溅射法而成膜的。更进一步，在电容绝缘膜9上，利用溅射法从下层开始依次将Pt膜、Ti膜或者将Pt膜、TiN膜各膜层叠，形成叠层膜。然后，将此叠层膜和电容绝缘膜9采用干法腐蚀，通过集成电路的图案形成，就形成了上部电极12。
根据以上所述工艺过程，就形成了由下部电极8、电容绝缘膜9和上部电极12构成的存储数据用存储电容器2。
下面，比较以往的半导体存储器件和本实施例的半导体存储器件的特性。
图3是以往的半导体存储器件和本实施例的半导体存储器件连接柱接触不良发生率的比较图。如图3所示，为使强介电质发生结晶作用，须在氧气环境气氛中，进行700℃，1小时的热处理，以往的半导体存储器件接触不良发生率是97％。与此相对，本实施例的半导体存储器件接触不良发生率是0％，可以看到改善效果很显著。也就是说，如按照本实施例，半导体存储器件的成品率会得到显著的提高。
其次，图4表示本实施例的半导体存储器件，包含在第2阻挡膜7内的氧阻挡膜的膜厚与接触不良发生率的关系。在此，使用IrO2膜作为氧阻挡膜。如图4所示，IrO2膜的膜厚达到70nm以上时，接触不良的发生率变为0％，氧扩散被完全阻止。但是，IrO2膜的膜厚达到250nm以上时，因利用溅射法进行图案形成时变得很困难，所以，希望IrO2膜的膜厚在70nm到250nm范围内。
由以上结果可知道，如按照本实施例1的半导体存储器件，因下部电极被含有Ti或者Ta化合物的第1阻挡膜6被由氧阻挡膜构成的第2阻挡膜7完全覆盖，在形成作为电容绝缘膜9的强电介质膜时，因使强电介质发生结晶作用，即使在氧气环境气氛中，进行热处理也能阻滞由下部电极侧面来的氧扩散。因此，能够防止因连接柱11氧化而发生的接触不良。此外，对本实施例，在形成作为电容绝缘膜9的强电介质膜时，或将形成强电介质膜的时，都能获得到同样的效果。
本实施例，作为第1阻挡膜6，无论是使用从上层依次是Ir膜/TiAlN膜/Ti膜的叠层膜，还是将Ir膜省略，或者取代Ir膜而使用从上层依次是IrO2膜/Ir膜的叠层膜也可获得同样效果。另外，取代TiAlN膜/Ti膜，而选择TiN膜、TiAlN膜、TiSiN膜、TaN膜、TaSiN膜、TaAlN膜中的任何一种膜，也可获得同样效果。还有，使用从TiN膜、TiAlN膜、TiSiN膜、TaN膜、TaSiN膜、TaAlN膜中选择出的上层膜与Ti膜或者Ta膜其中之一的下层膜构成的叠层膜也可获得同样效果。也就是说，理想的第1阻挡膜6含有防止组成连接柱11的元素向电容绝缘膜9扩散的扩散防止膜(例如TiN膜、TiAlN膜、TiSiN膜、TaN膜、TaSiN膜、TaAlN膜)。根据以上所述道理，能过防止电容绝缘膜9的特性下降。
还有，在本实施例中，作为第2阻挡膜，是采用从上层依次是Pt膜/IrO2膜的叠层膜，还是采用IrO2膜，或者从上层依次是Ir膜/IrO2膜的叠层膜，或者是从上层依次是Pt膜/Ir膜/IrO2膜的叠层膜都能获得同样的效果。也就是说，理想的是包含有具有防止氧扩散功能的氧阻挡膜。
进一步，在本实施例中，作为电容绝缘膜9，是采用SrBi2(Ta1-xNbx)O9膜，还是采用其它的具有铋层状钙钛矿结构(bismuth layeredperovskite structure)的强电介质膜[例如，钛酸锆铅(1ead zirconatetitanate：PZT)、钛孙锶钡(barium strontium titanate：BST)或者五酸化钽(tantalum pentoxide)]都能获得同样的效果。
实施例2
图5是根据本发明实施例2的半导体存储器件的存储单元20的剖面图。
如图5所示，存储单元20，是MIS晶体管1与存储电容器22的集成化单元。MIS晶体管1是由在半导体基片上形成的源极区3a、漏极区3b和栅电极4构成。进而，在基片上，形成保护绝缘膜5。
存储电容器22，由下部电极28、电容绝缘膜9和上部电极12构成，其中下部电极28由第1阻挡膜26和第2阻挡膜27组成。
第1阻挡膜26，由从上层依次是TiAlN膜/Ti膜的叠层膜26a和从上层依次是Pt膜/IrO2膜/Ir膜的叠层膜26b构成。Pt膜/IrO2膜/Ir膜/TiAlN膜/Ti膜的各自的膜厚分别是：Pt膜50nm、IrO2膜80nm、Ir膜100nm、TiAlN膜40nm、Ti膜20nm。
第2阻挡膜27，是由IrO2膜形成，为了将第1阻挡膜26的侧面完全覆盖而设置的。对IrO2膜，其膜厚是150nm。特别是，希望IrO2膜的膜厚在70nm到250nm范围内。
电容绝缘膜9，由具有铋层状钙钛矿结构的SrBi2(Ta1-xNbx)O9形成，为了覆盖下部电极28而形成。理想的膜厚是在50nm至200nm范围内。
上部电极12，由从上层依次是Ti膜/Pt膜层叠而成的叠层膜构成，为了覆盖电容绝缘膜9上面至少一部分而设置的。Ti膜/Pt膜各自的膜厚是：Ti膜20nm；Pt膜50nm。对上部电极12，可以采用TiN膜/Pt膜的叠层膜，而取代Ti膜/Pt膜的叠层膜。
本实施例的存储单元20，MIS晶体管1和存储电容器22，通过贯穿保护绝缘膜5到达漏极区3b，与下部电极28接触的连接柱11相互连接。连接柱11是由钨或者多晶硅组成。
参照图6说明根据本实施例的半导体存储器件的制造方法。图6表示本实施例的半导体存储器件制造方法的剖面图。
首先，图6(a)所示工艺过程，由源极区3a、漏极区3b和栅电极4构成MIS晶体管1，为了覆盖所形成的MIS晶体管1基片的表面，而形成保护绝缘膜5。然后，通过干法腐蚀形成，贯穿保护绝缘膜5到达MIS晶体管1的漏极区3b的接触孔13。接着，在接触孔13内利用化学气相淀积法、深层腐蚀法、CMP法相配合形成由钨或多晶硅组成的连接柱11。
其次，图6(b)所示工艺过程，在基片上，利用溅射法从下层开始依次将Ti膜、TiAlN膜、Ir膜、IrO2膜、Pt膜层叠，形成叠层膜。然后，为了覆盖连接柱11，采用干法腐蚀在叠层膜上通过集成电路的图案形成，就形成了第1阻挡膜26。再次，为了覆盖保护绝缘膜5上面及第1阻挡膜26的上面和第1阻挡膜26的侧面，利用溅射法使IrO2膜成膜。接着，采用干法腐蚀，为了不使第1阻挡膜26的侧面漏出，在IrO2膜上通过集成电路的图案形成，形成第2阻挡膜27。根据以上工艺过程，由第1阻挡膜26和第2阻挡膜27形成下部电极28。
再次，图6(c)所示工艺过程，在保护绝缘膜5上面和下部电极28上面，形成电容绝缘膜9。电容绝缘膜9是由具有铋层状钙钛矿结构的SrBi2(Ta1-xNbx)O9薄膜组成，根据有机金属分解法(MOD法)、有机金属化学的气相成膜法(MOCVD法)或者溅射法而成膜的。进而，在电容绝缘膜9上，利用溅射法从下层开始按Pt膜、Ti膜的顺序或者Pt膜、TiN膜的顺序将各膜层叠，形成叠层膜。然后，采用干法腐蚀，通过集成电路的图案形成，该叠层膜和电容绝缘膜9就形成了上部电极12。
根据以上所述工艺过程，由下部电极28、电容绝缘膜9和上部电极12构成就形成了存储数据用存储电容器22。
按照本实施例的半导体存储器件，为使强介电质发生结晶作用，须在氧气环境气氛中，进行700℃，1小时的热处理情况下，与按照上述实施例1的半导体存储器件同样，如图3所示，接触不良发生率也是0％，可以看到，与以前的半导体存储器件比较改善效果非常显著。也就是说，按照本实施例，半导体存储器件的成品率能够得到显著的提高。
其次，本实施例的半导体存储器件，其第2阻挡膜27的氧阻挡膜的膜厚与接触不良发生率的关系，与上述实施例1的第2阻挡膜7同样，也如图4所是那样，在此，采用IrO2膜作为氧阻挡膜。如图4所示，IrO2膜的膜厚达到70nm以上时，接触不良的发生率变为0％，氧扩散被完全阻止。但是，IrO2膜的膜厚达到250nm以上时，利用溅射法进行图案形成时变得很困难，所以，希望IrO2膜的膜厚在70nm至250nm范围内。
由以上结果可知道，根据本实施例的半导体存储器件，因第1阻挡膜26中至少含有Ti或者Ta化合物的叠层膜26a的侧面，被由氧阻挡膜组成的第2阻挡膜27覆盖着，形成了下部电极28，在形成作为电容绝缘膜9的强电介质膜时，为使强电介质发生结晶作用，须在氧气的环境气氛中进行热处理的情况下，也能阻滞来自下部电极28侧面的氧扩散。因此，能够防止因接触器11氧化而发生的接触不良。此外，对本实施例，在形成了作为电容绝缘膜9的强电介质膜时，或者将形成强电介质膜时，都能获得同样的效果。
在本实施例方面，作为第1阻挡膜26，是采用由从上层依次是TiAlN膜/Ti膜的叠层膜26a，和从上层依次是Pt膜/IrO2膜/Ir膜的叠层膜26b构成的叠层膜，或是作为叠层膜26b，可以只使用Ir膜的单层膜。此外，作为叠层膜26b，采用从上层依次是IrO2膜/Ir膜的叠层膜，或者从上层依次Pt膜/Ir膜的叠层膜都能获得同样效果。另外，作为叠层膜26a，也可以选择TiN膜、TiAlN膜、TiSiN膜、TaN膜、TaSiN膜、TaAlN膜中的其中之一使用。另外，作为叠层膜26a，从TiN膜、TiAlN膜、TiSiN膜、TaN膜、TaSiN膜、TaAlN膜中选择出其中之一作上层膜，从Ti膜或者Ta膜选择其中之一作下层膜，采用由此上层膜和下层膜构成的叠层膜也可获得同样效果。也就是说，理想的第1阻挡膜26包含有防止组成连接柱11的元素向电容绝缘膜9扩散的扩散防止膜(例如TiN膜、TiAlN膜、TiSiN膜、TaN膜、TaSiN膜、TaAlN膜)。根据以上所述，能够防止电容绝缘膜9的特性下降。
还有，在本实施例中，作为第2阻挡膜27，是采用IrO2膜，还是采用从上层依次是Ir膜/IrO2膜的叠层膜，或者采用从上层依次是Pt膜/IrO2膜的叠层膜，或者是采用从上层依次是Pt膜/Ir膜/IrO2膜的叠层膜，都能获得同样的效果。也就是说，理想的是包含有具有防止氧扩散功能的氧阻挡膜。
进一步，在本实施例中，作为电容绝缘膜9，是采用SrBi2(Ta1-xNbx)O9膜，或是采用其它的具有铋层状钙钛矿结构(bismuth layeredperovskite structure)的强电介质膜[例如，钛酸锆铅(lead zirconatetitanate：PZT)、钛酸锶钡(barium strontium titanate：BST)或者五酸化钽(tantalum pentoxide)]都能获得同样的效果。
根据本发明，因能够阻滞来自下部电极侧面的氧扩散，所以能够防止由于连接柱的氧化而发生的接触不良。

Claims (10)

1.一种半导体存储器件，具有存储数据用的存储电容器，该存储电容器由与连接柱相连接的下部电极、上部电极和介于下部电极与上部电极之间的电容绝缘膜构成，其特征在于：
所述下部电极包含有与所述连接柱相接触的下部电极的第一膜和设置在所述下部电极的第一膜上具有防止氧扩散功能的下部电极的第二膜，以及
其中所述下部电极的第二膜是覆盖在所述下部电极的第一膜的上面和侧面。
2.根据权利要求项1所述的半导体存储器件，其特征在于：所述下部电极的第一膜含有防止构成所述连接柱的元素向所述电容绝缘膜扩散的扩散防止膜。
3.根据权利要求项2所述的半导体存储器件，其特征在于：所述下部电极的第一膜所包含的膜是从TiN膜，TiAlN膜，TiSiN膜，TaN膜，TaSiN膜及TaAlN膜中选择出的膜。
4.根据权利要求项3所述的半导体存储器件，其特征在于：所述下部电极的第一膜是由上层膜和下层膜构成；所述下层膜是Ti膜或者Ta膜。
5.根据权利要求项2所述的半导体存储器件，其特征在于：所述下部电极的第二膜包含Ir膜或者IrO2膜。
6.一种半导体存储器件，具有存储数据用的存储电容器，该存储电容器由与连接柱相连接的下部电极、上部电极和介于下部电极与上部电极之间的电容绝缘膜构成，其特征在于：
所述下部电极包含有与所述连接柱相接触的下部电极的第一膜和覆盖在所述下部电极的第一膜上面的下部电极的第二膜和覆盖在所述下部电极的第一膜侧面的下部电极的第三膜；
所述下部电极的第二膜和下部电极的第三膜具有防止氧扩散功能。
7.根据权利要求项6所述的半导体存储器件，其特征在于：所述下部电极的第一膜含有防止构成所述连接柱的元素向所述电容绝缘膜扩散的扩散防止膜。
8.根据权利要求项7所述的半导体存储器件，其特征在于：所述下部电极的第一膜所包含的膜是从TiN膜，TiAlN膜，TiSiN膜，TaN膜，TaSiN膜及TaAlN膜中选择出的膜。
9.根据权利要求项8所述的半导体存储器件，其特征在于：所述下部电极的第一膜是由上层膜和下层膜构成，所述下层膜是Ti膜或者Ta膜。
10.根据权利要求项7所述的半导体存储器件，其特征在于：所述下部电极的第二膜和所述下部电极的第三膜分别包含Ir膜或者IrO2膜。
CNB011040734A 2000-02-22 2001-02-21 半导体存储器件 Expired - Fee Related CN1184691C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP043928/2000 2000-02-22
JP2000043928A JP2001237395A (ja) 2000-02-22 2000-02-22 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1310477A CN1310477A (zh) 2001-08-29
CN1184691C true CN1184691C (zh) 2005-01-12

Family

ID=18566768

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011040734A Expired - Fee Related CN1184691C (zh) 2000-02-22 2001-02-21 半导体存储器件

Country Status (6)

Country Link
US (1) US6847074B2 (zh)
EP (1) EP1128417A3 (zh)
JP (1) JP2001237395A (zh)
KR (1) KR20010083237A (zh)
CN (1) CN1184691C (zh)
TW (1) TW478145B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060054A (ja) * 2001-08-10 2003-02-28 Rohm Co Ltd 強誘電体キャパシタを有する半導体装置
KR20030021525A (ko) * 2001-09-06 2003-03-15 유주성 사용자(나)만의 독립적 3차원 캐릭터 인터페이스
KR100422594B1 (ko) * 2001-09-12 2004-03-16 주식회사 하이닉스반도체 반도체 소자의 커패시터 및 제조방법
US20040087080A1 (en) * 2002-10-23 2004-05-06 Uwe Wellhausen Methods for producing thin layers, such as for use in integrated circuits
US20050087788A1 (en) * 2003-10-22 2005-04-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP5010121B2 (ja) * 2005-08-17 2012-08-29 セイコーエプソン株式会社 半導体装置の製造方法
JP4703349B2 (ja) * 2005-10-11 2011-06-15 Ｏｋｉセミコンダクタ株式会社 アモルファス膜の成膜方法
US7692178B2 (en) * 2006-03-08 2010-04-06 Panasonic Corporation Nonvolatile memory element, nonvolatile memory apparatus, and method of manufacture thereof
US8546944B2 (en) 2010-12-22 2013-10-01 Intel Corporation Multilayer dielectric memory device
JP6126593B2 (ja) * 2012-06-29 2017-05-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
US11107820B2 (en) * 2019-09-13 2021-08-31 Nanya Technology Corporation Semiconductor device and method for fabricating the same
KR20210047119A (ko) 2019-10-21 2021-04-29 삼성전자주식회사 금속 질화막 제조방법 및 금속 질화막을 포함하는 전자 소자

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3197782B2 (ja) * 1994-04-29 2001-08-13 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 半導体集積回路コンデンサおよびその電極構造
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5622893A (en) * 1994-08-01 1997-04-22 Texas Instruments Incorporated Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes
KR0144932B1 (ko) * 1995-01-26 1998-07-01 김광호 반도체 장치의 캐패시터 및 그 제조방법
JPH09102590A (ja) * 1995-10-05 1997-04-15 Ricoh Co Ltd 薄膜キャパシタ
JP3388089B2 (ja) * 1996-04-25 2003-03-17 シャープ株式会社 不揮発性半導体メモリ素子の製造方法
DE19640244A1 (de) * 1996-09-30 1998-04-02 Siemens Ag Kondensator mit einem Elektrodenkern und einer dünnen Edelmetallschicht als erster Elektrode
KR100190111B1 (ko) * 1996-11-13 1999-06-01 윤종용 반도체장치의 커패시터 제조방법
JP4214553B2 (ja) * 1996-12-26 2009-01-28 ソニー株式会社 誘電体キャパシタおよび不揮発性メモリ
US6294420B1 (en) * 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
JPH10223855A (ja) * 1997-02-06 1998-08-21 Hitachi Ltd 半導体メモリ装置及び半導体メモリ装置の製造方法
DE19712540C1 (de) * 1997-03-25 1998-08-13 Siemens Ag Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells
DE19829300B4 (de) * 1997-06-30 2006-05-18 Hyundai Electronics Industries Co., Ltd., Ichon Ferroelektrische Speichereinrichtung mit elektrischer Verbindung zwischen einer unteren Kondensatorelektrode und einem Kontaktstopfen sowie Verfahren zu deren Herstellung
US6078072A (en) * 1997-10-01 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor
JPH11186524A (ja) 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100275726B1 (ko) * 1997-12-31 2000-12-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
JPH11307736A (ja) * 1998-04-22 1999-11-05 Sharp Corp 半導体メモリ素子の製造方法
US6358810B1 (en) * 1998-07-28 2002-03-19 Applied Materials, Inc. Method for superior step coverage and interface control for high K dielectric capacitors and related electrodes

Also Published As

Publication number Publication date
CN1310477A (zh) 2001-08-29
KR20010083237A (ko) 2001-08-31
EP1128417A2 (en) 2001-08-29
US6847074B2 (en) 2005-01-25
US20010015451A1 (en) 2001-08-23
TW478145B (en) 2002-03-01
EP1128417A3 (en) 2005-09-14
JP2001237395A (ja) 2001-08-31

Similar Documents

Publication Publication Date Title
CN1248305C (zh) 制造半导体器件的方法
JP3759859B2 (ja) 半導体装置およびその製造方法
CN1873917A (zh) 形成方法以及包含钌和包含钨层的集成电路结构
US7781812B2 (en) Semiconductor device for non-volatile memory and method of manufacturing the same
CN1184691C (zh) 半导体存储器件
CN1264220C (zh) 强电介质存储装置及其制造方法
US7910968B2 (en) Semiconductor device and method for manufacturing the same
CN1877842A (zh) 半导体器件及其制造方法
WO2006103779A1 (ja) 半導体装置及びその製造方法
CN1917148A (zh) 半导体器件及其制造方法、以及薄膜器件
CN1162900C (zh) 制造微电子器件的方法和微电子器件
JP2008135543A (ja) 不揮発性記憶装置およびその製造方法
JP5018772B2 (ja) 半導体装置の製造方法
CN1714452A (zh) 半导体器件及其制造方法
KR100402943B1 (ko) 고유전체 캐패시터 및 그 제조 방법
CN1294625C (zh) 半导体装置及其制造方法
CN1606163A (zh) 半导体器件
CN1926686A (zh) 半导体装置及其制造方法
CN1513203A (zh) 具氢阴障层的微电子结构
CN1943033A (zh) 半导体装置及其制造方法
KR20030019273A (ko) 반도체 집적 회로 장치 및 그 제조방법
JP4649899B2 (ja) 半導体記憶装置およびその製造方法
CN1242483C (zh) 含有复合式接触栓塞的存储元件与制造方法
CN1457099A (zh) 堆栈式电容器的结构及其制造方法
KR20070011273A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: PANASONIC ELECTRIC EQUIPMENT INDUSTRIAL CO.,LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRONICS CORP.

Effective date: 20010817

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20010817

Applicant after: Matsushita Electric Industrial Co., Ltd.

Applicant before: Matsushita Electronics Corp.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050112

Termination date: 20160221

CF01 Termination of patent right due to non-payment of annual fee