JPH09102590A - 薄膜キャパシタ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 強誘電体半導体メモリ、ＤＲＡＭ等に用いる
キャパシタ素子を高誘電率材料、または強誘電体材料の
薄膜で構成する際、前記キャパシタ素子の安定した特性
を再現良く実現できる手段を提供する。 【解決手段】 キャパシタ構造の各部位が基板上に上部
電極層、誘電層、下部電極層と順次積層して構成された
薄膜キャパシタにおいて、下部電極層が白金薄膜と該白
金薄膜と基板との界面に設けた単層膜または多層膜の中
間層で構成されたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、薄膜キャパシタに関する。

【０００２】

【従来技術】

１．Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｐｕｂｌｉｃａｔｉ
ｏｎ Ｎｕｍｂｅｒ：ＷＯ ９３／１２５４２ ビスマス層状強誘電体材料を使用した強誘電体半導体メ
モリに関するもの。 ２．「強誘電体薄膜集積化技術」塩崎忠 監修 サイエ
ンスフォーラム社 高誘電率材料、強誘電体材料を薄膜キャパシタとして半
導体装置と融合させた技術。 ３．Ａｎａｌｙｓｅｓ ｏｆ Ｐｔ／Ｔｉ Ｅｌｅｃｔ
ｒｏｄｅｓ ｆｏｒ ＰＬＺＴ Ｃａｐａｃｉｔｏｒｓ Ｊ．Ｏ．Ｏｌｏｗｏｌａｆｅ ｅｔ ａｌ．：Ｍａｔ．
Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．２４３
（１９９２）３５５ Ｐｔ／基板界面の中間層にチタン金属を採用しプロセス
温度と電極材料の相互拡散についての報告。

【０００３】

【発明が解決しようとする課題】ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は
１９７０年に発表されて以来着実に集積度を増し現在で
は６４メガビットＤＲＡＭの試作にまで至っている。Ｄ
ＲＡＭは、電荷を蓄えるキャパシタとスイッチ素子（Ｍ
ＯＳ Ｔｒａｎｓｉｓｔｏｒ）のわずか２素子で、書き
換えの自由な１ビットのメモリセルが構成できるため高
集積で低ビット単価なメモリとして発展してきた。しか
し次世代超高集積のギガビットＤＲＡＭでは、メモリセ
ルの微細化と構造の複雑化が進行し製造技術が非常に難
しくなる問題とともに、開発・製造コストが著しく増大
するという経済性の問題が顕在化し始めてきた。この問
題を解決するには、より簡単な構造を持つメモリセル構
造と低コストな製造技術の開発が必要となる。メモリセ
ルの微細化と構造の複雑化が進行し製造技術が非常に難
しくなる問題とは以下の事柄である。集積度の増加に対
しメモリセルに割り当てられる面積は減少せざるをえな
い。これに伴い各素子の縮小が要請される。キャパシタ
の電荷を蓄える能力は

【数１】 であり単純にＳの減少、及びＣの減少に通じる。メモリ
としての電荷保持量をある値に保つ為にはｄ：膜厚を減
少させる、立体構造を作製し見かけのＳ：電極面積を増
す、またはεγ：比誘電率の高い材料を使用する、の対
策が考えられる。これらのうち先の２者は膜厚に関して
絶縁破壊に近い電界強度になる限界の薄膜化が既に成さ
れており、立体構造ではトレンチ、スタック、またはフ
ィン構造を採用し製造技術の困難さが増加してきたしこ
れも限界に近いと思われる。従って比誘電率の高い材料
を用いることが必須となる。従来のキャパシタ用誘電体
膜としてＳｉＯ₂やＳｉ₃Ｎ₄が用いられてきたが、これ
らと比較し、高誘電率材料、強誘電体材料は５０〜１０
００倍の比誘電率をもち、例えば、ＰＺＴ（ジルコン酸
チタン酸鉛）膜のようにＳｉＯ₂の５００倍近い比誘電
率をもつ材料が実現すればギガビット世代の微小な
（０．１〜０．２μｍ²）メモリセルの中に単純なキャ
パシタ構造で回路動作上十分な電荷を蓄えることが可能
になる。この様な高誘電率材料、強誘電体材料の薄膜化
は精力的に開発されつつありその開発過程は成書として
「強誘電体薄膜集積化技術」（サイエンスフォーラム出
版）に記されている。これら材料を用いた薄膜キャパシ
タ作製においてはＳｉ基板や多結晶Ｓｉ電極上に堆積す
ると誘電率の低いＳｉＯ₂層が形成され実効的な電気容
量の低減を招き、また熱処理工程中に相互拡散が生じる
のでＳｉ電極と高誘電率材料、強誘電体材料からなる容
量素子の形成は困難である。従って電極技術として、
１．耐酸化性に優れている、２．高誘電率材料または強
誘電体材料との整合性がよい、３．相互拡散が少なくＳ
ｉ系誘電体材料と密着性が良い、こと等が要求される。

【０００４】以上の技術的背景より、本発明の第１の目
的は、強誘電体半導体メモリ、ＤＲＡＭ等に用いるキャ
パシタ素子を高誘電率材料、または強誘電体材料の薄膜
で構成する際、前記キャパシタ素子の安定した特性を再
現良く実現できる手段を提供することを目的とする。誘
電体材料と電極との密着性を高めるために密着層を使用
することは、Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒ
ｏｃ．Ｖｏｌ．２４３（１９９２）で報告されている
が、この場合にプロセス温度と材料の相互拡散が問題視
されている。キャパシタとして高誘電率材料、または強
誘電体材料を使用する際、これら材料の抵抗率は絶縁体
のオーダに属するものの、従来のＳｉＯ₂等と比較する
と多結晶体であること、及び材料自身の物性により２〜
３桁程低い。キャパシタの電荷放電特性は、抵抗値、電
気容量の積が時定数として算出され、これはリーク特性
として定量化されている。ＤＲＡＭ応用に当たっては現
状のリーク特性の改善が必要である。したがって、本発
明の第２の目的は、誘電体膜堆積前の下部電極膜形態に
着目し、リーク特性の改善を目的とするものである。

【０００５】本発明の第３の目的は、ＤＲＡＭのメモリ
セル構造を持ち、強誘電体の自発分極を利用することで
バックアップ不要な不揮発性半導体メモリの実現を目的
とするものである。半導体（ＭＯＳメモリ）の分野で
は、高速でデータの書き換えが必要な用途にはＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が使用
され、データの書き換えよりもデータの保持が重要な用
途にはＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）が
用いられている。ＳＲＡＭやＤＲＡＭは記憶を蓄積して
いる素子の一部がＳｉ基板との接合であり、データとし
て蓄積されている電荷が接合リークとして流出するた
め、これを補う機構が必要となっている。またＤＲＡＭ
に関しては前述のとおりである。ＳＲＡＭの場合にはＤ
Ｃ電源からの供給であり、ＤＲＡＭは間欠的なリフレッ
シュ動作にて流出データの回復を行っている。これに対
して、ＲＯＭは、ウエハープロセスでデータを書き込む
マスクＲＯＭでは一度の書き込みだけであり、その反面
データ保持に制限はない。一般に不揮発性メモリと呼ば
れているメモリは、ユーザでデータの書き込みが可能
で、かつデータ保持に電源が不要なメモリを総称してい
る。さらに不揮発性メモリは、データの書き換え回数制
限や書き換え方式によって様々な種類のものが考案され
ている。それらは以下の通りである。 １：ＯＴＰＡＯＭ、２：ＥＰＲＯＭ、３：フラッシュ、
４：ＥＥＰＲＯＭ、５：ＮＶＲＡＭ、６：強誘電体ＲＡ
Ｍ 次表１に理想的なメモリと現状メモリとの差異を示す。

【０００６】

【表１】

【０００７】この様な観点から考える強誘電体不揮発性
メモリは容量の制限、書き換え回数の制限があるもの
の、最も理想的なメモリに近いことがわかる。さらに容
量に関しては今後のデザインルールの縮小や、プロセス
技術の開発等によりブレークスルーされていくものとの
見通しがある。この様な訳で現在理想的なメモリが実現
できる唯一の素子として精力的に研究されている。その
中での問題点は書き換え回数の向上である。現在システ
ム構成によりこの書き換え回数の信頼性は一概に言えな
いが、１０¹³回をクリアすれば実用化のメドがつくと言
われている。この強誘電体メモリの書き換え回数による
特性劣化（ＦＲＡＭのファティグ）は、分極反転の繰返
し疲労、及び電極材料の強誘電体薄膜中への拡散、強誘
電体薄膜中の格子内酸素原子の分散、及びこれによる空
間電荷の発生など各種の要因により生じている。ファテ
ィグフリー材料としてはＩｎｔｅｒｎａｔｉｏｎａｌ
Ｐｕｂｌｉｃａｔｉｏｎ Ｎｕｍｂｅｒ ＷＯ：９３／
１２５４２にビスマス層状構造強誘電体が有効であるこ
とが示されている。しかしこれら強誘電体材料を製膜す
るのにはプロセス温度が８００℃程の高温を必要とし、
基板、電極層、誘電体層の相互拡散が問題になる。本発
明の第４の目的は、ビスマス層状構造強誘電体を不揮発
性メモリ半導体装置に用いたときの問題を解決すること
を目的とするものである。さらにビスマス層状構造強誘
電体以外の強誘電体材料を用いて不揮発性メモリを実施
する場合において、従来から報告されているペロブスカ
イト型強誘電体では先述のファティグが問題になる。本
発明の第５の目的は、ペロブスカイト型強誘電体をファ
ティグフリーに近い特性に改善することを目的とするも
のである。

【０００８】

【構成】本発明者らは、ＤＲＡＭおよび強誘電（不揮発
性）メモリ等の半導体装置の機能の出現に必要な薄膜キ
ャパシタの材料の選定を行い、かつ誘電体材料により決
定されるプロセス温度に対し、各中間層候補の耐熱性を
評価し、前記半導体装置の機能の出現に適当な前記中間
層の組合せ、さらには該中間層の厚さを見い出し、本発
明に到達した。本発明の薄膜キャパシタの基本構成を図
１に示す。本発明の薄膜キャパシタは、図１に示すよう
に、キャパシタ構造の各部位が基板上に上部電極層、誘
電体層、下部電極層と順次積層して構成された薄膜キャ
パシタにおいて、下部電極層が白金薄膜と該白金薄膜と
基板との界面に設けた単層膜または多層膜の中間層で構
成されることを特徴とする。本発明の薄膜キャパシタの
前記中間層は、タンタル、チタンまたはこれら金属元素
の酸化物あるいは窒化物から成るものである。前記中間
層は、白金薄膜と基板に対し密着性が良く、白金薄膜を
基板に安定に設けることができる。また該中間層はその
機能を果たすためには連続膜であることが必要である
が、該中間層は５ｎｍ以上で連続膜の形態を取るので、
その厚さは５ｎｍ以上とすることが好ましい。さらに前
記中間層は、熱履歴による合金化や結晶性の変化に伴う
クラック、ヒロックの発生は３０ｎｍ以下の膜厚により
防止することが可能になり、結果として下部電極表面層
の表面粗さを±２０ｎｍ以下に抑えることが可能とな
り、薄膜キャパシタの高特性化、及びその安定性、再現
性を実現することができる。例えば、酸化タンタルの熱
履歴に対する結晶化の挙動は、スパッタ製膜、電子線蒸
着などの方法で堆積させたとき堆積直後はアモルファス
状態である。膜は、６５０〜６９０℃の温度で結晶化す
る。この時の構造変化により膜厚が厚いとクラックなど
を生じてしまい下地層としては好ましくない。製膜条
件、及び膜厚の最適化により３０ｎｍ以下の薄膜では構
造変化によるクラックの発生が防げ良好な表面を与え
る。また半導体装置への応用では各種層構造がなされ立
体的な素子が作り込まれる。この時層間絶縁膜、Ａｌ配
線膜、パッシベーション膜等の段差被覆性を考慮したと
き、下部電極構成は極力薄いことが望まれる。このよう
な理由から中間層を単層、または多層構成にしたとき、
各単層の膜厚は５〜３０ｎｍがよい。

【０００９】誘電体膜は素子機能別に種々のセラミック
材料が使用可能であり、主に素子の使用環境温度範囲内
で強誘電体であるチタン酸バリウム、チタン酸ストロン
チウム、およびこれらの固溶体や、ジルコン酸チタン酸
鉛、ジルコン酸チタン酸ランタン鉛、等のペロブスカイ
ト型強誘電体、またチタン酸ビスマス、タンタル酸ビス
マスストロンチウム、タンタル酸ビスマスバリウム、ニ
オブ酸ビスマスストロンチウム、ニオブ酸ビスマスバリ
ウム、これら固溶体等のビスマス層状構造強誘電体、さ
らにニオブ酸ストロンチウムバリウムなどのタングステ
ンブロンズ型強誘電体等である。ペロブスカイト構造を
有する強誘電体はＰＺＴに代表されるよう、鉛元素を含
む。これら材料を用いた不揮発性メモリの応用は、分極
反転サイクル数の増加に伴う強誘電性の劣化があり、そ
の原因として蒸気圧の高い鉛、もしくは酸化鉛が膜堆積
中に欠損し、結晶中に点欠陥、または酸素空位を形成
し、これがファティグの原因と考えられる。製膜時の欠
陥を補償するために、ランタンなどの添加物を加えた変
性ＰＺＴの試みも行われているが電界に依存した酸素空
位の偏析には効果を示さない。本発明においては、前記
白金薄膜の下面に、中間層として酸化タンタルを配置さ
せた場合、酸化タンタルは不安定化合物であり、その化
学組成は一般にＴａ₂Ｏ₅からＴａＯまで製膜条件により
変化が可能であるので、この不定比性が原因で下部電極
から誘電体膜に酸素供給が可能であり、ファティグ特性
の改善ができるものである。

【００１０】下部電極構造体中のＰｔ表面の表面粗さ
は、上に堆積する前述の誘電体材料の特性に大きく作用
を示す。本発明の対象としている誘電体材料は多結晶体
であり、膜形態と各種電気特性の関係は密接なものが有
り、膜形態を左右する下地表面の平滑性は従って重大な
役目を示す。具体的にはＰｔ表面の凹凸に比例して誘電
体リーク特性は劣化する。従って極力平滑な面が要求さ
れる。これは誘電体自身の抵抗値が電界強度依存を持
ち、電極凹凸は局部的な電界集中を発生させることに起
因する。表面粗さの測定にはＡＦＭ（Ａｔｏｍｉｃ Ｆ
ｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）などの計測器で原子
層レベルの測定が可能である。本発明の実施項目におけ
る表面性の評価はＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）測定と対応が取れかつ広範な面
積を簡便に測定できうる干渉法による表面測定器（商品
名ＺＹＧＯ）を用い、その中心線平均粗さＲａ、及び有
効視野内での最大、最小値範囲にて定量化を行った。本
発明において半導体メモリ機能の種別により誘電体材料
が決定され、その材料によりプロセス温度が決定し、更
にプロセス温度に充分平滑性を保つことが可能な中間層
の組合せが導かれる。表２にその組合せ一覧を示す。

【００１１】

【表２】 前表中、ＢＬＳＦとは、（Ｂｉｓｍｕｔｈ Ｌａｙｅｒ
Ｓｔｒｕｃｔｕｒｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
ｓ：ビスマス層状構造強誘電体を指し、たとえばＢａＢ
ｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＢａＢｉ₂Ｎｂ
₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉及びこれら固溶体等が挙げら
れる。

【００１２】

【実施例】

実施例１ 半導体装置としてのＤＲＡＭや不揮発性ＲＡＭの構成
は、ＭＯＳトランジスタを形成した後、下部電極、誘電
体薄膜、上部電極のサンドイッチ形状を作り、配線など
のメタライゼーション工程を経て作製される。本実施例
においては、このサンドイッチ電極で薄膜キャパシタを
評価すべく、ＭＯＳトランジスタの製造工程は省略し、
以下の層構成で行った。Ｓｉウエハ基板上にＳｉＯ₂フ
ィールド酸化膜（１μｍ）を形成した後、下部電極層と
してＰｔ（２００ｎｍ）／Ｔｉ（３０ｎｍ）、Ｐｔ（２
００ｎｍ）／Ｔａ（３０ｎｍ）をスパッタリング法など
の真空製膜法により堆積させた。試料は酸素雰囲気中５
００〜８００℃の熱履歴を経た後、ＺＹＧＯにより表面
粗さを測定した。また下部電極層を堆積した後、Ｓｏｌ
−ｇｅｌ法によりＰＬＺＴ（８／６０／４０）膜厚２０
０ｎｍ積層し、そのリーク特性を評価した。図２にチタ
ン中間層を採用したときの表面形態写真を示す。熱処理
温度は８００℃である。またＺＹＧＯによる測定結果を
図３に示す。温度に対する表面粗さを図４に、また電界
強度に対するＳｏｌ−ｇｅｌ製膜ＰＬＺＴのリーク電流
密度を図５に示す。この測定には微小電流電圧計を用
い、電極面積５００μｍ²、誘電体の誘電緩和現象が十
分無視できるよう１秒の緩和時間を置き各電圧における
電流値を測定した。製膜温度は６５０℃である。この様
に表面粗さとリーク電流特性には強い対応が有り、表面
粗さＲａ＝２ｎｍ以下、または有効視野内、最大−最小
範囲±１０ｎｍ以下のＰｔ表面で良好な特性を得た。

【００１３】実施例２ 実施例１と同様に試料作製を行った。下部電極構造はＰ
ｔ（２００ｎｍ）／ＴａＯ（３０ｎｍ）、Ｐｔ（２００
ｎｍ）／Ｔａ（３０ｎｍ）／ＴａＯ（３０ｎｍ）、Ｐｔ
（２００ｎｍ）／ＴｉＮ（３０ｎｍ）およびＰｔ（２０
０ｎｍ）／Ｔｉ（３０ｎｍ）である。ＢＬＳＦとしてＳ
ｒＢｉ₂Ｔａ₂Ｏ₉をＳｏｌ−ｇｅｌ法により２００ｎｍ
製膜した。製膜温度は８００℃である。各試料において
Ｐ−Ｅヒステリシス特性を測定し、分極反転回数と初期
の残留分極値に対する相対変化を求めた（図６）。電極
面積は１００μｍ²である。分極反転の条件は１ＭＨｚ
のバイポーラパルスを与え、その電圧は強誘電体の抗電
界の２．５倍の電界強度に相当する電圧を印加した。中
間層にＴｉを採用した試料では１０⁹回から若干の減少
は見られるが、他の試料では劣化は観測されない。Ｔｉ
を除く各種下部電極構造の８００℃熱履歴後の表面粗さ
はＲａ＝２ｎｍ以下、または有効視野内、最大−最小範
囲±１０ｎｍ以下の値であった。

【００１４】実施例３ 実施例１と同様に試料作製を行った。下部電極構造はＰ
ｔ（２００ｎｍ）／ＴａＯ（３０ｎｍ）、Ｐｔ（２００
ｎｍ）／ＴａＯ（３０ｎｍ）／Ｔａ（３０ｎｍ）、Ｐｔ
（２００ｎｍ）／Ｔａ（３０ｎｍ）／ＴａＯ（３０ｎ
ｍ）／Ｔａ（３０ｎｍ）およびＰｔ（２００ｎｍ）／Ｔ
ｉ（３０ｎｍ）である。ペロブスカイト型強誘電体とし
てＰＬＺＴ（８／６０／４０）をＳｏｌ−ｇｅｌ法によ
り２５０ｎｍ製膜した。製膜温度は６５０℃である。実
施例２と同様な評価を行った。その結果を図７に示す。
ＴａＯを中間層に用いない試料では劣化が顕著であり、
一方他の試料ではその２桁ほど繰り返しサイクル数に対
する特性が良い１０¹¹回である。Ｔｉを中間層に持つ試
料で以下の測定を試みた。すなわち印加パルスの最大電
界強度を２００ｋＶ／ｃｍから３６０ｋＶ／ｃｍまで変
えたとき５０％劣化する分極反転サイクル数は電界強度
の逆数に比例しこの電界依存性より加速係数が得られ、
この試料では１．２×１０^-3ｋＶ／ｃｍになった。これ
は電界強度の逆数１／Ｅが１．２×１０^-3変化したと
き、劣化サイクル数が１桁変化することに相当してお
り、従って３．３Ｖ駆動では１×１０¹²と見積もれ、ま
たＴａＯを中間層とした場合は、さらに２桁ほど寿命が
長いので特に有効と思われる。

【００１５】

【効果】

〔請求項１〕高誘電率材料や強誘電体材料を用いた薄膜
キャパシタを作製するにあたり、下地基板と密着性の高
い各種中間層を設けることで、Ｐｔ下部電極表面の粗さ
をそこねることが無く、かつ高特性化、及びその安定
性、再現性を確保された薄膜キャパシタが提供された。 〔請求項２〕下部電極層白金表面の表面粗さを±２０ｎ
ｍ以下にすることで薄膜キャパシタの高特性化、及びそ
の安定性、再現性を確保することができた。 〔請求項３〕白金表面の表面粗さを±２０ｎｍ以下に抑
えることが可能になり、薄膜キャパシタの高特性化、及
びその安定性、再現性を実現することができた。 〔請求項４〕中間層の単層は５ｎｍ以上で連続膜の形態
を取り、また熱履歴による合金化や結晶性の変化に伴う
クラック、ヒロックの発生は３０ｎｍ以下の膜厚により
防止することが可能になり、結果として下部電極表面層
の表面粗さを±２０ｎｍ以下に抑えることが可能にな
り、薄膜キャパシタの高特性化、及びその安定性、再現
性を実現することができた。 〔請求項５〕薄膜キャパシタ、ＤＲＡＭ等に使用する場
合、熱履歴に対する電極表面性変化を抑えることにより
クリーク特性の改善が行われ、５Ｖでのリーク電流密度
は１×１０^-8Ａ／ｃｍ²台まで低減でき、ＳｉＯ₂換算膜
厚０．３ｎｍ相当を実現できた。 〔請求項６〕薄膜キャパシタを強誘電不揮発性メモリに
使用する場合、ＢＬＳＦの高温作製にも十分耐えうる下
部電極構成を実現することができた。 〔請求項７〕薄膜キャパシタを強誘電不揮発性メモリに
使用する場合、ペロブスカイト型強誘電材料のファティ
グ特性の改善が可能になった。

【図面の簡単な説明】

【図１】本発明の薄膜キャパシタの基本構成を示す図で
ある。

【図２】実施例１の薄膜キャパシタのチタン中間層の表
面形態写真である。

【図３】実施例１の薄膜キャパシタのチタン中間層の表
面測定器（商品名ＺＹＧＯ）を用いて測定した表面粗さ
の測定結果を示す図である。

【図４】実施例１の薄膜キャパシタのチタン中間層のプ
ロセス温度に対する表面粗さを示した図である。

【図５】実施例１のＳｏｌ−ｇｅｌ製膜ＰＬＺＴの電界
強度に対するリーク電流密度を示した図である。

【図６】実施例２の薄膜キャパシタの下部電極構造の分
極回転サイクル数に対する劣化（初期を１００％とする
相対値）を示した図である。

【図７】実施例３の薄膜キャパシタの下部電極構造の分
極回転サイクル数に対する劣化（初期を１００％とする
相対値）を示した図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１

Claims (7)

【特許請求の範囲】
1. 【請求項１】 キャパシタ構造の各部位が基板上に上部
   電極層、誘電層、下部電極層と順次積層して構成された
   薄膜キャパシタにおいて、下部電極層が白金薄膜と該白
   金薄膜と基板との界面に設けた単層膜または多層膜の中
   間層で構成されたことを特徴とする薄膜キャパシタ。
2. 【請求項２】 白金薄膜が、その表面粗さが±２０ｎｍ
   以下のものである請求項１記載の薄膜キャパシタ。
3. 【請求項３】 中間層が、タンタル、チタンまたはこれ
   ら金属元素の酸化物あるいは窒化物からなる請求項１ま
   たは２記載の薄膜キャパシタ。
4. 【請求項４】 中間層の単層膜または多層膜は、単層の
   膜厚が少なくとも５ｎｍ以上であり、かつ３０ｎｍ以下
   の厚さを有するものである請求項１、２または３記載の
   薄膜キャパシタ。
5. 【請求項５】 誘電体がペロブスカイト型強誘誘電体お
   よび中間層がチタンまたはタンタルからなる請求項１、
   ２、３または４記載の薄膜キャパシタを電荷容量部に用
   いたことを特徴とするＤＲＡＭ（ランダムアクセスメモ
   リ）。
6. 【請求項６】 誘電体がビスマス層状構造強誘電体およ
   び中間層がタンタル酸化物、タンタルとタンタル酸化
   物、またはチタン窒化物の単層からなる請求項１，２，
   ３または４記載の薄膜キャパシタを用いた強誘導体の分
   極方向を検知することによりビットの情報を得る強誘電
   体半導体メモリ。
7. 【請求項７】 誘電体がペロブスカイト型強誘電体およ
   び中間層がタンタル酸化物またはタンタルとタンタル酸
   化物からなる請求項１、２、３、４または５記載の薄膜
   キャパシタを用いた強誘電体の分極方向を検知すること
   によりビットの情報を得る強誘電体半導体メモリ。