JP3564354B2 - 非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリ - Google Patents

非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリ Download PDF

Info

Publication number
JP3564354B2
JP3564354B2 JP2000060909A JP2000060909A JP3564354B2 JP 3564354 B2 JP3564354 B2 JP 3564354B2 JP 2000060909 A JP2000060909 A JP 2000060909A JP 2000060909 A JP2000060909 A JP 2000060909A JP 3564354 B2 JP3564354 B2 JP 3564354B2
Authority
JP
Japan
Prior art keywords
ferroelectric
thin film
layer
perovskite
nonvolatile ferroelectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000060909A
Other languages
English (en)
Other versions
JP2000260960A (ja
Inventor
泰元 廬
培昊 朴
保守 姜
相敦 夫
Original Assignee
盧 泰元
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 盧 泰元 filed Critical 盧 泰元
Publication of JP2000260960A publication Critical patent/JP2000260960A/ja
Application granted granted Critical
Publication of JP3564354B2 publication Critical patent/JP3564354B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Inorganic Insulating Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、非揮発性半導体メモリセルの強誘電体キャパシタ(ferroelectric capacitor)に関し、特に、Bi4−XTi12よりなる積層型ペロブスカイト強誘電体薄膜を備えるFeRAM(ferroelectric random access memory)用の非揮発性強誘電体キャパシタに関する。
【0002】
【従来の技術】
コンピュータメインメモリシステムに主に用いられるDRAMは、製造単価が低く、高集積化に有利であり、殆ど無限大の回数の情報の書き込み及び消去が可能であるけれども、放射線(radiation)に対し脆弱であり、貯蔵された情報を維持するために、継続的にリフレッシュ(refresh)を行わなければならないばかりでなく、電源が切れると、貯蔵された情報が消去されてしまう揮発性(volatility)を有している。これに比し、EPROM、EEPROM又はフレッシュメモリ等の従来の非揮発性メモリ(non−volatile memory)は、電源が遮断されても、貯蔵された情報をそのまま維持することができる。しかし、このような従来の非揮発性メモリ等は、相対的に高い製造単価、低集積度、低いスイッチング速度等の弱点のみならず、特に、情報を書き込み又は消去するのに高電圧を要し、情報の書き込み及び消去の回数が制限されるという致命的な弱点を有している。
【0003】
一方、最近、注目されている非揮発性強誘電体メモリは、強誘電体の安定した2つの分極状態で情報を貯蔵するので、電源が切れても、貯蔵された情報が消去されない非揮発性を有するのみならず、DRAMと同一の水準の情報の読み出しと書き込みの高速性を備えており、高い抗放射性、低い情報書き込み電圧等の長所を有しているので、次世代の半導体メモリとして認められている。
【0004】
前述の非揮発性強誘電体メモリが実用化されるためには、強誘電体物質が薄膜の形態で製造されたとき、高い残留分極値を維持しながらも、優れた疲労特性を有しなければならず、その処理工程が、既存の半導体の製造工程と容易に結合することができなければならない。
【0005】
このような非揮発性強誘電体メモリに用いられるために、最近まで、最も多く研究されている強誘電体物質中の1つが、ペロブスカイト(perovskite)系列に属するPZT(PbTiO−PbZrO)である。PZTは、高い残留分極を有するが、PZTをPt等の電極上に蒸着させてキャパシタを製作する場合、スイッチング回数の増加により、反転される電荷量が減少する疲労(fatigue)現象を現す。従って、それを用いて強誘電体メモリを製作する場合、フレッシュメモリのような従来の非揮発性メモリと同様に、情報の書き込み及び消去の回数が制限されるという弱点を有する。
【0006】
このような疲労現象は、強誘電体薄膜内に生じる酸素空乏(vacancy)が、外部の電場により、強誘電体/電極界面の方に移動して、捕獲(entrapment)されることにより誘発されるものと知られている。
【0007】
これまで、このような強誘電体の疲労の問題を解決する方法として、大きく2つの方法が提示された。1つは、1996年2月13日付でDesu等に許与された米国特許第5,491,102号に記載のとおり、電極/強誘電体の界面における酸素空乏が捕獲されることを最小化するために、RuOのような酸化物電極を含む多層電極構造のキャパシタを採用することである。
【0008】
他の接近法としては、白金(Pt)等よりなる金属電極のみを用いたまま、PZTでない新たな強誘電体物質を用いる方法がある。これと関連した代表的な特許として、1996年5月21日付でPaz de Araujo等に許与された米国特許第5,519,234号の“Ferroeletric dielectric memory cell can switch at least giga cycles and has low fatigue−has high dielectric constant and low leakage current”がある。この特許には、Alw1 +a1A2w2 +a2…Ajwj +ajS1x1 +s1S2x2 +s2…Skxk +skB1y1 +b1B2y2 +b2…Bjyj +bj −2の化学式で表される“積層型超格子物質(layered superlattice material)”よりなる、優れた疲労特性を有するメモリセルが開示されている。ここで、Aは、ペロブスカイト構造におけるA−サイト物質を意味し、Bは、B−サイト物質を意味し、Sは、超格子発生元素を示し、Qは、陰イオン(anion)を示す。上記特許によると、積層型超格子物質は、堅固な結晶構造の強誘電体層又はペロブスカイト層とそれより堅固でない構造よりなる非強誘電体層とが交互に積層された構造を有し、そのような非強誘電体層が、繰り返されたスイッチングにより生じる強誘電体層内の衝撃を吸収する緩衝材(shock absorber)として作用することにより、メモリの疲労現象を大きく低減させるようになる。
【0009】
このような積層型超格子物質のうち、非揮発性強誘電体メモリに用いられる最も代表的なものが、タンタル酸ストロンチウムビスマス(SBT、SrBiTa)であり、上記特許によると、SBT薄膜が1012回のスイッチング以降にも、高い残留分極値と優れた疲労特性を有するものと開示されている。SBTが、バルク(bulk)状態において、優れた強誘電体の特性を有するという事実は、上記特許の出願前に既に多くの文献(Solid State 3,651(1991), G.A.Smolenski et al. ; J.Am.Ceram. Soc.45, 166(1992), E.C.Subbarao ; J.Phys.Chem. Solids 23, 655(1962), E.C.Subbarao)に報告されたことがある。米国特許第5,519,234号は、SBT等の積層型超格子物質が、バルク状態において有する優れた強誘電性を、薄膜状態においても維持しながらも、極めて優れた疲労特性を有することを見出して、それをメモリ素子に応用したことに、その意義がある。
【0010】
一方、バルク状態において、優れた強誘電体の特性を有するBi−積層型ペロブスカイト(Bi−layered perovskite)強誘電体物質として、BiTi12(BTO)があり、現在まで多くの研究者等が、その物質の特性について研究してきた。しかし、その物質は、前述の米国特許第5,519,234号の積層型超格子物質に属するにもかかわらず、疲労特性が悪く、熱処理過程においてチタニウムがシリコン基板と反応して、導電性のチタニウムシリサイドを形成するので、研究者等の間において、記憶素子に用いられないと知られている。前述の米国特許第5,519,234号は、BiTi12層をSrTiOのような高誘電率を有する物質よりなるバッファ層の間に形成させることにより、この問題を解決した。
【0011】
【発明が解決しようとする課題】
一般的に、SBTは、金属電極上で疲労現象を示さないが、次の2つの弱点を有していると知られている。第一に、PZTに比して、残留分極値が相対的に小さいので、分極値の変化をセンシング(sensing)し難い。第二に、SBTの場合、強誘電体でない準安定の非強誘電(metastable nonferroelectric)相が存在するので(Appl.Phys.Lett. 73, 2518(1998), S.J.Hyun et al.)、強誘電性を示す積層型ペロブスカイト相への相変化をなすために、750°C乃至850°Cの高い温度における熱処理を要するものと知られている。このような高い工程温度は、配線及びコンタクト形成のような半導体メモリの後処理(back−end)工程に悪影響を及ぼすので、実用化に多くの難しさがある。
【0012】
一方、米国特許第5,519,234号によるBiTi12基盤の強誘電体キャパシタをメモリ素子として用いるためには、BiTi12層の周囲にバッファ層が必要となるので、工程が複雑となり、素子の大きさが増加するようになる。これにより、電気場の減少が相対的に大きくなるので、駆動電圧及び電力消費が増加する問題がある。
【0013】
本発明の目的は、金属電極上でも優れた疲労特性を有し、相対的に高い残留分極値を維持し、工程温度が低い積層型ペロブスカイト強誘電体物質を採用した、非揮発性強誘電体キャパシタを提供することにより、上記SBT及びBTO基盤の非揮発性強誘電体キャパシタが有する問題点を解決することである。
【0014】
【課題を解決するための手段】
上記課題は、特許請求の範囲の各独立請求項にそれぞれ記載された非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリにより解決される。
【0015】
【発明の実施の形態】
本発明は、BiTi12(BTO)の揮発性元素のビスマスの一部を、ランタニウム(La)等の非揮発性元素に置換して得られる積層型ペロブスカイト強誘電体を採用した非揮発性強誘電体キャパシタを提供する。
【0016】
本発明の発明者等は、上記の米国特許第5,519,234号において主張された、疲労現象についての説明では、SBTと同一の結晶構造を有するBTO薄膜が、疲労現象を示す理由を説明し難い点に着目して、積層型ペロブスカイト強誘電体の疲労現象を究明するための研究を行った。即ち、SrBiTaとBiTi12において、酸素の安定性を直接的に検討するために、BTO薄膜とSBT薄膜を、それぞれ10−4torrと400torrの酸素雰囲気において後熱処理(post−annealing)を行い、還元処理薄膜と酸化処理薄膜を製造し、XPS(X−ray Photoemission Spectroscopy)試験を行った。
【0017】
図1及び図2は、SrBiTaとBiTi12の結晶構造を示す。SBTとBTOは、全て同一のビスマス積層型ペロブスカイト構造を有している。このようなビスマス積層型ペロブスカイト構造は、(Bi2+(AX−13X+12−の一般式で表され、ここで、Bi層が非強誘電体層であり、AX−13X+1層がペロブスカイト層である。SBTとBTOの構造上の主な差は、ペロブスカイト層の構成元素とオクタヘドラ(octahedra)の数にある。即ち、SrBiTaの場合、A元素はSrであり、B元素はTaであり、xは2の値を有しているので、ペロブスカイト層がSr、Ta、Oの3つの元素で形成される。反面、BiTi12の場合、A元素はBiであり、B元素はTiであり、xは3の値を有しているので、ペロブスカイト層がBi、Ti、Oの3つの元素で形成される。
【0018】
図3は、SBT薄膜を還元処理(点線)及び酸化処理(実線)した場合のXPSデータを示す。還元処理されたSrBiTa薄膜のBi 4fのピークは、低エネルギー領域に移動されたのに反し、Sr 3dのピークは、殆ど移動がなく、ピーク幅も殆ど変化がないことが分かる。それは、SrBiTa薄膜の場合、還元処理の際に生じる酸素空乏が、Bi層の揮発性元素であるビスマスの周辺においてのみ主に存在し、ペロブスカイト層内には殆ど存在しないことを意味する。
【0019】
図4は、BTO薄膜を還元処理(点線)及び酸化処理(実線)した場合のXPSデータを示す。BiTi12薄膜の場合は、還元処理の際に、Bi 4fとTi 2pのピーク共に低エネルギー領域に移動され、Ti 2pピークは、ピーク幅も更に広くなることが分かる。それは、BiTi12薄膜の場合、還元処理の際に生じる酸素空乏が、Bi層のビスマスの周辺のみならず、ペロブスカイト層内のビスマスの周辺においても生じることを意味する。
【0020】
上記XPSデータ及び結晶構造等から、BTO薄膜とSBT薄膜内における酸素の安定性についての差は、ペロブスカイト層内のビスマスの存在の有無に起因し、そのような局所の化学元素の差が、2つの物質の疲労現象の差を起こすものと言える。即ち、SrBiTaのペロブスカイト層内においては、酸素空乏が容易に形成されないので疲労現象がなく、BiTi12のペロブスカイト層内においては、酸素空乏が容易に形成されているので、疲労現象が生じるものと言える。
【0021】
それにより、本発明者等は、バルク状態において、SBTより残留分極値が大きく(〜60μC/cm)、工程温度が低いBiTa12の場合、ぺロブスカイト層内部の酸素の安定性を向上させると、優れた強誘電体メモリ素子となるものと判断した。そのために、本発明の発明者等は、揮発性が高いビスマスの一部を、ランタニウムに置換してBi4−XLaTi12(BLT)薄膜を形成した。
【0022】
図5は、本発明によるBi4−XLaTi12の結晶構造を示す。BiTi12のペロブスカイト層のビスマス元素の一部がランタニウムに置換されたことが分かる。バルク(bulk)の場合、ランタニウムによるビスマスの置換が、Bi層でないペロブスカイト層において主に起こるものと報告されているが(Physical Review 122, 804−807(1961), E.C.Subbarao)、ランタニウムの一部が、Bi層のビスマスの位置に置換されてもいい。
【0023】
以下、添付の図面を参照して、本発明の好ましい実施形態を説明する。
図6は、BLT基盤の強誘電体キャパシタの製造工程を示す。強誘電体薄膜の形成方法には、RFマグネトロンスパッタリング(magnetron sputtering)、イオンビームスパッタリング等の物理的な蒸着法及びゾル−ゲル法とMOCVD(metalorganicCVD)のような化学的な蒸着法があるが、本発明の好ましい実施形態においては、酸化物薄膜の形成方法として広く知られているパルスレーザーの蒸着法(Pulsed Laser Deposition Method)を用いた。
【0024】
先ず、強誘電体薄膜の製造に用いられるBLT用のターゲットを作るために、Bi、La、TiOの粉末を、13:3:24のモル比(mole ratio)で混合した(段階110)。この混合粉末を約4時間グラインディングし(段階120)、800°C程度の温度においてカルシネーション(calcination)処理を経た後(段階130)、更に4時間程度のグラインディング処理(段階140)、圧縮成形(段階150)及び約1100°Cにおける焼結(sintering)処理(段階160)を経て、所望のBi3.25La0.75Ti12用のターゲットを製作する(段階100)。
【0025】
シリコン基板上に、SiO層、Ti層及びPt下部電極層を、それぞれ50オングストローム、200オングストローム、2000オングストローム程度の厚さで順次蒸着させ、Bi3.25La0.75Ti12用のターゲットを用いて、パルスレーザー蒸着法(PLD)により、約400°Cの温度において、Bi3.25La0.75Ti12層を、Pt層上に7000オングストロームの厚さで蒸着する(段階200)。Bi3.25La0.75Ti12層が積層された後に、従来のSBTの熱処理温度より遥かに低い約700°Cの温度及び酸素雰囲気において約1時間熱処理(段階300)して、強誘電性を示すBi3.25La0.75Ti12薄膜を完成させる。図7は、本発明の好ましい実施形態のBi3.25La0.75Ti12薄膜を還元処理(点線)及び酸化処理(実線)した場合のXPSデータを示す。還元処理されたBi3.25La0.75Ti12薄膜のBi 4fのピーク及びTi 2pのピークが酸化処理された場合と殆ど一致し、それは、Laの置換により、ペロブスカイト層内における酸素空乏の発生が抑制されて、酸素の安定性が向上したことを意味する。
【0026】
Bi3.25La0.75Ti12層上にシャドーマスキング技法を用いて、実温においてAu電極を形成(段階400)して、非揮発性強誘電体キャパシタの製造を完了する。図8は、上記製造工程を通じて製造された強誘電体キャパシタの断面を示す。
【0027】
図9は、本発明の好ましい実施形態による強誘電体キャパシタのBLT薄膜のP−Eヒステリシス曲線を示したものであり、横軸は、強誘電体キャパシタに加えられた電気場を示し、縦軸は、分極値を示す。図9のヒステリシス曲線から、本発明のBi3.25La0.75Ti12薄膜が、高い残留分極値(Pr≒13μC/cm)を有し、メモリセルのインプリント誤謬(imprint failure)を発生させる非対称的な形態も表われないことが分かる。本発明のBi3.25La0.75Ti12薄膜の残留分極値は、SBT薄膜の強誘電体の残留分極値に比して、遥かに大きい値を有する。即ち、米国特許第5,519,234号の積層型超格子物質のうち最も大きい残留分極値を有するものとして知られたSrBiTa薄膜を、本発明の実施形態におけると同様に、パルスレーザー蒸着法を用いて蒸着する場合、約3μC/cmに過ぎない残留分極値を有するのに反し(Appl.Phys.Lett. 67, 572−574(1995), R.Dat et al.参照)、本発明によるBi3.25La0.75Ti12薄膜の場合、図9に示されたとおり、約13μC/cmの残留分極値を有する。また、図9に示されたとおり、3×1010回のスイッチング以後のヒステリシス曲線が、初期のヒステリシス曲線とほぼ一致するということは、Bi3.25La0.75Ti12薄膜の疲労特性がBiTi12に比して極めて優れていることを意味する。
【0028】
図10は、本発明による強誘電体キャパシタの疲労特性を測定するために、3×1010Hzまで、PUNDスイッチングテストを実行した結果を示す。図10に示されたとおり、強誘電体メモリセルに貯蔵された情報を読み出すのに最も重要な反転分極値(P)(switched polarization)と、非反転分極値(P)(non−switched polarization)の差(P−P)が、約17μC/cmとほぼ一定に維持されているものと表われ、Bi3.25La0.75Ti12薄膜の疲労特性が、極めて優れていることが認められた。
【0029】
図11は、本発明のBi3.25La0.75Ti12薄膜の誘電率と、損失タンゼント値を測定した結果を示す。本発明のBi3.25La0.75Ti12は、10乃至10Hzの広い周波数範囲において、誘電率の分散が極めて少なく、損失タンゼントの値も少ないことが分かる。
【0030】
本発明の好ましい実施形態において説明されたBi3.25La0.75Ti12薄膜は、Bi4−XLaTi12薄膜の一例に過ぎない。即ち、本発明の範囲が、xが0.75の場合に限定されるものでなく、疲労効果のないBi4−XLaTi12薄膜を形成することができる全てのx値を含む。参考までに、文献(Mat.Res.Bull.7、1025(1972)、R.A.Armstrong et al.参照)において知られているBTOに対するランタニウム元素の最大置換可能値に該当するxは2.8である。
【0031】
また、前述したBi4−XLaTi12基盤の強誘電体キャパシタの動作特性の向上は、本発明の実施形態のランタニウムの代わりに、文献(Mat.Res.Bull. 7, 1025(1972), R.A.Armstrong et al.)に示されているPr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等の非揮発性元素を用いても得ることができる。
【0032】
【発明の効果】
このように、本発明のBi4−XTi12薄膜は、優れた疲労特性、高い残留分極値及び高い誘電率を有するので、これを基盤とする非揮発性強誘電体キャパシタは、充分な情報書き込み及び消去の回数を提供し、情報の可読性に優れるのみならず、薄膜蒸着後の熱処理温度がSBTの場合より低いので、既存の半導体の製造工程と親和性が優れるという効果を有する。
【0033】
また、本発明のBi4−XTi12基盤の非揮発性強誘電体キャパシタは、金属電極と強誘電体層の間にバッファ層を形成する必要がないので、米国特許第5,519,234号の積層型超格子物質基盤の強誘電体キャパシタに比して、製造工程が単純になり、素子の大きさも減少し、動作電圧も下げる効果がある。
【0034】
本発明の好ましい実施形態は、Bi3.25La0.75Ti12基盤の強誘電体キャパシタについてのみ説明しているが、本発明の権利範囲は、それに限らず、特許請求の範囲により解釈されるべきである。
【図面の簡単な説明】
【図1】SrBiTaの基本単位セル(primitive unit cell)を示す図である。
【図2】BiTi12の基本単位セルを示す図である。
【図3】SrBiTaの強誘電体薄膜のXPS(X−ray Photoemission Spectroscopy)測定試験の結果を示す図である。
【図4】BiTi12の強誘電体薄膜のXPS測定試験の結果を示す図である。
【図5】本発明によるBi4−XLaTi12の基本単位セルを示す図である。
【図6】本発明の好ましい実施形態による強誘電体キャパシタの製造工程を示す流れ図である。
【図7】本発明の好ましい実施形態の強誘電体キャパシタに用いられたBi3.25La0.75Ti12薄膜のXPSデータを示す図である。
【図8】図6の製造工程により製造された本発明の好ましい実施形態によるBi3.25La0.75Ti12薄膜を用いた強誘電体キャパシタの断面図である。
【図9】本発明の好ましい実施形態の強誘電体キャパシタに用いられたBi3.25La0.75Ti12薄膜の初期及び3×1010回のスイッチング後のヒステリシス曲線を示す図である。
【図10】本発明の好ましい実施形態の強誘電体キャパシタに用いられたBi3.25La0.75Ti12薄膜のスイッチング回数対比(P−P)を示す図である。
【図11】本発明の好ましい実施形態の強誘電体キャパシタに用いられたBi3.25La0.75Ti12の周波数対比誘電定数及び損失tanδを示す図である。

Claims (4)

  1. Bi4−XTi12の化学式で表わす積層型ぺロブスカイト強誘電体薄膜を備える非揮発性強誘電体キャパシタであって、上記AはPr Nd Sm Eu Gd Tb Dy Ho Er Tm Yb Lu より構成される群のうちから選ばれた一つ以上の元素を含み、少なくとも上記Aの一部が、上記強誘電体薄膜のペロブスカイト層のA−サイトを占め、上記xは0より大きく4より小さい値を有することを特徴とする非揮発性強誘電体キャパシタ。
  2. Bi4−XTi12の化学式で表わす積層型ぺロブスカイト強誘電体薄膜を備える非揮発性強誘電体キャパシタであって、上記AはLa であり、少なくとも上記Aの一部が、上記強誘電体薄膜のペロブスカイト層のA−サイトを占め、上記xは0より大きく2.8より小さい値を有することを特徴とする非揮発性強誘電体キャパシタ。
  3. 上記xが0.75であることを特徴とする請求項記載の非揮発性強誘電体キャパシタ。
  4. Bi4−XTi12の化学式で表わす積層型ペロブスカイト強誘電体薄膜を含む非揮発性強誘電体キャパシタを備える非揮発性強誘電体メモリであって、上記AはLa Pr Nd Sm Eu Gd Tb Dy Ho Er Tm Yb Lu より構成される群のうちから選ばれた一つ以上の元素を含み、少なくとも上記Aの一部が、上記強誘電体薄膜のペロブスカイト層のA−サイトを占め、上記xは0より大きく4より小さい値を有することを特徴とする非揮発性強誘電体メモリ。
JP2000060909A 1999-03-10 2000-03-06 非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリ Expired - Fee Related JP3564354B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR19998012 1999-03-10
KR1019990008012A KR100313253B1 (ko) 1999-03-10 1999-03-10 반도체 메모리 셀용 적층형 페로브스카이트 강유전체 캐패시터

Publications (2)

Publication Number Publication Date
JP2000260960A JP2000260960A (ja) 2000-09-22
JP3564354B2 true JP3564354B2 (ja) 2004-09-08

Family

ID=19576183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000060909A Expired - Fee Related JP3564354B2 (ja) 1999-03-10 2000-03-06 非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリ

Country Status (7)

Country Link
US (1) US6323512B1 (ja)
EP (1) EP1035590A3 (ja)
JP (1) JP3564354B2 (ja)
KR (1) KR100313253B1 (ja)
DE (1) DE1035590T1 (ja)
ES (1) ES2154248T1 (ja)
TW (1) TW462124B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030152813A1 (en) * 1992-10-23 2003-08-14 Symetrix Corporation Lanthanide series layered superlattice materials for integrated circuit appalications
DE10050076C2 (de) * 2000-10-10 2003-09-18 Infineon Technologies Ag Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement
KR100498608B1 (ko) * 2000-12-30 2005-07-01 주식회사 하이닉스반도체 강유전체 캐패시터 제조 방법
KR100399074B1 (ko) 2001-04-27 2003-09-26 주식회사 하이닉스반도체 비엘티 강유전체막을 구비하는 강유전체 메모리 소자 제조방법
US6858862B2 (en) 2001-06-29 2005-02-22 Intel Corporation Discrete polymer memory array and method of making same
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US6960479B2 (en) * 2001-07-20 2005-11-01 Intel Corporation Stacked ferroelectric memory device and method of making same
US6734456B2 (en) 2001-11-15 2004-05-11 Matsushita Electric Industrial Co., Ltd. Ferroelectric film and semiconductor device
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
KR100471400B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 비스무스계 강유전체막의 형성 방법
US6928376B2 (en) * 2002-10-03 2005-08-09 Texas Instruments Incorporated Apparatus and methods for ferroelectric ram fatigue testing
DE102005018029A1 (de) * 2005-04-14 2006-10-26 Infineon Technologies Ag Verfahren zum Herstellen eines elektrischen Bauelements
JP5094334B2 (ja) * 2006-12-25 2012-12-12 京セラ株式会社 圧電磁器および圧電素子
KR20200073165A (ko) 2018-12-13 2020-06-23 서울대학교산학협력단 무연 무기-무기 할라이드 페로브스카이트 물질을 이용한 비휘발성 저항 변화 메모리
US11437574B2 (en) 2018-12-13 2022-09-06 Seoul University R&Db Foundation Non-volatile resistive-switching memory containing halide perovskite material and method for fabricating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519234A (en) 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
DE69326944T2 (de) 1992-04-13 2000-03-30 Virginia Tech Intell Prop Stapelelektroden für ferroelektrische vorrichtungen
JPH06305713A (ja) * 1993-04-16 1994-11-01 Texas Instr Japan Ltd ゾルーゲル法による強誘電体膜の形成方法及びキャパシタの製造方法、及びその原料溶液
JPH0758222A (ja) * 1993-06-07 1995-03-03 Ricoh Co Ltd 強誘電体材料および該材料をゲートとして用いたmfsfet
US5479317A (en) * 1994-10-05 1995-12-26 Bell Communications Research, Inc. Ferroelectric capacitor heterostructure and method of making same

Also Published As

Publication number Publication date
KR100313253B1 (ko) 2001-11-05
US6323512B1 (en) 2001-11-27
ES2154248T1 (es) 2001-04-01
KR20000060014A (ko) 2000-10-16
DE1035590T1 (de) 2001-05-23
JP2000260960A (ja) 2000-09-22
EP1035590A3 (en) 2002-04-03
TW462124B (en) 2001-11-01
EP1035590A2 (en) 2000-09-13

Similar Documents

Publication Publication Date Title
JP3564354B2 (ja) 非揮発性強誘電体キャパシタ及び非揮発性強誘電体メモリ
US6198119B1 (en) Ferroelectric element and method of producing the same
US6080592A (en) Method of making layered superlattice materials for ferroelectric, high dielectric constant, integrated circuit applications
Shannigrahi et al. Fatigue-free lead zirconate titanate-based capacitors for nonvolatile memories
JP3103916B2 (ja) 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル
JP3162718B2 (ja) 集積回路メモリー
US6674110B2 (en) Single transistor ferroelectric memory cell, device and method for the formation of the same incorporating a high temperature ferroelectric gate dielectric
JP4299959B2 (ja) 半導体装置の製造方法
US7030435B2 (en) Single transistor rare earth manganite ferroelectric nonvolatile memory cell
CN111952288B (zh) 铁电存储器及其制造方法
JP2005159308A (ja) 強誘電体膜、強誘電体キャパシタ、および強誘電体メモリ
KR100379245B1 (ko) 산화지르코늄타이타늄 박막을 이용한 전계형 트랜지스터및 그 제조방법
Kim et al. Ferroelectric Properties of Tungsten-Substituted Bi4Ti3O12 Thin Film Prepared by Sol–Gel Method
KR100637770B1 (ko) 강유전체 박막 캐패시터 및 그 제조방법
JPH09213899A (ja) 強誘電体膜を有する不揮発性メモリ装置
KR100425531B1 (ko) 희토류 금속 함유 티탄산 비스무스 강유전 물질
KR100363393B1 (ko) 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법
TWI244205B (en) A lead barium zirconate-based fatigue resistance ferroelectric and ferroelectric memory device made from the same
KR100967110B1 (ko) 하부층의 배향성을 따르는 강유전체막 형성 방법 및 그를이용한 강유전체 캐패시터 형성 방법
Noh et al. A new ferroelectric material for use in FRAM: lanthanum-substituted bismuth titanate
Lee et al. The electrical properties of high-dielectric-constant and ferroelectric thin films for very large scale integration circuits
JPH08249876A (ja) 強誘電体デバイス
JP2006128718A (ja) 酸化物誘電体素子
KR19980079121A (ko) 반도체장치의 커패시터 제조방법
Balu Barium strontium titanate thin film capacitors for high-density memories

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040511

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040607

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090611

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees