KR100471400B1 - 비스무스계 강유전체막의 형성 방법 - Google Patents
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Abstract
본 발명은 c축으로의 배향을 억제하는데 적합한 비스무스계 강유전체막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 비스무스계 강유전체막의 형성 방법은 기판상에 비스무스를 함유한 강유전체막을 코팅하는 단계, 상기 코팅된 강유전체막을 베이크하는 단계, 상기 베이크된 강유전체막을 압력이 서로 다른 조건에서 적어도 2회 급속열처리하는 단계, 및 상기 급속열처리된 강유전체막을 로열처리하는 단계를 포함하되, 상기 급속열처리하는 단계는, 상압보다 낮은 압력조건에서 1차 열처리하는 단계, 및 상기 상압 조건에서 2차 열처리하는 단계를 포함함하며, 상기 1차 열처리는 1mtorr∼30mtorr의 저압에서 30℃∼300℃/분의 승온속도로 400℃∼500℃까지 가열하여 이루어지고, 상기 2차 열처리는 상압(760torr)에서 30℃∼300℃/분의 승온속도로 500℃∼800℃까지 가열하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 비스무스계 강유전체막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random AccessMemory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용하는 것이다.
FeRAM의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3
(이하 'PZT'라 약칭함)와 같은 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
한편, SBT의 우수한 신뢰성과 PZT의 낮은 결정화 온도 및 높은 분극 특성 등 각각의 장점을 고루 갖춘 새로운 강유전체 물질로서 BLT(Bi4-xLaxTi3O12
)와 BTO(Bi4Ti3O12)가 있다.
비스무스계 강유전체막인 BLT, BTO 박막은 강한 비등방성(anisotropy)의 분극 특성을 갖는데, c축으로는 약 4μC/cm2으로 매우 작은 반면에, a축으로는 약 50μC/cm2의 분극값을 갖는다. 따라서, 분극값이 증가된 BLT 또는 BTO 박막을 얻기 위해서는 c축 배향성은 억제하고 a축 배향성은 증가시켜야 한다.
도 1은 종래기술에 따른 BLT막의 형성 방법을 도시한 공정 흐름도이다.
도 1을 참조하면, BLT막 형성은, 코팅(coating) 과정(11), 베이크(bake) 과정(12), 급속열처리(Rapid Thermal Annealing; RTA) 과정(13) 및 로열처리( Furnace Annealing; FA) 과정(14)을 순차적으로 실시하여 형성한다.
먼저 코팅과정(11)을 통해 초기 액상으로 형성된 BLT 박막이 베이크과정(12)을 통해 고체화되며, 후속 급속열처리 과정(13)을 통해 핵생성이 이루어지고 로열처리 과정(14)을 통해 결정화가 이루어진다.
그러나, 상술한 종래기술에서는 급속열처리 과정이 상압에서 이루어져 막내 유기물 제거효과가 저하되고, 이에 따라 600℃ 이상에서 이루어지는 로열처리 과정을 수행하면 배향성이 c축으로 이루어져 분극값이 열악해지는 단점이 있다.
특히, 노블계 금속(noble metal)위에 BLT막을 형성하고 로열처리를 수행하면 박막 배향성은 대부분 c축으로 이루어지고, a축은 거의 성장하지 않는다.
결국, 우수한 분극 특성을 가지는 BLT 박막을 형성하기 위해서는 a축으로의 핵형성과 성장이 필요로 한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, c축으로의 배향을 억제하는데 적합한 비스무스계 강유전체막의 형성 방법 및 그를 이용한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비스무스계 강유전체막의 형성 방법은 기판상에 비스무스를 함유한 강유전체막을 코팅하는 단계, 상기 코팅된 강유전체막을 베이크하는 단계, 상기 베이크된 강유전체막을 압력이 서로 다른 조건에서 적어도 2회 급속열처리하는 단계, 및 상기 급속열처리된 강유전체막을 로열처리하는 단계를 포함함을 특징으로 하고, 상기 급속열처리하는 단계는, 상압보다 낮은 압력조건에서 1차 열처리하는 단계, 및 상기 상압 조건에서 2차 열처리하는 단계를 포함함하며, 상기 1차 열처리는 1mtorr∼30mtorr의 저압에서 30℃∼300℃/분의 승온속도로 400℃∼500℃까지 가열하여 이루어지고, 상기 2차 열처리는 상압(760torr)에서 30℃∼300℃/분의 승온속도로 500℃∼800℃까지 가열하여 이루어짐을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극상에 비스무스계 강유전체막을 코팅하는 단계, 상기 코팅된 강유전체막을 베이크하는 단계, 상기 베이크된 강유전체막을 압력이 서로 다른 조건에서 적어도 2회 급속열처리하는 단계, 상기 급속열처리된 강유전체막상에 상부전극을 형성하는 단계, 및 상기 급속열처리된 강유전체막을 로열처리하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 BLT 박막의 형성 방법을 도시한 공정 흐름도이다.
도 2를 참조하면, 먼저 기판상에 BLT 막을 코팅하는 BLT막 코팅 과정(21)을 수행한다.
BLT막 코팅 과정(21)에서, Bi[OCOC7H15]3(Bismuth 2-ethylhexanoate), La[OCOC7H15]3(Lanthanum 2-ethylhexanoate), Ti[OCOC7H15
]4(Titanium 2-ethylhexanoate)와 같은 금속유기소스를 C7H15COOH(2-ethylhexanoic acid) 및 C8H18(octane) 용매에 용해시킨 후 CH3COO(CH2)3CH
3 (n-butyl acetate) 희석액으로 희석시켜 농도를 조절하여 금속유기 용액을 형성하고 금속유기증착법(MOD) 또는 LSMCD(Liquid Source Mist Chemical Deposition)법으로 BLT 박막을 코팅한다.
또한, Bi[OC3H7]3(Bismuth iso-propoxide), La[CH3COO]3
(Lanthanum acetate), Ti[OC2H5]4(Titanium ethoxide)와 같은 금속유기소스를 CH3OC
2H4OH(2-methoxyethanol) 용매에 용해시켜 금속유기 용액을 형성하고 졸-겔(Sol-gel) 또는 LSMCD법으로 BLT 박막을 코팅할 수도 있다.
그리고, Bi[CH3COO]3(Bismuth acetate)를 피리딘(pyridine)에 용해시키고, La[CH3COO]3(Lanthanum acetate)와 Ti[OC2H5]4(Titanium ethoxide)를 CH3COOH(acetic acid)에 용해시킨 후 두 용액을 혼합하여 금속유기용액을 형성하고 졸겔(sol-gel)법 또는 LSMCD법으로 BLT막을 코팅할 수도 있다.
다른 방법으로, BLT막 코팅을 스핀온(spin-on)법으로 수행할 수 있다.
이와 같이 BLT 박막을 코팅한 후에는, 액상의 BLT막을 고체화시키는 베이크과정(22)을 수행한다.
베이크 과정(22)은, 100℃∼200℃ 온도에서 1분∼10분간 1차 베이크 과정(22a)을 수행한 후, 200℃∼350℃ 온도에서 1분∼10분간 2차 베이크 과정(22b)을 수행한다.
상술한 1차 베이크(22a) 및 2차 베이크 과정(22b)를 통해 BLT 막내 유기물을 제거하여 막질을 조밀화한다. 즉, 베이크 과정(22)은 액체 상태의 BLT 케미컬에 함유된 용매, Bi, La, Ti와 결합된 저온 유기물을 제거하는 과정이다.
한편, Bi, La, Ti과 강한 결합을 이루고 있는 유기물은 후속 급속열처리 과정에서 제거된다.
베이크 과정(22)을 수행한 후, BLT막의 핵생성을 위한 급속열처리 과정(23)을 수행한다. 이때, 급속열처리 과정(23)은 두 번의 열처리, 즉 1차 급속열처리(23a)와 2차 급속열처리(23b)를 수행한다.
먼저, 1차 급속열처리(23a)는 1mtorr∼30mtorr의 저압에서 30℃∼300℃/분 이상의 승온속도로 400℃∼500℃까지 가열하여 이루어지고, 산화분위기, 예컨대 N2O, O2, N2O+O2 또는 O2+N2에서 이루어진다.
다음으로, 2차 급속열처리(23b)를 수행하는데, 상압(760torr)에서 30℃∼300℃/분 이상의 승온속도로 500℃∼800℃까지 가열하여 이루어지고, N2O, O2, N2
O+O2, 또는 O2+N2의 산화분위기에서 이루어진다.
상술한 바와 같이, 핵생성을 위한 급속열처리 과정(23)을 먼저 저압/저온에서 수행한 후 상압/고온에서 수행하면, BLT 막내 유기물이 표면과 내부에서 용이하게 제거되고 산소와 결합되어 이루어지는 페로브스카이트 핵생성도 균일하게 이루어져 치밀한 박막을 얻을 수 있다.
또한, 상압에서 급속열처리한 경우보다 저압에서 급속열처리를 수행하면 유기물 제거 효과가 증대됨에 따라 고온 급속열처리시 BLT 막의 c축 배향성은 억제하고 a축 배향성이 증가한다.
핵생성을 위한 급속열처리 과정(23)을 수행한 후, 결정립 성장, 즉 결정화를 위한 로열처리 과정(24)을 수행한다.
이때, 로열처리 과정(24)은, 600℃∼700℃의 온도에서 이루어지고, N2O, O2, N2O+O2, 또는 O2+N2의 산화분위기에서 이루어진다.
상술한 제1실시예에서는 BLT 막에 대해 설명하였으나, 비스무스계 강유전체막인 BTO의 경우에도 적용 가능하다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다. 한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1 층간절연막(36)을 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백이나 화학적기계적연마를 통해 형성할 수 있다.
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.
다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 폴리실리콘플러그(40), 티타늄실리사이드(41) 및 티타늄나이트라이드(42)의 순서로 적층된 스토리지노드콘택을 매립시킨다. 여기서, 티타늄실리사이드(41)는 폴리실리콘플러그(40)와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드(42)는 폴리실리콘플러그(40)와 하부전극간 상호확산을 방지하는 확산방지막이다.
다음으로, 스토리지노드콘택이 매립된 제2 층간절연막(39)상에 하부전극을 형성하기 위한 제1 도전막(43)을 형성한 후, 제1 도전막(43)상에 비스무스계 강유전체막(44a)으로서 BLT 또는 BTO을 코팅하고 베이크 과정을 수행한다.
이때, 코팅 과정은 금속유기증착법(MOD), LSMCD법, 졸겔법 또는 스핀온법으로 이루어지고, 베이크 과정은 100℃∼200℃ 온도에서 1분∼10분간 1차 베이크 과정을 수행한 후, 200℃∼350℃ 온도에서 1분∼10분간 2차 베이크 과정을 수행한다.
도 3b에 도시된 바와 같이, 베이크 과정을 통해 막내 유기물이 제거된 비스무스계 강유전체막(44b)의 핵생성을 위한 급속열처리 과정을 수행한다. 이때, 급속열처리 과정은, 2단계 과정을 수행한다.
먼저 1mtorr∼30mtorr의 저압에서 30℃∼300℃/분 이상의 승온속도로 400℃∼500℃까지 가열하여 1차 급속열처리하고, 상압(760torr)에서 30℃∼300℃/분 이상의 승온속도로 500℃∼800℃까지 가열하여 2차 급속열처리 한다. 한편, 1차 및 2차 급속열처리는 N2O, O2, N2O+O2, 또는 O2+N2
의 산화분위기에서 이루어진다.
도 3c에 도시된 바와 같이, 급속열처리된 비스무스계 강유전체막(44c)상에 상부전극을 형성하기 위한 제2 도전막(45)을 형성한 후, 비스무스계 강유전체막(44c)의 결정화를 위한 로열처리 과정을 수행한다.
이때, 로열처리 과정은 600℃∼700℃의 온도에서 N2O, O2, N2O+O2
, 또는 O2+N2의 산화분위기로 이루어진다.
도 3d에 도시된 바와 같이, 제2 도전막(45)을 식각하여 캐패시터의 상부전극(45a)을 형성한 후, 비스무스계 강유전체막(44c)과 제1 도전막(43)을 동시에 식각하여 제1 도전막으로 된 하부전극(43a)을 형성한다. 이때, 상부전극(45a)과 하부전극(43a) 사이에 잔류하는 비스무스계 강유전체막(44d)은 캐패시터의 유전막으로 작용한다.
전술한 제2 실시예에서, 하부전극용 제1 도전막과 상부전극용 제2 도전막은 Pt, IrO2, Ir, Ru, RuO2, TiN, W, WN 및 WSi로 이루어진 그룹중에서 선택된 하나이다.
상술한 바와 같이, 비스무스계 강유전체막의 핵생성을 위한 급속열처리 과정을 저온/저압에서 먼저 수행한 후 고온/상압에서 실시하므로써 a축 배향성을 증가시켜 분극값을 향상시킨다(도 4 참조).
도 4는 본 발명과 종래기술에 따른 분극특성을 비교한 도면으로서, 상압에서 급속열처리 과정을 수행한 종래기술(a)보다 2단계 급속열처리 과정(저온/저압, 고온/상압)을 수행한 본 발명(b)은 분극값이 향상됨을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 비스무스계 강유전체막의 막질을 치밀화 및 균일화시키므로써 비스무스계 강유전체막을 유전막으로 이용하는 캐패시터의 전기적 특성을 개선시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 BLT 박막의 형성 방법을 도시한 공정 흐름도,
도 2는 본 발명의 제1 실시예에 따른 BLT 박막의 형성 방법을 도시한 공정 흐름도,
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도,
도 4는 종래기술과 본 발명에 따른 캐패시터의 분극 특성을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소자분리막
33 : 게이트산화막 34 : 워드라인
35a, 35b : 소스/드레인영역 36 : 제1 층간절연막
37 : 비트라인콘택 38 : 비트라인
39 : 제2 층간절연막 40 : 폴리실리콘플러그
41 : 티타늄실리사이드 42 : 티타늄나이트라이드
43a : 하부전극 44a,44b,44c,44d : 비스무스계 강유전체막
45 : 상부전극
Claims (11)
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- 기판 상에 비스무스를 함유한 강유전체막을 코팅하는 단계;상기 코팅된 강유전체막을 베이크하는 단계;상기 베이크된 강유전체막을 1mtorr∼30mtorr의 저압 및 400℃∼500℃의 저온에서 1차급속열처리하는 단계;상기 1차급속열처리된 강유전체막을 실질적인 760torr의 상압 및 500℃∼800℃의 고온에서 2차급속열처리하는 단계;상기 2차 급속열처리된 강유전체막을 로 열처리하는 단계;를 포함함을 특징으로 하는 비스무스계 강유전체막의 형성 방법.
- 제 4 항에 있어서,상기 1차 급속열처리 및 2차 급속열처리는,N2O, O2, N2O+O2, 또는 O2+N2의 산화분위기에서 이루어짐을 특징으로 하는 비스무스계 강유전체막의 형성 방법.
- 제 4 항에 있어서,상기 베이크하는 단계는,100℃∼200℃ 온도에서 1분∼10분간 1차 베이크하는 단계; 및200℃∼350℃ 온도에서 1분∼10분간 2차 베이크하는 단계를 포함함을 특징으로 하는 비스무스계 강유전체막의 형성 방법.
- 제 4 항에 있어서,상기 로 열처리하는 단계는,600℃∼700℃의 온도에서 N2O, O2, N2O+O2, 또는 O2+N2의 산화분위기로 이루어짐을 특징으로 하는 비스무스계 강유전체막의 형성 방법.
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- 하부전극상에 비스무스계 강유전체막을 코팅하는 단계;상기 코팅된 강유전체막을 베이크하는 단계;상기 베이크된 강유전체막을 1mtorr∼30mtorr의 저압 및 400℃∼500℃의 저온에서 1차급속열처리하는 단계;상기 1차급속열처리된 강유전체막을 실질적인 760torr의 상압 및 500℃∼800℃의 고온에서 2차급속열처리하는 단계;상기 2차급속열처리된 강유전체막상에 상부전극을 형성하는 단계; 및상기 상부전극이 덮힌 강유전체막을 로 열처리하는 단계;를 포함함을 특징으로 하는 캐패시터의 제조 방법.
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2002
- 2002-06-29 KR KR10-2002-0037204A patent/KR100471400B1/ko not_active IP Right Cessation
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