CN1162900C - 制造微电子器件的方法和微电子器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004377 microelectronic Methods 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 71
- 230000004888 barrier function Effects 0.000 claims abstract description 59
- 239000001257 hydrogen Substances 0.000 claims abstract description 57
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 57
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 39
- 238000007747 plating Methods 0.000 claims description 62
- 238000003860 storage Methods 0.000 claims description 61
- 238000005036 potential barrier Methods 0.000 claims description 48
- 238000000137 annealing Methods 0.000 claims description 18
- 239000000377 silicon dioxide Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 150000002431 hydrogen Chemical class 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 150000004706 metal oxides Chemical class 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 7
- 238000005137 deposition process Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000005855 radiation Effects 0.000 claims description 2
- 238000012856 packing Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 4
- 239000003989 dielectric material Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 93
- 239000000463 material Substances 0.000 description 31
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 20
- 230000008569 process Effects 0.000 description 11
- 229910052697 platinum Inorganic materials 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 238000003475 lamination Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000003197 catalytic effect Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- OUUQCZGPVNCOIJ-UHFFFAOYSA-N hydroperoxyl Chemical compound O[O] OUUQCZGPVNCOIJ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000011224 oxide ceramic Substances 0.000 description 1
- 229910052574 oxide ceramic Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002994 raw material Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
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Abstract
本发明涉及制造微电子器件的方法和这类微电子器件，其中在基片(1)上形成一个存储电容(3)，在所述的存储电容(3)上形成一种防止氢透过的势垒(4)。根据本发明，在形成所述的势垒时首先产生氧化硅层(41)，对存储电容(3)和氧化硅层(41)进行退火，在退火后的氧化硅层(41)上镀敷防止氢透过的势垒层(42)，势垒层(42)由第一子层(421)和第二子层(422)构成，其中先镀敷由金属氧化物组成的第一子层(421)，后镀敷由氮化硅组成的第二子层(422)。这样在镀敷有效的氢势垒之后简便地腐蚀接触孔，镀敷氢势垒不会导致增大对存储电容的损害。
Description
技术领域
本发明涉及一种制造微电子器件的方法，其中在基片上构成存储电容，并在该存储电容上构成一个防止氢透过的势垒。本发明另外还涉及这类微电子器件。
背景技术
常规的微电子半导体存储器件(DRAM)主要是由选择晶体管或开关晶体管和存储电容组成，其中在两个电容片之间插入一种介电材料。在大多数情况下，通常采用介电常数最大约为8的氧化物或氮化物层作为电介质。为了缩小所述的存储电容并制造出非易失的存储器，需要具有很高介电常数的“新型”电容材料(铁电物质或顺电体)。在W.Hoenlein，Phys的出版物“用于千兆比特存储器芯片的新电介质”中第55页(1999)曾讲述过这种材料的例子。为了制造铁电电容器以应用到高集成密度的非易失半导体存储器件中，可以采用诸如SrBi2(Ta，Nb)2O9(SBT或SBTN)、Pb(Zr，Ti)O3(PZT)、或Bi4Ti3O12(BTO)等铁电材料作为电容片之间的电介质。但也可以采用诸如(Ba，Sr)TiO3(BST)等顺电材料。
但采用这种新型电介质将使半导体处理工艺面临新的挑战。首先，这种新型材料再也不能与传统的多晶硅电极材料结合起来。因此必须使用诸如铂金属或其导电氧化物(譬如RuO2)等惰性电极材料。其原因在于，在淀积所述的铁电物质之后，该铁电物质有时还必须在550-800℃的温度下在含氧的空气中多次退火(“预处理”)。因此，为了避免该铁电物质与电极发生不理想的化学反应，所述的电极大多都是由铂或温度足够稳定的其它惰性材料、譬如其它铂金属(Pd，Ir，Rh，Ru，Os)等制成。
为了集成所述的存储电容，需要在含氢的环境下执行一些处理步骤。于是，譬如为了对金属敷层和晶体管进行预处理，需要在氮氢混合气中进行退火，所述的氮氢混合气由95％的氮(N2)和5％的氢(H2)组成。但是，向被处理的存储电容、也即向所述电介质中注入氢将会因还原反应而导致电介质的氧化物陶瓷产生降解。另外，由于在这些层中具有较高的氢含量，所以中间金属氧化物或氮化硅钝化层的受等离子体支持的淀积(PECVD)将会促使所述电介质的铁电或顺电材料产生还原。即便在淀积诸如钨或钛等耐高温金属导电材料时，也会产生氢。这种淀积的作用是譬如产生一些层或填充接触孔。
此外，在存储电容内注入氢还会给结构性能带来负面影响。譬如可能导致剥落效应。
已经公知，可以在所述的存储电容上镀敷一种氮化硅层来作为防止氢注入的势垒。譬如在约750℃时按照LPCVD(低压化学气相淀积)处理来淀积氮化硅。在形成该氮化硅的过程中，原材料为SiH2Cl2和NH3。但在该淀积过程中会导致形成氢自由基，并由此损害所述的存储电容。
另外还已知可以用如下材料形成氢势垒，这种材料可以在没有氢的情况下进行淀积。这种材料的例子有AlOx、TiOx和TiOxNy。但该氧化物材料很难腐蚀，使得在向所述的势垒上镀敷完普通的氧化硅之后，只有利用较大的费用才能把接触孔腐蚀到存储电容的电极，以及/或者穿过所述的势垒腐蚀至基片材料。
也已经有人建议取消在有氢的情况下用钨填充接触孔，而代之以铝。因此，如今从商业上获得的具有铁电介质的产品在实施时是利用铝作为金属材料。但与利用铝相比，利用钨可以使填充区的可靠性变得更高。无论如何，随着半导体存储器越来越小型化和存储密度的进一步提高，必须放弃如今已知的采用铝填充的方法。
发明内容
本发明的任务在于，提供一种文章开头所述类型的方法和微电子器件，它们允许在镀敷有效的氢势垒之后简便地腐蚀接触孔。在此，镀敷氢势垒不会导致增大对存储电容的损害。
根据本发明的制造微电子器件的方法，其中：在基片上形成一个存储电容，所述电容包括第一电极、第二电极、和位于所述电极之间的铁电或顺电电介质；在所述的存储电容上形成一种防止氢透过的势垒；在形成所述的势垒时，首先产生一种氧化硅层，对所述的存储电容和所述的氧化硅层进行退火，并且在退火后的氧化硅层上镀敷一种防止氢透过的势垒层，所述的势垒层由均能防止氢透过的第一子层和第二子层构成，其中先镀敷由金属氧化物组成的所述第一子层，随后镀敷由氮化硅组成的所述第二子层。
根据本发明的微电子器件，其具有：一种基片；在所述基片上形成的存储电容，所述电容包括第一电极、第二电极、和位于所述电极之间的铁电或顺电电介质；以及镀敷在所述电极上的势垒，利用该势垒来防止所述的存储电容透过氢。另外，所述的势垒具有：镀敷在所述电极上的、在含氧空气中被退火过的氧化硅层，以及镀敷在所述氧化硅层上的、防止氢透过所述存储电容的势垒层，所述的势垒层具有由金属氧化物组成的第一子层和由氮化硅组成的第二子层。
对于本发明的方法，其基本思想是在形成所述的势垒时首先产生一种氧化硅层。对所述的存储电容和至少一部分所述的氧化硅层进行退火，也就是说，尤其是直接在淀积所述的氧化硅之后便紧接着引入温度处理。譬如在温度为500℃或更高、优选为650℃或更高的含氧空气中对所述存储电容和氧化硅层进行烘烤。
在退火后的氧化硅层上镀敷一种防止氢透过的势垒层。
尤其当所述存储电容的电极包含铂或铂金属时，该氧化硅层可以夺去铂或铂金属的催化作用，而在存在氢的情况下，该催化作用可能导致存储电容产生非常严重的损伤。因此，在接下来存在氢的处理步骤中，所述的存储电容只会产生较小或根本没有损伤，从而优选地把所述氧化硅层直接镀敷在所述的电极材料上。
对所述存储电容和至少一部分所述的氧化硅层进行退火或烘烤的作用是，把在镀敷所述氧化硅层时流入到所述存储电容附近或注入到该存储电容中的氢重新去掉。优选地，所述的退火是在含氧的空气中进行的，使得氧与氢结合起来(形成水分子)。该退火已在镀敷氢势垒层之前对电介质进行了所需的预处理。
优选地，在低温处理、尤其是在PECVD(等离子体增强化学气相淀积)处理中淀积至少一部分所述的氧化硅层。此处的温度譬如约为350℃。该低温处理的主要优点在于，所存在的氢不会持续地对存储电容造成损害。由于接下来优选地在非常高的温度下进行退火，所以向存储电容中注入氢是可逆的。此外在低温下，氢不会与介电材料发生在高温下可能发生的化学反应。
尤其在以高于所述淀积的温度进行退火时，利用退火还通常可以压缩所述的氧化硅层。由此可以辅助地防止氢的透过。
最后，在接下来的方法步骤中氧化硅层的退火将对其特性产生有利的影响，因为氧化硅层在退火期间已遭受了通常会导致结构变化的温度。譬如在接下来镀敷势垒层期间，这种结构变化是不希望有的，因为它可能会对所述势垒层的结构和粘合特性产生不利影响。这也相应地适用于接下来镀敷在势垒层上的材料，譬如嵌入在存储电容和势垒之中的绝缘层材料等等。
优选地，对于氧化硅层中需镀敷到已镀敷的子层上的子层，其淀积是在高温处理、尤其是在HTO(高温氧化物)处理中进行的。由于温度较高，接下来无需对该子层进行退火便能产生高密度的氧化硅。但还是可以优选地在镀敷该子层之后实行退火处理，以便治愈可能由注入的氢而给存储电容带来的损伤以及/或者烘干所注入的氢。
利用本发明，可以为所述的电接触，特别是可以为置于所述绝缘层和势垒之中的接触孔的填充使用钨，因为通过该势垒可以有效地防止氢注入电容器。由此可以进行进一步小型化，并在微电子存储器件中实现较高的存储密度。
优选地，至少一部分所述的势垒层是在无氢的淀积处理中被镀敷到所述已退火过的氧化硅层上。在此，该部分势垒层的厚度可以保持得如此之小，使得在诸如金属氧化物等很难腐蚀的材料情况下，该势垒层可以利用合适的费用进行腐蚀。如果镀敷了势垒层的这种子层，则可以在存在氢的情况下镀敷其它的子层，因为事先镀敷的部分势垒层已能够保护存储电容免遭氢的侵害。
如果在存在氢的情况下镀敷或淀积至少一部分势垒层，则可优选地随后对存储电容、氧化硅层和已镀敷的部分势垒层进行退火。对此也相应地适用譬如在镀敷势垒层之前进行退火。
在一种优选实施方案中，所述势垒层的子层-但不是所述首先镀敷的子层-由氮化硅组成，或被镀敷一个氮化硅层。在该情形下，事先镀敷的、所述势垒层的至少一个子层作用为在镀敷氧化硅层时所存在的氢的缓存器。按照事先已镀敷的子层的材料，该子层可以是氢的势垒和/或存储器。存储氢的材料譬如为钛及其大多数化合物。
Ti、TiN、TiOx(譬如将Ti在700℃和氧空气中反应性地溅蚀或氧化5分钟)、Ta、TaN、TaOx(譬如将Ta在700℃和氧空气中反应性地溅蚀或氧化5分钟)、AlOx、NbOx、ZrOx和/或SixNy。
尤其可以在LPCVD(低压化学气相淀积)处理中，并在600-750℃、优选为660℃且气压为30Pa的情况下气相淀积由SixNy构成的势垒层或子层。另外，还可以在LP(低压)微波处理中淀积SixNy层，其中通过微波辐射激活SixNy的至少一个母体。利用这种方法可以避免在LPCVD处理中存在的、形成氢的原材料NH3。
所述的SiN层也可以通过溅蚀来制造，由此在淀积期间同样可以避免出现H2。
通过以两个或两个以上的子层形式构成所述的氧化硅层，并且在不同的制造过程中镀敷所述的子层和由此使所述的子层具有不同的氧化物结构，可以进一步避免上文所述的对存储电容的损害。另外，由此还可以为镀敷原本的势垒层打下良好的基础，并降低了存储电容的外部电极中铂或铂金属的催化作用。
优选地，所述的势垒层具有由不同材料组成的两个子层。特别是，靠近所述氧化硅层的子层由含金属氧化物的材料组成，且层厚为50nm或更小，优选约为20nm。离所述氧化硅层较远的所述氮化硅层子层的层厚优选为20～30nm。除了已讲述过的金属外，还可以考虑所有的过渡金属作为所述金属氧化物的金属。也可选择考虑过渡金属的所有氮化物来作为所述势垒层子层的材料，或作为势垒层的材料。远离所述氧化硅层的子层尤其为一种层厚优选约为25nm的氮化硅层。
附图说明
现在借助实施例来详细阐述本发明。对此请参考附图。在各附图中：
图1用剖面图示出了按照层叠单元结构的DRAM存储单元和按照偏置单元结构的DRAM存储单元，
图2用剖面图示出了两种其它种类的存储单元，
图3用剖面图示出了第一实施方案的氢势垒的层结构，以及
图4用剖面图示出了第二实施方案的氢势垒。
具体实施方式
图1中的左部分示出了一种层叠单元式的存储单元，而右部分则示出了一种偏置单元式的存储单元，它们位于同一半导体基片1上。大约位于图中心的锯齿线所表示的意思是，该两种不同的存储单元在实际中通常并不是布置在同一半导体基片上。
在所述的半导体基片1上设有供两个存储单元共用的源极区23。此外还分别设有一个漏极区21。在漏极和源极中间分别有一个栅极22，由此为两个存储单元各构成一个作用为选择晶体管的MOS晶体管2。所述的栅极22被电连接在字线WL上。字线WL和MOS晶体管2被嵌入在譬如由SiO2组成的第一绝缘层7中。
附图左部分所示出的层叠单元式存储单元的漏极区21通过一个用钨填充的接触孔64而被连至置于所述第一绝缘层7上方的、存储电容3的第一电极31上。在该第一电极31上镀敷了一种介电常数大于8的、由铁电材料或顺电材料组成的电介质32。在所述电介质32上又镀敷了第二电极33，使得所述的第一、第二电极31、33与位于其中间的电介质32一起组成存储电容3。
就存储电容3的基本结构而言，它同样也适用于附图右部分所示的偏置单元式存储单元的情形。但该偏置单元与层叠单元的不同之处在于所述电容层31、32、33沿着第一绝缘层7表面的延伸、以及在于电极31、33的电接触。正如上文所述，在层叠单元中，电极31是从下面进行接触的。而在偏置单元中，第一电极31是在一个既无电介质32也无第二电极33在第一电极31上延伸的区域内从上面进行接触的。对此，穿过嵌有存储电容3的第二绝缘层5而腐蚀了一个接触孔6，并利用钨进行填充。在第二种单元类型中，第二电极33的接触是通过所述第二绝缘层5内的一个接触孔6从上面来实现的。另外，在偏置单元(附图右部分)中，第二电极33利用沿着第二绝缘层5的表面进行延伸的电连接62、并通过用钨填充的接触孔61穿过所述的第一和第二绝缘层5、7而与漏极区21电气地相连。另一接触孔65从源极区23出发并穿过所述第一和第二绝缘层5、7，直至在所述第二绝缘层5的表面处到达位线BL。
因此，所述的偏置单元在其电接触和MOS晶体管2方面需要较大的构造体积。相反，所述层叠单元在其制造过程中对精度和费用有较高的要求。
在两种存储单元类型中，在所述第二电极33上均镀敷了一种层状的势垒4，该势垒可以防止存储电容3被注入氢。特别是，存储电容3的电介质32由一种上文所述的氢敏感材料组成。
在图1所示的存储单元中，首先构造介电层，然后再镀敷所述的势垒4。为了使稍后腐蚀接触孔61、65变得更容易，如此地构造所述的势垒4，使得在稍后接触孔61、65的范围内总是有一个宽度为Z的开口，该宽度大于所述接触孔61、65的宽度。在构造完势垒4之后镀敷所述的第二绝缘层5。随后腐蚀和金属化所述的接触孔6、61、65。最后还要在第二绝缘层5的表面上或在金属敷层上镀敷一个覆盖层8。
在图2中同样分别示出了层叠单元型和偏置单元型的存储单元。该两个存储单元在势垒4的结构方面不同于图1所示的存储单元。在此，势垒4和电介质32是共同进行构造的，尤其是通过使用相同或同类的掩模。这意味着一方面简化了制造过程，但另一方面又导致了介电层的边缘不会被势垒4覆盖。图2所示的偏置单元的优点在于，所述的势垒4不与第一电极31接触。因此还可以无限制地给势垒4使用导电材料。如果在图1所示偏置单元的势垒4中也使用这些材料，则需要采取诸如结构变化等特殊措施，或者首先镀敷的势垒4的子层必须由电绝缘的材料构成。
下面借助图3和4来详细说明防止氢透过的势垒实施例，正如其在图1和2所示的存储单元中一样。
图3示出了具有二氧化硅层41和势垒层42的四层结构，所述的二氧化硅层41由下子层411和上子层412组成，而所述的势垒层42则由下子层421和上子层422组成。所述二氧化硅层41的下子层411譬如被直接镀敷在图1和2所示存储电容3的第二电极33上，而且被作为PECVD(等离子体增强化学气相淀积)处理中的TEOS氧化物，其中燃烧一种等离子体并由此激发反应生成SiO2。
在镀敷第一子层411之后，将所述的存储电容和第一子层411一起优选地在700℃的温度下、而且在大气压的氧空气中退火30分钟。这样便可以尤其使陶瓷电介质自愈(退火)，并把在制造第一子层411时所注入到存储电容内的氢排出，而且还可以进行压缩并由此给下一方法步骤提供所述的下子层411。也可以选择在短时间内于其它温度下进行退火。但如果在所述存储电容和下子层411的温度为500℃的情况下退火至少5分钟，则也可以获得较好的结果。
退火之后，在HTO(高温氧化物)处理中利用原始气体SiH4和N2O在约700℃和气压为40帕的情况下把所述的上子层412直接淀积到第一子层411的表面上。然后，尤其在与镀敷完所述下子层411后为相同的条件下，将整个二氧化硅层41和所述的存储电容重新退火。
通过在多个步骤中镀敷二氧化硅层41，一方面可以避免损坏存储电容或可利用退火治愈损伤，另一方面还可以用较高的质量镀敷二氧化硅层。在镀敷所述的下子层411时，所述的温度比较低，使得对存储电容只有较小的损伤。尤其对于图1和2所示存储单元所需的、对所述位于下边的电容层32、33进行边缘和边界覆盖而言，通过镀敷下子层411还是不够的。但是，尤其由于能屏蔽所存在的氢，而且电极31、33中可能存在的铂或铂金属的催化作用也被减少，所以在镀敷上子层412的高温处理过程中，该下子层411已经阻止了存储电容进一步被损害。在高温处理过程中淀积的上子层412使位于下边的各层具有非常好的边缘和边界覆盖。
在第二次退火之后，直接在所述二氧化硅层41的上子层412上镀敷势垒层42的下子层421。由此所需的淀积过程是公知的，而且这要视下子层421的相应材料而定。该下子层譬如可以由ZrOx、TiN、Ti或AlOx组成。在镀敷所述的下子层421之后可以重新退火。
直接在所述的下子层421上镀敷势垒层42的上子层422。优选地，该上子层422的材料为Si3N4，该材料可以在750℃和30Pa气压时的LPCVD(低压化学气相淀积)处理中或在PECVD处理中进行淀积。在该过程中淀积的经Si3N4针对氢的透过具有显著的势垒作用，而且实际上其自身不含氢。然而由于在制造Si3N4层的过程中使用了含氢气体SiH2Cl2(SiH4)和NH3，所以事先镀敷下子层421起到了有利作用，并防止了存储电容遭受不可逆的损伤。所述的下子层421可以在无氢的淀积过程中进行制造，并尤其由通常难以腐蚀的金属氧化物组成。但是，由于所述势垒层42的下子层421还没有必要具有整个势垒层42的全部势垒作用，所以该下子层421可以具有譬如约为20nm的较小层厚，以便可以利用合适的费用来腐蚀该层。其它子层的层厚譬如为：二氧化硅层41的下子层411为20nm，二氧化硅层41的上子层412为25nm，以及势垒层42的上子层422为25nm。
防止氢透过的另一势垒实施例如图4所示。在此，二氧化硅层41下子层411和上子层412尤其是用同样的方式制造的，并象图3所示实施例中的相应层一样进行退火。但图4所示的势垒层42是由一种材料组成的，而且优选地在一个连续的处理中进行镀敷。为了实施较好的势垒作用，所示势垒层42的层厚优选为50～100nm。另外有利的是，选择容易腐蚀的材料，尤其是TiN、TaN或过渡金属的其它氮化物来作为其材料。可以想见，也可以采用LPCVD-SiN、PECVD-SiN、HOx或ZrOx作为所述势垒层42的材料。
本发明并不局限于借助附图所详细讲述的实施例。具体地讲，所述的氧化硅层譬如也可以是在一个连续方法步骤中产生的单个层，而且/或者只有在镀敷各子层之后才对多个子层实施退火。但在该情形下，所述的退火将导致改善存储电容的性能。
符号清单
1 半导体基片
2 MOS晶体管
3 存储电容
4 势垒
5 第二绝缘层
6 接触孔
7 第一绝缘层
8 覆盖层
21 漏极区
22 栅极
23 源极区
31 第一电极
32 电介质
33 第二电极
41 氧化硅层
42 势垒层
61 接触孔
62 电连接
64 接触孔
65 接触孔
411 氧化硅下子层
412 氧化硅上子层
421 势垒下子层
422 势垒上子层
Claims (14)
1.制造微电子器件的方法，其中，
a)在基片(1)上形成一个存储电容(3)，所述电容包括
-第一电极(31)
-第二电极(33)，和
-位于所述电极(31，33)之间的铁电或顺电电介质(32)，而且
b)在所述的存储电容(3)上形成一种防止氢透过的势垒(4)，
其特征在于：
在形成所述的势垒时，
-首先产生一种氧化硅层(41)，
-对所述的存储电容(3)和所述的氧化硅层(41)进行退火，并且
-在退火后的氧化硅层(41)上镀敷一种防止氢透过的势垒层(42)，所述的势垒层(42)由均能防止氢透过的第一子层(421)和第二子层(422)构成，其中先镀敷由金属氧化物组成的所述第一子层(421)，随后镀敷由氮化硅组成的所述第二子层(422)。
2.如权利要求1所述的方法，其特征在于：
所述的势垒层(42)是在无氢的淀积处理中镀敷的。
3.如权利要求1所述的方法，其特征在于：
所述的氮化硅层是在一种低压微波处理中进行淀积的，在该处理中通过微波辐射来激活所述氮化硅的至少一种母体。
4.如权利要求1～3之一所述的方法，其特征在于：
所述的势垒层(42)在其镀敷之后被退火。
5.如权利要求1～3之一所述的方法，其特征在于：
所述的氧化硅层(41)由多个子层(411，412)构成。
6.如权利要求5所述的方法，其特征在于：
所述氧化硅层的一个子层(411)是在等离子体增强化学气相淀积处理中被淀积的。
7.如权利要求5所述的方法，其特征在于：
在镀敷完氧化硅子层(411，412)之后，对所述的存储电容(3)实施退火。
8.如权利要求1～3之一所述的方法，其特征在于：
所述存储电容(3)和氧化硅层(41)的退火是在温度至少为500℃的含氧空气中实现的。
9.微电子器件，具有：
a)一种基片(1)，
b)在所述基片(1)上形成的存储电容(3)，所述电容包括：
-第一电极(31)
-第二电极(33)，和
-位于所述电极(31，33)之间的铁电或顺电电介质(32)，以及
c)镀敷在所述电极(31，33)上的势垒(4)，利用该势垒(4)来防止所述的存储电容(3)透过氢，
其特征在于：
所述的势垒(4)具有：
-镀敷在所述电极(31)上的、在含氧空气中被退火过的氧化硅层(41)，以及
-镀敷在所述氧化硅层(41)上的、防止氢透过所述存储电容(3)的势垒层(42)，所述的势垒层(42)具有由金属氧化物组成的第一子层(421)和由氮化硅组成的第二子层(422)。
10.如权利要求9所述的器件，其特征在于：
所述的存储电容(3)和势垒(4)被嵌入在镀敷于所述势垒(4)之上的绝缘层(5)中。
11.如权利要求10所述的器件，其特征在于：
在所述的绝缘层(5)中装入一种用钨填充的接触孔(6)，以便与所述电极(31，33)之一形成电接触。
12.如权利要求9～11之一所述的器件，其特征在于：
所述的氧化硅层(41)具有被退火过的、氧化物结构不同的两个子层(411，412)。
13.如权利要求9～11之一所述的器件，其特征在于：
靠近于所述氧化硅层(41)的所述第一势垒子层(421)具有50nm或更小的层厚。
14.如权利要求9～11之一所述的器件，其特征在于：
离所述氧化硅层(41)较远的所述第二势垒子层(422)的层厚为20～30nm。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10041685.3 | 2000-08-24 | ||
| DE10041685A DE10041685C2 (de) | 2000-08-24 | 2000-08-24 | Verfahren zur Herstellung eines mikroelektronischen Bauelements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1340853A CN1340853A (zh) | 2002-03-20 |
| CN1162900C true CN1162900C (zh) | 2004-08-18 |
Family
ID=7653702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011257946A Expired - Fee Related CN1162900C (zh) | 2000-08-24 | 2001-08-24 | 制造微电子器件的方法和微电子器件 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6649468B2 (zh) |
| EP (1) | EP1182698A3 (zh) |
| JP (1) | JP3939516B2 (zh) |
| KR (1) | KR100453793B1 (zh) |
| CN (1) | CN1162900C (zh) |
| DE (1) | DE10041685C2 (zh) |
| TW (1) | TW508756B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071506B2 (en) * | 2003-09-05 | 2006-07-04 | Infineon Technologies Ag | Device for inhibiting hydrogen damage in ferroelectric capacitor devices |
| JP2005229001A (ja) | 2004-02-16 | 2005-08-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| CN101299429B (zh) * | 2004-06-28 | 2010-12-15 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
| JP2007059705A (ja) * | 2005-08-25 | 2007-03-08 | Seiko Epson Corp | キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 |
| US7304339B2 (en) * | 2005-09-22 | 2007-12-04 | Agile Rf, Inc. | Passivation structure for ferroelectric thin-film devices |
| JP2007165350A (ja) | 2005-12-09 | 2007-06-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009105429A (ja) * | 2008-12-27 | 2009-05-14 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| US20130264620A1 (en) * | 2012-04-06 | 2013-10-10 | Texas Instruments Incorporated | Integrated circuit having ferroelectric memory with dense via barrier |
| JP6300773B2 (ja) * | 2015-10-23 | 2018-03-28 | 三菱電機株式会社 | 半導体圧力センサ |
| CN113039657A (zh) * | 2018-11-07 | 2021-06-25 | 索尼半导体解决方案公司 | 磁阻元件和半导体器件 |
| US11990470B2 (en) * | 2021-09-24 | 2024-05-21 | International Business Machines Corporation | Ferroelectric and paraelectric stack capacitors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| DE69433244T2 (de) * | 1993-08-05 | 2004-07-29 | Matsushita Electric Industrial Co., Ltd., Kadoma | Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante |
| JP3027941B2 (ja) * | 1996-05-14 | 2000-04-04 | 日本電気株式会社 | 誘電体容量素子を用いた記憶装置及び製造方法 |
| JP3028080B2 (ja) * | 1997-06-18 | 2000-04-04 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6225156B1 (en) * | 1998-04-17 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same |
| US6225656B1 (en) * | 1998-12-01 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same |
| DE19904379A1 (de) * | 1999-02-03 | 2000-08-17 | Siemens Ag | Mikroelektronische Struktur |
| US6066868A (en) * | 1999-03-31 | 2000-05-23 | Radiant Technologies, Inc. | Ferroelectric based memory devices utilizing hydrogen barriers and getters |
| KR100353808B1 (ko) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 보호막 형성 방법 |
-
2000
- 2000-08-24 DE DE10041685A patent/DE10041685C2/de not_active Expired - Fee Related
-
2001
- 2001-08-06 EP EP01118994A patent/EP1182698A3/de not_active Ceased
- 2001-08-23 TW TW090120715A patent/TW508756B/zh not_active IP Right Cessation
- 2001-08-23 JP JP2001253003A patent/JP3939516B2/ja not_active Expired - Fee Related
- 2001-08-24 US US09/939,249 patent/US6649468B2/en not_active Expired - Lifetime
- 2001-08-24 CN CNB011257946A patent/CN1162900C/zh not_active Expired - Fee Related
- 2001-08-24 KR KR10-2001-0051380A patent/KR100453793B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002076296A (ja) | 2002-03-15 |
| KR20020012148A (ko) | 2002-02-15 |
| EP1182698A2 (de) | 2002-02-27 |
| JP3939516B2 (ja) | 2007-07-04 |
| US20020025592A1 (en) | 2002-02-28 |
| US6649468B2 (en) | 2003-11-18 |
| DE10041685C2 (de) | 2002-06-27 |
| DE10041685A1 (de) | 2002-03-21 |
| KR100453793B1 (ko) | 2004-10-20 |
| CN1340853A (zh) | 2002-03-20 |
| TW508756B (en) | 2002-11-01 |
| EP1182698A3 (de) | 2002-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER NAME: INFENNIAN TECHNOLOGIES AG |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
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| TR01 | Transfer of patent right |
Effective date of registration: 20130603 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160113 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040818 Termination date: 20160824 |