JP2002076296A - マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材 - Google Patents
マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材Info
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Abstract
(57)【要約】
【課題】 有効な水素バリアを簡単な方法で被着した後
にコンタクトホールをエッチングできるような方法及び
マイクロエレクトロニクス構成部材を提供すること 【解決手段】 基板（１）に、第１の電極（３１）、第
２の電極（３２）及び前記の電極（３１，３２）の間の
強誘電性又は常誘電性の誘電体（３３）を含有するメモ
リキャパシタ（３）を作成し、メモリキャパシタ（３）
上に水素の侵入から保護するバリア（４）を作成するに
当たり、バリアの作成の際に、まず酸化ケイ素（４１）
を作成し、メモリキャパシタ（３）及び酸化ケイ素（４
１）の少なくとも一部をアニールし、かつアニールされ
た酸化ケイ素−層（４１）上に水素の侵入から保護する
バリア層（４２）を被着することを特徴とするマイクロ
エレクトロニクス構成部材の製造方法及び前記製造方法
により製造されたマイクロエレクトロニクス構成部材
にコンタクトホールをエッチングできるような方法及び
マイクロエレクトロニクス構成部材を提供すること 【解決手段】 基板（１）に、第１の電極（３１）、第
２の電極（３２）及び前記の電極（３１，３２）の間の
強誘電性又は常誘電性の誘電体（３３）を含有するメモ
リキャパシタ（３）を作成し、メモリキャパシタ（３）
上に水素の侵入から保護するバリア（４）を作成するに
当たり、バリアの作成の際に、まず酸化ケイ素（４１）
を作成し、メモリキャパシタ（３）及び酸化ケイ素（４
１）の少なくとも一部をアニールし、かつアニールされ
た酸化ケイ素−層（４１）上に水素の侵入から保護する
バリア層（４２）を被着することを特徴とするマイクロ
エレクトロニクス構成部材の製造方法及び前記製造方法
により製造されたマイクロエレクトロニクス構成部材
Description
【０００１】
【発明の属する技術分野】本発明は、基板上にメモリキ
ャパシタを作成し、かつメモリキャパシタ上に、水素の
侵入から保護するバリア層を作成する、マイクロエレク
トロニクス構成部材の製造方法に関する。更に、本発明
はこの種のマイクロエレクトロニクス構成部材に関す
る。
ャパシタを作成し、かつメモリキャパシタ上に、水素の
侵入から保護するバリア層を作成する、マイクロエレク
トロニクス構成部材の製造方法に関する。更に、本発明
はこの種のマイクロエレクトロニクス構成部材に関す
る。
【０００２】
【従来の技術】通常、マイクロエレクトロニクス半導体
メモリ構成部材（ＤＲＡＭ）は、選択トランジスタ又は
スイッチングトランジスタ及びメモリキャパシタからな
り、前記メモリキャパシタ中では、２つのキャパシタプ
レートの間に誘電性材料が挿入されている。誘電体とし
て通常たいていは最大約８の相対誘電率（Dielektrizit
aetszahl）を有する酸化物層又は窒化物層が使用され
る。メモリキャパシタの小型化のため並びに不揮発メモ
リの製造のため、明らかにより高い相対誘電率を有する
「新しい」キャパシタ材料（強誘電体又は常誘電体）が
必要である。このような材料の例は、刊行物"Neue Diel
ektrika fuer Gbit-Speicherchips", W. Hoenlein, Phy
s. Bl. 55 (1999)に挙げられている。不揮発半導体メモ
リ−構成部材中でより高い集積密度で使用するための強
誘電性キャパシタの製造のために、例えば強誘電性材
料、例えばＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴ又
はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）又は
Ｂｉ４Ｔｉ３Ｏ１２（ＢＴＯ）が、キャパシタプレート
間の誘電体として使用することができる。しかしながら
常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳ
Ｔ）を使用することもできる。
メモリ構成部材（ＤＲＡＭ）は、選択トランジスタ又は
スイッチングトランジスタ及びメモリキャパシタからな
り、前記メモリキャパシタ中では、２つのキャパシタプ
レートの間に誘電性材料が挿入されている。誘電体とし
て通常たいていは最大約８の相対誘電率（Dielektrizit
aetszahl）を有する酸化物層又は窒化物層が使用され
る。メモリキャパシタの小型化のため並びに不揮発メモ
リの製造のため、明らかにより高い相対誘電率を有する
「新しい」キャパシタ材料（強誘電体又は常誘電体）が
必要である。このような材料の例は、刊行物"Neue Diel
ektrika fuer Gbit-Speicherchips", W. Hoenlein, Phy
s. Bl. 55 (1999)に挙げられている。不揮発半導体メモ
リ−構成部材中でより高い集積密度で使用するための強
誘電性キャパシタの製造のために、例えば強誘電性材
料、例えばＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴ又
はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）又は
Ｂｉ４Ｔｉ３Ｏ１２（ＢＴＯ）が、キャパシタプレート
間の誘電体として使用することができる。しかしながら
常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳ
Ｔ）を使用することもできる。
【０００３】しかしながら、この新規の種類の誘電体
は、半導体プロセス技術において新しい挑戦がなされな
かった。まず、この新規種類の材料は多結晶シリコンの
慣用の電極材料ともはや組み合わせることができない。
従って、不活性な電極材料、例えば白金金属又はその導
電性酸化物（例えばＲｕＯ２）を使用しなければならな
い。この理由は、強誘電体の堆積の後にこの強誘電体は
酸素含有雰囲気中で約５５０〜８００℃の温度で場合に
より数回アニール（コンディショニング）しなければな
らないことにある。電極を有する強誘電体の不所望な化
学反応を回避するために、従ってこの電極はたいてい白
金又は他の十分に熱安定性でかつ不活性の材料、例えば
他の白金金属（Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製
造される。
は、半導体プロセス技術において新しい挑戦がなされな
かった。まず、この新規種類の材料は多結晶シリコンの
慣用の電極材料ともはや組み合わせることができない。
従って、不活性な電極材料、例えば白金金属又はその導
電性酸化物（例えばＲｕＯ２）を使用しなければならな
い。この理由は、強誘電体の堆積の後にこの強誘電体は
酸素含有雰囲気中で約５５０〜８００℃の温度で場合に
より数回アニール（コンディショニング）しなければな
らないことにある。電極を有する強誘電体の不所望な化
学反応を回避するために、従ってこの電極はたいてい白
金又は他の十分に熱安定性でかつ不活性の材料、例えば
他の白金金属（Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製
造される。
【０００４】メモリキャパシタの集積のために、水素含
有雰囲気中で行うプロセス工程が実施される。例えば金
属被覆及びトランジスタのコンディショニングのため
に、９５％まで窒素（Ｎ２）及び５％まで水素（Ｈ２）
から構成されるフォーミングガス中でのアニールが必要
である。しかしながら、処理されたメモリキャパシタ内
へ、つまり誘電体内への水素の侵入は、還元反応により
誘電体の酸化物セラミックの劣化を引き起こす。更に、
金属間酸化物もしくは窒化ケイ素−パッシベーション層
のプラズマアシストする堆積（ＰＥＣＶＤ）は高い水素
含有量に基づいて層中で誘電体の強誘電性もしくは常誘
電性材料の還元を引き起こす。導電性材料、例えば耐熱
金属のタングステン又はチタンの堆積の場合でも水素が
生じる。この堆積は例えば層の作成又はコンタクトホー
ルの充填に用いる。
有雰囲気中で行うプロセス工程が実施される。例えば金
属被覆及びトランジスタのコンディショニングのため
に、９５％まで窒素（Ｎ２）及び５％まで水素（Ｈ２）
から構成されるフォーミングガス中でのアニールが必要
である。しかしながら、処理されたメモリキャパシタ内
へ、つまり誘電体内への水素の侵入は、還元反応により
誘電体の酸化物セラミックの劣化を引き起こす。更に、
金属間酸化物もしくは窒化ケイ素−パッシベーション層
のプラズマアシストする堆積（ＰＥＣＶＤ）は高い水素
含有量に基づいて層中で誘電体の強誘電性もしくは常誘
電性材料の還元を引き起こす。導電性材料、例えば耐熱
金属のタングステン又はチタンの堆積の場合でも水素が
生じる。この堆積は例えば層の作成又はコンタクトホー
ルの充填に用いる。
【０００５】更に、メモリキャパシタ中への水素の侵入
は、構造特性にも不利な影響を及ぼす。例えば剥離作用
が生じる。
は、構造特性にも不利な影響を及ぼす。例えば剥離作用
が生じる。
【０００６】水素の侵入に対するバリアとしてメモリキ
ャパシタ上に窒化ケイ素を被着することはすでに公知で
ある。窒化ケイ素は例えばＬＰＣＶＤ（低圧化学蒸着；
LowPressure Chemical Vapor Deposition）法により例
えば７５０℃で堆積される。窒化ケイ素形成の場合の出
発物質はＳｉＨ２Ｃｌ２及びＮＨ３である。しかしなが
ら、この堆積の際に水素−ラジカル形成が生じ、それに
よりメモリキャパシタが損傷する。
ャパシタ上に窒化ケイ素を被着することはすでに公知で
ある。窒化ケイ素は例えばＬＰＣＶＤ（低圧化学蒸着；
LowPressure Chemical Vapor Deposition）法により例
えば７５０℃で堆積される。窒化ケイ素形成の場合の出
発物質はＳｉＨ２Ｃｌ２及びＮＨ３である。しかしなが
ら、この堆積の際に水素−ラジカル形成が生じ、それに
よりメモリキャパシタが損傷する。
【０００７】更に、水素バリアを水素の存在なしで析出
することができる材料から作成することは公知である。
このような材料についての例はＡｌＯｘ、ＴｉＯｘ、Ｔ
ｉＯ ｘＮｙである。しかしながらこれらの酸化物材料
は、エッチングが困難であり、通常の酸化ケイ素層をバ
リア上に被着した後で著しいコストをかけて、メモリキ
ャパシタの電極までのコンタクトホールを及び／又はバ
リアを通過して基板材料までのコンタクトホールをエッ
チングすることができるにすぎない。
することができる材料から作成することは公知である。
このような材料についての例はＡｌＯｘ、ＴｉＯｘ、Ｔ
ｉＯ ｘＮｙである。しかしながらこれらの酸化物材料
は、エッチングが困難であり、通常の酸化ケイ素層をバ
リア上に被着した後で著しいコストをかけて、メモリキ
ャパシタの電極までのコンタクトホールを及び／又はバ
リアを通過して基板材料までのコンタクトホールをエッ
チングすることができるにすぎない。
【０００８】同様に、コンタクトホールを、タングステ
ンで充填することを省略し、その代わりにアルミニウム
を用いることがすでに提案されている。現在市販の強誘
電性の誘電体を有する製品は、従って金属被覆材料とし
てアルミニウムを用いて実施している。しかしながら、
タングステンを用いた場合に充填すべき領域は、アルミ
ニウムを用いた場合よりも信頼性が著しく高い。いずれ
にせよ、半導体メモリの更なる小型化及び更なるメモリ
密度の向上の過程で、アルミニウムを用いて充填する今
日公知の方法は断念しなければならない。
ンで充填することを省略し、その代わりにアルミニウム
を用いることがすでに提案されている。現在市販の強誘
電性の誘電体を有する製品は、従って金属被覆材料とし
てアルミニウムを用いて実施している。しかしながら、
タングステンを用いた場合に充填すべき領域は、アルミ
ニウムを用いた場合よりも信頼性が著しく高い。いずれ
にせよ、半導体メモリの更なる小型化及び更なるメモリ
密度の向上の過程で、アルミニウムを用いて充填する今
日公知の方法は断念しなければならない。
【０００９】
【発明が解決しようとする課題】本発明の課題は、有効
な水素バリアを簡単な方法で被着した後にコンタクトホ
ールをエッチングできるような冒頭に述べた種類の方法
及びマイクロエレクトロニクス構成部材を提供すること
である。この場合、水素バリアの被着によりメモリキャ
パシタの著しい損傷は生じない。
な水素バリアを簡単な方法で被着した後にコンタクトホ
ールをエッチングできるような冒頭に述べた種類の方法
及びマイクロエレクトロニクス構成部材を提供すること
である。この場合、水素バリアの被着によりメモリキャ
パシタの著しい損傷は生じない。
【００１０】
【課題を解決するための手段】前記の課題は、請求項１
の特徴部を有する方法及び請求項１２の特徴部を有する
構成部材により解決される。実施態様はそれぞれ引用形
式請求項の対象である。
の特徴部を有する方法及び請求項１２の特徴部を有する
構成部材により解決される。実施態様はそれぞれ引用形
式請求項の対象である。
【００１１】本発明による方法の基本思想は、バリアを
形成させる際にまず酸化ケイ素−層を作成することにあ
る。このメモリキャパシタ及び少なくとも酸化ケイ素−
層の一部はアニールされる、つまり特に酸化ケイ素−層
の堆積の直後に引き続き熱処理にさらされる。例えばメ
モリキャパシタ及び酸化ケイ素−層を５００℃以上の温
度で、有利に６５０℃以上の温度で酸素雰囲気中で加熱
する。
形成させる際にまず酸化ケイ素−層を作成することにあ
る。このメモリキャパシタ及び少なくとも酸化ケイ素−
層の一部はアニールされる、つまり特に酸化ケイ素−層
の堆積の直後に引き続き熱処理にさらされる。例えばメ
モリキャパシタ及び酸化ケイ素−層を５００℃以上の温
度で、有利に６５０℃以上の温度で酸素雰囲気中で加熱
する。
【００１２】アニールした酸化ケイ素−層上に、水素の
侵入から保護するバリア層を被着する。
侵入から保護するバリア層を被着する。
【００１３】特に、メモリキャパシタの電極が白金又は
白金金属を含有する場合、酸化ケイ素層は白金又は白金
金属から、水素の存在で特にメモリキャパシタの重大な
損傷を引き起こす触媒活性を奪う。従って、引き続く水
素が存在するプロセス工程によりメモリキャパシタはわ
ずかに損傷を受けるか又は全く損傷を受けない。従っ
て、有利に酸化ケイ素−層を電極材料上に直接被着す
る。
白金金属を含有する場合、酸化ケイ素層は白金又は白金
金属から、水素の存在で特にメモリキャパシタの重大な
損傷を引き起こす触媒活性を奪う。従って、引き続く水
素が存在するプロセス工程によりメモリキャパシタはわ
ずかに損傷を受けるか又は全く損傷を受けない。従っ
て、有利に酸化ケイ素−層を電極材料上に直接被着す
る。
【００１４】メモリキャパシタ及び酸化ケイ素の少なく
とも一部のアニールもしくは熱処理は、酸化ケイ素の被
着の際にメモリキャパシタの付近にまで侵入しているか
又はメモリキャパシタ内に侵入している水素を再び遠ざ
ける。有利に、このアニールは酸素含有雰囲気中で行わ
れるため、酸素が水素と結合する（水分子−形成）。こ
のアニールはすでに水素バリア−層の被着の前に誘電体
の必要な調整を行う。
とも一部のアニールもしくは熱処理は、酸化ケイ素の被
着の際にメモリキャパシタの付近にまで侵入しているか
又はメモリキャパシタ内に侵入している水素を再び遠ざ
ける。有利に、このアニールは酸素含有雰囲気中で行わ
れるため、酸素が水素と結合する（水分子−形成）。こ
のアニールはすでに水素バリア−層の被着の前に誘電体
の必要な調整を行う。
【００１５】酸化ケイ素層の少なくとも一部を低温プロ
セス、特にＰＥＣＶＤ（プラズマ化学蒸着；Plasma Enh
anced Chemical Vapor Deposition）法で堆積させるの
が有利である。この場合、温度は例えば約３５０℃であ
る。低温プロセスの著しい利点は、存在する水素がメモ
リキャパシタの永続的な損傷を引き起こさない点にあ
る。有利に明らかに高い温度での引き続くアニールによ
り、メモリキャパシタ内に侵入した水素を戻すことがで
きる。さらに、高温で進行することができる水素と誘電
体材料との化学反応は低温では進行しない。
セス、特にＰＥＣＶＤ（プラズマ化学蒸着；Plasma Enh
anced Chemical Vapor Deposition）法で堆積させるの
が有利である。この場合、温度は例えば約３５０℃であ
る。低温プロセスの著しい利点は、存在する水素がメモ
リキャパシタの永続的な損傷を引き起こさない点にあ
る。有利に明らかに高い温度での引き続くアニールによ
り、メモリキャパシタ内に侵入した水素を戻すことがで
きる。さらに、高温で進行することができる水素と誘電
体材料との化学反応は低温では進行しない。
【００１６】特に堆積よりも高い温度でアニールを行う
場合に、このアニールにより酸化ケイ素−層は一般に緻
密化される。それによりまず最初に水素の侵入からの保
護がすでに生じる。
場合に、このアニールにより酸化ケイ素−層は一般に緻
密化される。それによりまず最初に水素の侵入からの保
護がすでに生じる。
【００１７】最終的に、酸化ケイ素−層のアニールは後
続する製造工程間の酸化ケイ素−層の特性に好ましい作
用を及ぼす、それというのも酸化ケイ素−層はすでにア
ニールの間に、一般に構造変化を引き起こす温度にさら
されているためである。この種の構造変化は、例えば後
続するバリア層の被着の間では望ましくない、それとい
うのも、この構造変化はバリア層の構造及び付着挙動に
望ましくない影響を及ぼしかねないためである。同様の
ことが、引き続きバリア層上に被着される材料、例えば
メモリキャパシタ及びバリアを埋め込む絶縁層にも通用
する。
続する製造工程間の酸化ケイ素−層の特性に好ましい作
用を及ぼす、それというのも酸化ケイ素−層はすでにア
ニールの間に、一般に構造変化を引き起こす温度にさら
されているためである。この種の構造変化は、例えば後
続するバリア層の被着の間では望ましくない、それとい
うのも、この構造変化はバリア層の構造及び付着挙動に
望ましくない影響を及ぼしかねないためである。同様の
ことが、引き続きバリア層上に被着される材料、例えば
メモリキャパシタ及びバリアを埋め込む絶縁層にも通用
する。
【００１８】すでに被着された部分層上に被着された酸
化ケイ素−層の部分層を高温プロセス、特にＨＴＯ（高
温酸化物；High Temperature Oxide）法で堆積させるの
が有利である。高温のためにこの部分層を引き続きアニ
ールすることなしに高い密度を有する酸化ケイ素を作成
することができる。しかしながら、メモリキャパシタの
侵入した水素による場合による損傷を回復させるため及
び／又は侵入した水素の熱処理による排除のために、こ
の部分層の被着の後に熱処理を実施するのが有利であ
る。
化ケイ素−層の部分層を高温プロセス、特にＨＴＯ（高
温酸化物；High Temperature Oxide）法で堆積させるの
が有利である。高温のためにこの部分層を引き続きアニ
ールすることなしに高い密度を有する酸化ケイ素を作成
することができる。しかしながら、メモリキャパシタの
侵入した水素による場合による損傷を回復させるため及
び／又は侵入した水素の熱処理による排除のために、こ
の部分層の被着の後に熱処理を実施するのが有利であ
る。
【００１９】本発明により、電気的接続のために、特に
前記の絶縁層及びバリア層中に穿設されたコンタクトホ
ールの充填のために、タングステンを使用することが可
能である、それというのも、このキャパシタはバリアに
より水素の侵入から効果的に保護可能であるためであ
る。従って、更なる小型化が可能であり、マイクロエレ
クトロニクスメモリ構成部材においてより高いメモリ密
度を達成することができる。
前記の絶縁層及びバリア層中に穿設されたコンタクトホ
ールの充填のために、タングステンを使用することが可
能である、それというのも、このキャパシタはバリアに
より水素の侵入から効果的に保護可能であるためであ
る。従って、更なる小型化が可能であり、マイクロエレ
クトロニクスメモリ構成部材においてより高いメモリ密
度を達成することができる。
【００２０】水素不含の堆積プロセスでアニールした酸
化ケイ素−層上にバリア層の少なくとも一部を被着する
のが有利である。この場合、バリア層の一部の厚さは、
それ自体エッチングするのが困難な材料、例えば金属酸
化物の場合に、バリア層を適切なコストでエッチングで
きる程度に薄く維持することができる。バリア層のこの
種の部分層を被着させる場合、更なる部分層は水素の存
在で被着することができる、それというのも予め被着さ
れたバリア層の一部がメモリキャパシタを水素から保護
するためである。
化ケイ素−層上にバリア層の少なくとも一部を被着する
のが有利である。この場合、バリア層の一部の厚さは、
それ自体エッチングするのが困難な材料、例えば金属酸
化物の場合に、バリア層を適切なコストでエッチングで
きる程度に薄く維持することができる。バリア層のこの
種の部分層を被着させる場合、更なる部分層は水素の存
在で被着することができる、それというのも予め被着さ
れたバリア層の一部がメモリキャパシタを水素から保護
するためである。
【００２１】バリア層の少なくとも一部を水素の存在で
被着もしくは堆積させる場合、その後にメモリキャパシ
タ、酸化ケイ素−層及びすでに被着したバリア層の一部
のアニールを実施するのが有利である。これにはバリア
層の被着の前のアニールと同様のことが通用する。
被着もしくは堆積させる場合、その後にメモリキャパシ
タ、酸化ケイ素−層及びすでに被着したバリア層の一部
のアニールを実施するのが有利である。これにはバリア
層の被着の前のアニールと同様のことが通用する。
【００２２】有利な実施態様の場合に、最初に被着され
た部分層ではないバリア層の一部が窒化ケイ素からなる
か、もしくは窒化ケイ素−層を被着する。この場合、予
め被着したバリア層の少なくとも部分層が、窒化ケイ素
−層の被着の際に存在する水素に対する緩衝層として機
能する。予め被着した部分層の材料に応じて、この材料
は水素を遮断するか及び／又は水素を吸蔵する。水素を
吸蔵する材料は、例えばチタン及びたいていはチタン化
合物である。
た部分層ではないバリア層の一部が窒化ケイ素からなる
か、もしくは窒化ケイ素−層を被着する。この場合、予
め被着したバリア層の少なくとも部分層が、窒化ケイ素
−層の被着の際に存在する水素に対する緩衝層として機
能する。予め被着した部分層の材料に応じて、この材料
は水素を遮断するか及び／又は水素を吸蔵する。水素を
吸蔵する材料は、例えばチタン及びたいていはチタン化
合物である。
【００２３】バリア層のための材料として、特に、Ｔ
ｉ、ＴｉＮ、ＴｉＯｘ（例えば反応性スパッタリング又
は例えば酸素雰囲気中で５分間７００℃でＴｉから酸化
させる）、Ｔａ、ＴａＮ、ＴａＯｘ（例えば反応性スパ
ッタリング又は例えば酸素雰囲気中で５分間７００℃で
Ｔａから酸化させる）、ＡｌＯｘ、ＮｂＯｘ、ＺｒＯｘ
及び／又はＳｉｘＮｙが適している。
ｉ、ＴｉＮ、ＴｉＯｘ（例えば反応性スパッタリング又
は例えば酸素雰囲気中で５分間７００℃でＴｉから酸化
させる）、Ｔａ、ＴａＮ、ＴａＯｘ（例えば反応性スパ
ッタリング又は例えば酸素雰囲気中で５分間７００℃で
Ｔａから酸化させる）、ＡｌＯｘ、ＮｂＯｘ、ＺｒＯｘ
及び／又はＳｉｘＮｙが適している。
【００２４】特にＳｉｘＮｙからなるバリア層又は部分
層は、ＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemi
cal Vapor Deposition）プロセスで約６００〜７５０
℃、有利に６６０℃で３０Ｐａの圧力で堆積させること
ができる。更にＳｉｘＮｙ層はＬＰ（低圧）マイクロ波
プロセスで堆積させることができ、その際、まずＳｉｘ
Ｎｙをマイクロ波ビームにより活性化させる。この方法
は、ＬＰＣＶＤ−プロセスの場合に存在するＮＨ３を回
避でき、これは水素を生成する出発物質である。
層は、ＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemi
cal Vapor Deposition）プロセスで約６００〜７５０
℃、有利に６６０℃で３０Ｐａの圧力で堆積させること
ができる。更にＳｉｘＮｙ層はＬＰ（低圧）マイクロ波
プロセスで堆積させることができ、その際、まずＳｉｘ
Ｎｙをマイクロ波ビームにより活性化させる。この方法
は、ＬＰＣＶＤ−プロセスの場合に存在するＮＨ３を回
避でき、これは水素を生成する出発物質である。
【００２５】ＳｉＮ−層はスパッタリングにより製造す
ることもでき、それにより同様に堆積の間のＨ２の発生
は回避される。
ることもでき、それにより同様に堆積の間のＨ２の発生
は回避される。
【００２６】２以上の部分層の形で酸化ケイ素−層を作
成することにより（この場合、部分層は異なる製造プロ
セスで被着され、従って異なる酸化物構造を有する）、
メモリキャパシタの上記したような損傷は十分に回避で
きる。それにより、更に本来のバリア層の被着のための
良好な下地が作成され、メモリキャパシタの外側にある
電極中に存在する白金又は白金金属の触媒作用を低減で
きる。
成することにより（この場合、部分層は異なる製造プロ
セスで被着され、従って異なる酸化物構造を有する）、
メモリキャパシタの上記したような損傷は十分に回避で
きる。それにより、更に本来のバリア層の被着のための
良好な下地が作成され、メモリキャパシタの外側にある
電極中に存在する白金又は白金金属の触媒作用を低減で
きる。
【００２７】バリア層は異なる材料からなる２つの部分
層を有するのが有利である。特に酸化ケイ素−層の近く
にある部分層は金属酸化物含有材料からなり、５０ｎｍ
以下の、有利に約２０ｎｍの層厚を有する。金属酸化物
のための金属として、すでに前記した材料の他に全ての
遷移金属が挙げられる。またバリア層の部分層のため又
はバリア層のための材料として全ての遷移金属の窒化物
も挙げられる。特に、酸化ケイ素−層から離れている部
分層は、有利に約２５ｎｍの層厚を有する窒化ケイ素−
層である。
層を有するのが有利である。特に酸化ケイ素−層の近く
にある部分層は金属酸化物含有材料からなり、５０ｎｍ
以下の、有利に約２０ｎｍの層厚を有する。金属酸化物
のための金属として、すでに前記した材料の他に全ての
遷移金属が挙げられる。またバリア層の部分層のため又
はバリア層のための材料として全ての遷移金属の窒化物
も挙げられる。特に、酸化ケイ素−層から離れている部
分層は、有利に約２５ｎｍの層厚を有する窒化ケイ素−
層である。
【００２８】
【実施例】次に本発明を実施例により詳説する。この場
合、添付図面を参照する。
合、添付図面を参照する。
【００２９】図１の左側部分では共通の半導体基板１上
のスタックトセル型メモリセルを及び右側ではオフセッ
トセル型メモリセルを示す。図面のほぼ中央にあるジグ
ザグの線は、両方の異なるメモリセルが実際には同じ半
導体基板上に配置されないことを意味している。
のスタックトセル型メモリセルを及び右側ではオフセッ
トセル型メモリセルを示す。図面のほぼ中央にあるジグ
ザグの線は、両方の異なるメモリセルが実際には同じ半
導体基板上に配置されないことを意味している。
【００３０】半導体基板１上に２つのメモリセルのため
に共通のソース領域２３が設けられている。更にそれぞ
れ１つのドレイン領域２１が設けられている。ドレイン
とソースとの間にそれぞれ１つのゲート２２が存在し、
両方のメモリセルのそれぞれに対してＭＯＳ型トランジ
スタ２が形成されており、これは選択トランジスタとし
て用いる。ゲート２２はそれぞれワードラインＷＬと電
気的に接続している。ワードラインＷＬ及びＭＯＳ型ト
ランジスタ２は、例えばＳｉＯ２からなる第１の絶縁層
７中に埋め込まれている。
に共通のソース領域２３が設けられている。更にそれぞ
れ１つのドレイン領域２１が設けられている。ドレイン
とソースとの間にそれぞれ１つのゲート２２が存在し、
両方のメモリセルのそれぞれに対してＭＯＳ型トランジ
スタ２が形成されており、これは選択トランジスタとし
て用いる。ゲート２２はそれぞれワードラインＷＬと電
気的に接続している。ワードラインＷＬ及びＭＯＳ型ト
ランジスタ２は、例えばＳｉＯ２からなる第１の絶縁層
７中に埋め込まれている。
【００３１】左側部分に示されたスタックトセル構造の
メモリセルのドレイン領域２１はタングステンで充填さ
れたコンタクトホール６４を介して第１の絶縁層７の上
方に設けられたメモリキャパシタの第１の電極３１と接
続している。第１の電極３１上に強誘電性材料からなる
か又は常誘電性材料からなる、８よりも大きい相対誘電
率を有する誘電体３２が被着している。更に誘電体３２
上には第２の電極３３が被着しており、その結果、第１
及び第２の電極３１，３３はその間にある誘電体３２と
共にメモリキャパシタ３を形成する。
メモリセルのドレイン領域２１はタングステンで充填さ
れたコンタクトホール６４を介して第１の絶縁層７の上
方に設けられたメモリキャパシタの第１の電極３１と接
続している。第１の電極３１上に強誘電性材料からなる
か又は常誘電性材料からなる、８よりも大きい相対誘電
率を有する誘電体３２が被着している。更に誘電体３２
上には第２の電極３３が被着しており、その結果、第１
及び第２の電極３１，３３はその間にある誘電体３２と
共にメモリキャパシタ３を形成する。
【００３２】メモリキャパシタの基本構造に関しては、
右側部分に示されたオフセットセル型メモリセルの場合
にも同様のことが該当する。しかしながら、これらのオ
フセットセル及びスタックトセルは第１の絶縁層の表面
に沿ったキャパシタ層３１，３２，３３の延在に関して
及び電極３１，３３の電気的接続に関して区別される。
スタックトセルの場合、電極３１はすでに記載されたよ
うに下側に接続している。それに対してオフセットセル
の場合は第１の電極３１は、第１の電極３１の上方に誘
電体３２も第２の電極３３も延在していない領域内で上
側に接続している。このため、コンタクトホール６はメ
モリキャパシタ３が埋め込まれている第２の絶縁層５を
貫通してエッチングされ、タングステンで充填されてい
る。第２の電極３３の接続は、両方のセルタイプの場合
とも上側で、それぞれ第２の絶縁層５を貫通するコンタ
クトホール６を通して行われる。オフセットセル（右側
部分）の場合、第２の電極３３はさらに、第２の絶縁層
５の表面に沿って延在する電気的接続部６２を介して及
びタングステンで充填されたコンタクトホール６１を介
して、第１及び第２の絶縁層５，７を貫通してドレイン
領域２１と電気的に接続している。もう一つのコンタク
トホール６５はソース領域２３から出発して第１及び第
２の絶縁層５，７を貫通して第２の絶縁層５の表面にま
で延び、ビットラインＢＬになる。
右側部分に示されたオフセットセル型メモリセルの場合
にも同様のことが該当する。しかしながら、これらのオ
フセットセル及びスタックトセルは第１の絶縁層の表面
に沿ったキャパシタ層３１，３２，３３の延在に関して
及び電極３１，３３の電気的接続に関して区別される。
スタックトセルの場合、電極３１はすでに記載されたよ
うに下側に接続している。それに対してオフセットセル
の場合は第１の電極３１は、第１の電極３１の上方に誘
電体３２も第２の電極３３も延在していない領域内で上
側に接続している。このため、コンタクトホール６はメ
モリキャパシタ３が埋め込まれている第２の絶縁層５を
貫通してエッチングされ、タングステンで充填されてい
る。第２の電極３３の接続は、両方のセルタイプの場合
とも上側で、それぞれ第２の絶縁層５を貫通するコンタ
クトホール６を通して行われる。オフセットセル（右側
部分）の場合、第２の電極３３はさらに、第２の絶縁層
５の表面に沿って延在する電気的接続部６２を介して及
びタングステンで充填されたコンタクトホール６１を介
して、第１及び第２の絶縁層５，７を貫通してドレイン
領域２１と電気的に接続している。もう一つのコンタク
トホール６５はソース領域２３から出発して第１及び第
２の絶縁層５，７を貫通して第２の絶縁層５の表面にま
で延び、ビットラインＢＬになる。
【００３３】オフセットセルは従って、その電気的接続
を含めて及びＭＯＳ型トランジスタ２を含めて著しく大
きな構造体積を必要とする。それに対してスタックトセ
ルはこの製造の際に精密性及びコストに関してより高い
要求が課せられる。
を含めて及びＭＯＳ型トランジスタ２を含めて著しく大
きな構造体積を必要とする。それに対してスタックトセ
ルはこの製造の際に精密性及びコストに関してより高い
要求が課せられる。
【００３４】両方のセルタイプの場合、第２の電極３３
上に層上のバリア４が被着されており、このバリア４は
メモリキャパシタ３を水素の侵入から保護している。特
にメモリキャパシタ３の誘電体３２はすでに前記した水
素に敏感な材料からなる。
上に層上のバリア４が被着されており、このバリア４は
メモリキャパシタ３を水素の侵入から保護している。特
にメモリキャパシタ３の誘電体３２はすでに前記した水
素に敏感な材料からなる。
【００３５】図１に示したメモリセルの場合、まず誘電
体層を構造化し、引き続きバリア４を被着する。後にコ
ンタクトホール６１，６５のエッチングを容易にするた
めに、バリア４は後のコンタクトホール６１，６５の領
域内でそれぞれ、コンタクトホール６１，６５の幅より
も大きい幅Ｚを有する開口部が設けられるように構造化
する。バリア４の構造化の後に第２の絶縁層５を被着す
る。引き続きコンタクトホール６，６１，６５をエッチ
ングし、金属充填する。引き続きカバー層８を第２の絶
縁層５の表面上にもしくは金属充填箇所上に被着する。
体層を構造化し、引き続きバリア４を被着する。後にコ
ンタクトホール６１，６５のエッチングを容易にするた
めに、バリア４は後のコンタクトホール６１，６５の領
域内でそれぞれ、コンタクトホール６１，６５の幅より
も大きい幅Ｚを有する開口部が設けられるように構造化
する。バリア４の構造化の後に第２の絶縁層５を被着す
る。引き続きコンタクトホール６，６１，６５をエッチ
ングし、金属充填する。引き続きカバー層８を第２の絶
縁層５の表面上にもしくは金属充填箇所上に被着する。
【００３６】図２でも同様に、スタックトセル型及びオ
フセットセル型のメモリセルがそれぞれ示されている。
この両方のメモリセルは、図１に示したメモリセルとは
バリア４の構造化に関して異なっている。ここではバリ
ア４及び誘電体３２は一緒に構造化され、特に同じか又
は同類のマスクを使用して構造化される。このことは一
方で製造プロセスの簡素化を意味し、他方では誘電層の
縁部がバリア４により覆われていないこととなる。図２
によるオフセットセルの場合、バリア４が第１の電極３
１と接触していないのが有利である。従って、バリア４
のために制限無く導電性材料を使用することができる。
このような材料を図１によるオフセットセルのバリア４
の場合に使用する場合、特別な手段が必要である、例え
ば構造的変更画筆用となるか又は最初に設置されるバリ
ア層４の部分層が絶縁材料からならなければならない。
フセットセル型のメモリセルがそれぞれ示されている。
この両方のメモリセルは、図１に示したメモリセルとは
バリア４の構造化に関して異なっている。ここではバリ
ア４及び誘電体３２は一緒に構造化され、特に同じか又
は同類のマスクを使用して構造化される。このことは一
方で製造プロセスの簡素化を意味し、他方では誘電層の
縁部がバリア４により覆われていないこととなる。図２
によるオフセットセルの場合、バリア４が第１の電極３
１と接触していないのが有利である。従って、バリア４
のために制限無く導電性材料を使用することができる。
このような材料を図１によるオフセットセルのバリア４
の場合に使用する場合、特別な手段が必要である、例え
ば構造的変更画筆用となるか又は最初に設置されるバリ
ア層４の部分層が絶縁材料からならなければならない。
【００３７】図１及び図２に示されたメモリセルにおい
て存在するような水素の侵入に対するバリア層の実施例
は、次に図３及び図４によって詳説する。
て存在するような水素の侵入に対するバリア層の実施例
は、次に図３及び図４によって詳説する。
【００３８】図３は、下側部分層４１１及び上側部分層
４１２からなる二酸化ケイ素−層４１及び下側部分層４
２１と上側部分層４２２とからなるバリア層４２を備え
た４層構造を示す。二酸化ケイ素−層４１の下側部分層
４１１は例えば図１及び図２に示されたメモリキャパシ
タ３の第２の電極３３上に直接被着され、特にプラズマ
が点火されて、ＳｉＯ２への反応を励起させるＰＥＣＶ
Ｄ（Plasma EnhancedChemical Vapor Deposition）法
で、ＴＥＯＳ−酸化物として被着される。
４１２からなる二酸化ケイ素−層４１及び下側部分層４
２１と上側部分層４２２とからなるバリア層４２を備え
た４層構造を示す。二酸化ケイ素−層４１の下側部分層
４１１は例えば図１及び図２に示されたメモリキャパシ
タ３の第２の電極３３上に直接被着され、特にプラズマ
が点火されて、ＳｉＯ２への反応を励起させるＰＥＣＶ
Ｄ（Plasma EnhancedChemical Vapor Deposition）法
で、ＴＥＯＳ−酸化物として被着される。
【００３９】第１の部分層４１１の被着後にメモリキャ
パシタを第１の部分層４１１と共に、７００℃の温度
で、３０分間、酸素雰囲気中で大気圧でアニールする。
これは特にセラミック誘電体の回復（アニーリング）の
ため、メモリキャパシタ中の第１の部分層４１１の製造
の際に侵入した水素の追い出しのため、及び下側部分層
４１１の緻密化のため、ひいては更なる方法工程のため
の準備のためである。また、アニールを短時間及び他の
温度で行うこともできる。特に、メモリキャパシタ及び
下側部分層４１１の温度がアニールの間に少なくとも５
分間５００℃である場合に良好な結果が達成される。
パシタを第１の部分層４１１と共に、７００℃の温度
で、３０分間、酸素雰囲気中で大気圧でアニールする。
これは特にセラミック誘電体の回復（アニーリング）の
ため、メモリキャパシタ中の第１の部分層４１１の製造
の際に侵入した水素の追い出しのため、及び下側部分層
４１１の緻密化のため、ひいては更なる方法工程のため
の準備のためである。また、アニールを短時間及び他の
温度で行うこともできる。特に、メモリキャパシタ及び
下側部分層４１１の温度がアニールの間に少なくとも５
分間５００℃である場合に良好な結果が達成される。
【００４０】アニールの後にＨＴＯ（High Temperature
Oxide）プロセスで出発ガスＳｉＨ ４及びＮ２Ｏを用い
て約７００℃で、４０Ｐａの圧力で上側層４１２を第１
の層４１１の表面上に直接堆積させる。引き続き全体の
二酸化ケイ素層４１及びメモリキャパシタを再び、下側
部分層４１１の被着の後に直接行ったと同様の条件下で
アニールする。
Oxide）プロセスで出発ガスＳｉＨ ４及びＮ２Ｏを用い
て約７００℃で、４０Ｐａの圧力で上側層４１２を第１
の層４１１の表面上に直接堆積させる。引き続き全体の
二酸化ケイ素層４１及びメモリキャパシタを再び、下側
部分層４１１の被着の後に直接行ったと同様の条件下で
アニールする。
【００４１】複数の工程で二酸化ケイ素−層４１を被着
することにより、一方でメモリキャパシタの損傷が抑制
されるかもしくはアニールにより損傷が回復し、他方で
はより高い品質の二酸化ケイ素−層が被着される。下側
部分層４１１の被着の際に温度は比較的低いため、メモ
リキャパシタの損傷はわずかに過ぎない。特に図１及び
図２に示されたメモリセルのために必要な縁部のカバー
及びその下にあるキャパシタ層３２、３３の縁部のカバ
ーは、下側部分層４１１の被着によってもなお不十分で
ある。しかしながら、この下側部分層４１１は、上側層
４１２を被着する高温プロセスにおいてメモリキャパシ
タの損傷の進行を、特に存在する水素を遮蔽しかつ場合
により電極３１，３３中に存在する白金又は白金金属の
触媒活性を低減することにより抑制する。高温プロセス
において堆積された上側部分層４１２はその下にある層
の良好な縁部及び周辺部のカバーを示す。
することにより、一方でメモリキャパシタの損傷が抑制
されるかもしくはアニールにより損傷が回復し、他方で
はより高い品質の二酸化ケイ素−層が被着される。下側
部分層４１１の被着の際に温度は比較的低いため、メモ
リキャパシタの損傷はわずかに過ぎない。特に図１及び
図２に示されたメモリセルのために必要な縁部のカバー
及びその下にあるキャパシタ層３２、３３の縁部のカバ
ーは、下側部分層４１１の被着によってもなお不十分で
ある。しかしながら、この下側部分層４１１は、上側層
４１２を被着する高温プロセスにおいてメモリキャパシ
タの損傷の進行を、特に存在する水素を遮蔽しかつ場合
により電極３１，３３中に存在する白金又は白金金属の
触媒活性を低減することにより抑制する。高温プロセス
において堆積された上側部分層４１２はその下にある層
の良好な縁部及び周辺部のカバーを示す。
【００４２】第２のアニールの後で二酸化ケイ素−層４
１の上側部分層４１２上にバリア層４２の下側部分層４
２１を被着する。このために必要な堆積プロセスは自体
公知であり、下側部分層４２１のそれぞれの材料に依存
する。これは例えばＺｒＯｘ、ＴｉＮ、Ｔｉ又はＡｌＯ
ｘからなることができる。下側部分層４２１の被着後に
新たにアニールすることができる。
１の上側部分層４１２上にバリア層４２の下側部分層４
２１を被着する。このために必要な堆積プロセスは自体
公知であり、下側部分層４２１のそれぞれの材料に依存
する。これは例えばＺｒＯｘ、ＴｉＮ、Ｔｉ又はＡｌＯ
ｘからなることができる。下側部分層４２１の被着後に
新たにアニールすることができる。
【００４３】下側部分層４２１上に直接、バリア層４２
の上側部分層４２２を被着する。有利に上側部分層４２
２の材料はＳｉ３Ｎ４であり、この材料はＬＰＣＶＤ
（LowPressure Chemical Vapor Deposition）プロセス
で約７５０℃で３０Ｐａの圧力で又はＰＥＣＶＤプロセ
スで堆積させる。このプロセスで堆積させたＳｉ３Ｎ４
は、水素の侵入に対して優れたバリア作用を示し、それ
自体実際に水素を含有しない。しかしながら、Ｓｉ３Ｎ
４層の製造の際に水素含有ガスＳｉＨ２Ｃｌ２（ＳｉＨ
４）及びＮＨ３を使用するため、下側部分層４２１を予
め被着させておきかつ不可逆な損傷からメモリキャパシ
タを保護するのが有利である。下側部分層４２１は水素
不含の堆積プロセスで製造することができ、特に一般に
エッチングが困難な金属酸化物からなる。しかしながら
バリア層４２の下側部分層４２１は、全体のバリア層４
２の完全なバリア作用を有していないため、下側部分層
４２１は例えば約２０ｎｍの比較的薄い層厚を有し、そ
の結果、この層は適切なコストでエッチングすることが
できる。他の部分層の層厚は例えば二酸化ケイ素−層４
１の下側部分層４１１の場合には約２５ｎｍであり、二
酸化ケイ素−層４１の上側部分層４１２の場合には２５
ｎｍであり、バリア層４２の上側部分層４２２の場合に
は２５ｎｍである。
の上側部分層４２２を被着する。有利に上側部分層４２
２の材料はＳｉ３Ｎ４であり、この材料はＬＰＣＶＤ
（LowPressure Chemical Vapor Deposition）プロセス
で約７５０℃で３０Ｐａの圧力で又はＰＥＣＶＤプロセ
スで堆積させる。このプロセスで堆積させたＳｉ３Ｎ４
は、水素の侵入に対して優れたバリア作用を示し、それ
自体実際に水素を含有しない。しかしながら、Ｓｉ３Ｎ
４層の製造の際に水素含有ガスＳｉＨ２Ｃｌ２（ＳｉＨ
４）及びＮＨ３を使用するため、下側部分層４２１を予
め被着させておきかつ不可逆な損傷からメモリキャパシ
タを保護するのが有利である。下側部分層４２１は水素
不含の堆積プロセスで製造することができ、特に一般に
エッチングが困難な金属酸化物からなる。しかしながら
バリア層４２の下側部分層４２１は、全体のバリア層４
２の完全なバリア作用を有していないため、下側部分層
４２１は例えば約２０ｎｍの比較的薄い層厚を有し、そ
の結果、この層は適切なコストでエッチングすることが
できる。他の部分層の層厚は例えば二酸化ケイ素−層４
１の下側部分層４１１の場合には約２５ｎｍであり、二
酸化ケイ素−層４１の上側部分層４１２の場合には２５
ｎｍであり、バリア層４２の上側部分層４２２の場合に
は２５ｎｍである。
【００４４】水素の侵入に対するバリアのもう一つの実
施例を図４に示す。この場合、二酸化ケイ素−層４１の
下側部分層４１１及び上側部分層４１２は、特に、図３
による実施例の相当する層と同様に製造され、アニール
される。しかしながら、図４のバリア層４２は１つの材
料からなり、有利に連続的プロセスで被着される。良好
なバリア作用を発揮するために５０〜１００ｎｍのバリ
ア層４２の層厚が有利である。更に、材料として容易に
エッチング可能な材料を選択する、特にＴｉＮ、ＴａＮ
又は他の遷移金属の窒化物を選択するのが有利である。
バリア層４２のための材料として同様にＬＰＶＣＶＤ−
ＳｉＮ、ＰＥＣＶＤ−ＳｉＮ、ＨＯｘ又はＺｒＯｘも考
えられる。
施例を図４に示す。この場合、二酸化ケイ素−層４１の
下側部分層４１１及び上側部分層４１２は、特に、図３
による実施例の相当する層と同様に製造され、アニール
される。しかしながら、図４のバリア層４２は１つの材
料からなり、有利に連続的プロセスで被着される。良好
なバリア作用を発揮するために５０〜１００ｎｍのバリ
ア層４２の層厚が有利である。更に、材料として容易に
エッチング可能な材料を選択する、特にＴｉＮ、ＴａＮ
又は他の遷移金属の窒化物を選択するのが有利である。
バリア層４２のための材料として同様にＬＰＶＣＶＤ−
ＳｉＮ、ＰＥＣＶＤ−ＳｉＮ、ＨＯｘ又はＺｒＯｘも考
えられる。
【００４５】本発明は図面により詳細に記載したこの実
施例に限定されるものではない。むしろ、例えば酸化ケ
イ素−層は１つの連続する方法工程で製造された層であ
ってもよく及び／又は複数の部分層のアニールをこれら
の部分層の被着後に初めて行うこともできる。しかしな
がらいずれの場合でもこのアニールはメモリキャパシタ
の特性を改善をもたらす。
施例に限定されるものではない。むしろ、例えば酸化ケ
イ素−層は１つの連続する方法工程で製造された層であ
ってもよく及び／又は複数の部分層のアニールをこれら
の部分層の被着後に初めて行うこともできる。しかしな
がらいずれの場合でもこのアニールはメモリキャパシタ
の特性を改善をもたらす。
【図１】スタックトセル構造によるＤＲＡＭメモリセル
及びオフセットセル構造によるＤＲＡＭメモリセルの断
面図
及びオフセットセル構造によるＤＲＡＭメモリセルの断
面図
【図２】さらに２種のメモリセルの断面図
【図３】第１の実施態様による水素バリアの層構造の断
面図
面図
【図４】第２の実施態様による水素バリアの層構造の断
面図
面図
１ 半導体基板 ２ ＭＯＳ型トランジスタ ３ メモリキャパシタ ４ バリア ５ 第２の絶縁層 ６，２９，６１，６４，６５ コンタクトホール ７ 第１の絶縁層 ８ カバー層 ２１ ドレイン領域 ２２ ゲート ２３ ソース領域 ３１ 第１の電極 ３２ 誘電体 ３３ 第２の電極 ４１ 二酸化ケイ素−層 ６２ 電気的接続部 ４１１ 下側部分層 ４１２ 上側部分層 ４２１ 下側部分層 ４２２ 上側部分層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴァルター ハルトナー アメリカ合衆国 ヴァージニア グレン アレン トストン レーン 10711 Ｆターム(参考） 5F083 AD21 AD49 FR02 GA25 JA02 JA19 JA38 JA39 JA40 MA06 MA17 MA20 PR18 PR21 PR33
Claims (18)
- 【請求項１】 ａ） 基板（１）に、 第１の電極（３１）、 第２の電極（３２）及び前記の電極（３１，３２）の間
の強誘電性又は常誘電性の誘電体（３３）を含有するメ
モリキャパシタ（３）を作成し、 ａ） メモリキャパシタ（３）に水素の侵入から保護す
るバリア（４）を作成する、マイクロエレクトロニクス
構成部材の製造方法において、バリアの作成の際に、 まず酸化ケイ素−層（４１）を作成し、 メモリキャパシタ（３）及び酸化ケイ素−層（４１）の
少なくとも一部をアニールし、かつアニールされた酸化
ケイ素−層（４１）上に水素の侵入から保護するバリア
層（４２）を被着することを特徴とするマイクロエレク
トロニクス構成部材の製造方法。 - 【請求項２】 バリア層（４２）の少なくとも一部を水
素不含の堆積プロセスで被着する、請求項１記載の方
法。 - 【請求項３】 バリア層（４２）を、それぞれ水素の侵
入から保護する複数の部分層（４２１，４２２）から作
成する、請求項１又は２記載の方法。 - 【請求項４】 バリア層（４２）の第１の部分層（４２
１）を被着し、その後で窒化ケイ素からなる第２の部分
層（４２２）を被着する、請求項３記載の方法。 - 【請求項５】 窒化ケイ素−層を、少なくとも窒化ケイ
素の前駆体をマイクロ波ビームにより活性化させるＬＰ
（低圧）−マイクロ波プロセスで堆積させる、請求項４
記載の方法。 - 【請求項６】 バリア層（４２）の少なくとも一部をそ
の被着後にアニールする、請求項１から５までのいずれ
か１項記載の方法。 - 【請求項７】 酸化ケイ素−層（４１）を複数の部分層
（４１１，４１２）から作成する、請求項１から６まで
のいずれか１項記載の方法。 - 【請求項８】 第１の部分層（４１１）を低温プロセ
ス、特にＰＥＣＶＤ（プラズマＣＶＤ）プロセスで堆積
させる、請求項７記載の方法。 - 【請求項９】 次の部分層（４１２）を高温プロセス、
特にＨＴＯ（高温酸化物）プロセスで堆積させる、請求
項７又は８記載の方法。 - 【請求項１０】 メモリキャパシタ（３）のアニール
を、酸化ケイ素−層（４１）の部分層（４１１，４１
２）の被着後に、特にそれぞれの前記部分層（４１１，
４１２）の被着後にそのつど実施する、請求項７から９
までのいずれか１項記載の方法。 - 【請求項１１】 メモリキャパシタ（３）及び酸化ケイ
素−層（４１）のアニールを酸素含有雰囲気中で少なく
とも５００℃、有利に少なくとも６５０℃の温度で実施
する、請求項１から１０までのいずれか１項記載の方
法。 - 【請求項１２】 ａ） 基板（１）、 ｂ） 基板（１）上に作成された、 第１の電極（３１）、 第２の電極（３２）及び前記の電極（３１，３２）の間
の強誘電性又は常誘電性の誘電体（３３）を有するメモ
リキャパシタ（３）、及び ａ） 電極（３１，３２）の一方の上に被着され、水素
の侵入からメモリキャパシタ（３）を保護するバリア
（４）、を備えたマイクロエレクトロニクス構成部材に
おいて、バリア（４）が電極（３１）上に被着された、
酸素含有雰囲気中でアニールされた酸化ケイ素−層（４
１）、及び酸化ケイ素−層（４１）上に被着された、水
素の侵入からメモリキャパシタ（３）を保護するバリア
層（４２）を有することを特徴とするマイクロエレクト
ロニクス構成部材。 - 【請求項１３】 メモリキャパシタ（３）及びバリア
（４）が、前記バリア（４）上に被着された絶縁層
（５）中に埋め込まれている、請求項１２記載の構成部
材。 - 【請求項１４】 絶縁層（５）中へ、タングステンで充
填するコンタクトホール（６）を穿設することで、電極
（３１，３２）の一方が電気的に接続されている、請求
項１３記載の構成部材。 - 【請求項１５】 酸化ケイ素−層（４１）が、異なる酸
化物構造の２つのアニールされた部分層（４１１，４１
２）を有する、請求項１２から１４までのいずれか１項
記載の構成部材。 - 【請求項１６】 バリア層（４２）が異なる材料からな
る２つの部分層（４２１，４２２）を有する、請求項１
２から１５までのいずれか１項記載の構成部材。 - 【請求項１７】 酸化ケイ素−層（４１）の近くに配置
された部分層（４２１）が金属酸化物含有材料からな
り、５０ｎｍ以下、有利に約２０ｎｍの層厚を有する、
請求項１６記載の構成部材。 - 【請求項１８】 酸化ケイ素−層（４１）から離れて配
置された部分層（４２２）が窒化ケイ素−層であり、有
利に２０〜３０ｎｍの層厚を有する、請求項１６又は１
７記載の構成部材。
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|
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| JP3028080B2 (ja) * | 1997-06-18 | 2000-04-04 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
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