JP2008108761A - ダイナミックランダムアクセスメモリの製造方法 - Google Patents

ダイナミックランダムアクセスメモリの製造方法 Download PDF

Info

Publication number
JP2008108761A
JP2008108761A JP2006287177A JP2006287177A JP2008108761A JP 2008108761 A JP2008108761 A JP 2008108761A JP 2006287177 A JP2006287177 A JP 2006287177A JP 2006287177 A JP2006287177 A JP 2006287177A JP 2008108761 A JP2008108761 A JP 2008108761A
Authority
JP
Japan
Prior art keywords
memory
silicon nitride
memory array
random access
dynamic random
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006287177A
Other languages
English (en)
Inventor
Yoshinori Ikefuchi
義徳 池淵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006287177A priority Critical patent/JP2008108761A/ja
Priority to CN2007101288251A priority patent/CN101170081B/zh
Priority to US11/624,993 priority patent/US7678714B2/en
Publication of JP2008108761A publication Critical patent/JP2008108761A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】集積度が上昇しても不良発生率を低く抑えることのできるダイナミックランダム
アクセスメモリの製造方法を提供すること。
【解決手段】
半導体基板に配置されたメモリアレイ領域と、周辺回路領域とを備え、
前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜を有するダイ
ナミックランダムアクセスメモリの製造方法であって、
（１）前記周辺回路領域に設けられた窒化シリコン膜を除去する工程と、
（２）水素ガス雰囲気下に前記工程（１）により得られた被処理基板を処理する工程と、
を少なくとも有することを特徴とする、ダイナミックランダムアクセスメモリの製造方
法。
【選択図】図３

Description

本発明は、ダイナミックランダムアクセスメモリの製造方法に関し、さらに詳細には前記ダイナミックランダムアクセスメモリの製造工程に、水素ガス雰囲気下により処理する工程を有する製造方法に関する。
薄膜多結晶シリコントランジスタ（以下、Thin Film Transistorの頭文字を取って「ＴＦＴ」と表記する）は従来の半導体装置に多く使用されている。
ＮチャネルＭＯＳ電界効果トランジスタ上にＰチャネルＭＯＳ薄膜多結晶シリコントランジスタを積み重ねたメモリチャネル等として前記ＴＦＴが使用される場合、前記ＴＦＴを搭載した半導体装置は待機電流を多く消費するという問題がある。
この問題は前記ＴＦＴに含まれる多結晶シリコンの粒界や結晶粒内の欠陥にあるトラップ準位に起因することが知られている。
このトラップ準位は前記多結晶シリコン内部に含まれるダングリングボンドにより形成されることから、前記ダングリングボンドを減少させることが前記待機電流を減少させるのに有効である。そして前記ダングリングボンドは水素により終端させることができる。このことから、前記多結晶シリコンに対しプラズマ窒化膜に含まれる水素を利用することにより、前記多結晶シリコンに含まれるダングリングボンドを終端させる方法が提案されている。
具体的には、前記ＴＦＴに酸化膜をウエットリフローにより形成する際に前記多結晶シリコン内部に不必要なＯＨ基が拡散することを防止するため、前記多結晶シリコン上部にシリコン窒化膜がＯＨ基ストッパーとして設けられることがある。
このシリコン窒化膜が存在すると、このシリコン窒化膜より上部にあるプラズマ窒化膜に含まれる水素は前記シリコン窒化膜の下部にある前記多結晶シリコンから形成される前記ＴＦＴのチャネル部に到達することができない。
この問題に対応するために前記シリコン窒化膜を開口する工程を備えた半導体装置の製造方法が提案されている（特許文献１）。
また、多結晶シリコン等からなる半導体層とその半導体層上に形成された絶縁膜とを有する半導体基板に対し、水素ガスを含む雰囲気中で、水素ガスを水素原子に分解する光を照射する処理を行う工程を有する半導体装置の製造方法についても提案がなされている（特許文献２）。
一方、近年の電子機器の小型化、軽量化等の技術進展に伴い、ダイナミックランダムアクセスメモリの単位面積当たりの集積度は大きく上昇する傾向にあるが、この集積度の上昇に伴い、前記ダイナミックランダムアクセスメモリの不良発生率は増加する傾向があった。
特開平５−１２９３３３号公報 特開２００５−２１７２４４号公報
上記した特許文献によれば、前記ダングリングボンドを水素により終端させる方法は、前記ＴＦＴに含まれる様な多結晶シリコンの場合には有効であるとされる。
しかしながら多結晶シリコンの場合と比較して元々ダングリングボンドの含まれる割合が少ない単結晶シリコンを使用した半導体基板の場合では、その半導体基板を単に水素により処理するだけでは、その不良発生率は、水素による処理の前後で十分に改善されないことを本発明者らは見出した。
本発明の目的は、集積度が上昇しても不良発生率を低く抑えることのできるダイナミックランダムアクセスメモリの製造方法を提供することにある。
本発明者らが鋭意検討した結果、前記半導体基板に配置されたメモリアレイ領域と、前記メモリアレイ領域の外周に沿って前記半導体基板に配置された周辺回路領域とを備えたダイナミックランダムアクセスメモリを製造する際、前記周辺回路領域に設けられた窒化シリコン膜を除去して得られた被処理基板に対して水素処理を行うダイナミックランダムアクセスメモリの製造方法が本発明の目的に適うことを見出し、本発明を完成するに至った。
すなわち本発明は、
［１］半導体基板と、
前記半導体基板に配置されたメモリアレイ領域と、
前記メモリアレイ領域の外周に沿って前記半導体基板に配置された周辺回路領域と、
を備え、
前記メモリアレイ領域は、絶縁膜ゲート型電界効果トランジスタ、セルコンタクトおよびキャパシタを含むメモリセルを有し、
前記周辺回路領域は、前記メモリセルを制御するための絶縁膜ゲート型電界効果トランジスタおよび導電回路を有し、
かつ
前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜を有する、
ダイナミックランダムアクセスメモリの製造方法であって、
（１）前記周辺回路領域に設けられた窒化シリコン膜を除去する工程と、
（２）水素ガス雰囲気下に前記工程（１）により得られた被処理基板を処理する工程と、
を少なくとも有することを特徴とする、ダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［２］ 前記工程（１）は、
前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜のうち、
前記メモリアレイ領域の外周に沿って配置された前記絶縁膜ゲート型電界効果トランジスタよりも外側に位置する前記周辺回路領域にある前記窒化シリコン膜の一部もしくは全部を除去する工程、
であることを特徴とする、上記［１］に記載のダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［３］前記ダイナミックランダムアクセスメモリは、
二以上の四角形の前記メモリアレイ領域が所定間隔をおいて配置されることにより、全体として一つの四角形のメモリブロック領域が半導体基板に形成され、
二以上の四角形の前記メモリブロック領域が所定間隔をおいて配置されることにより、全体として一つの四角形のメモリチップ領域が半導体基板に形成され、
前記メモリアレイ領域と前記メモリアレイ領域との間、ならびに前記メモリブロック領域と前記メモリブロック領域との間に前記周辺回路領域が配置されているものであり、
前記工程（１）は、
前記メモリアレイ領域と前記メモリアレイ領域との間に配置されている前記周辺回路領域に設けられた窒化シリコン膜を除去する工程、
を有することを特徴とする、上記［１］または［２］に記載のダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［４］上記の工程に加えて、前記メモリアレイ領域に設けられた窒化シリコン膜を除去する工程（３）を有することを特徴とする、上記［１］〜［３］のいずれかに記載のダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［５］前記メモリセルに含まれる絶縁膜ゲート型電界効果トランジスタは、リセスゲート構造を有することを特徴とする、上記［１］〜［４］のいずれかに記載のダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［６］前記工程（２）による水素ガス雰囲気下による処理は、３８０〜４７０℃の範囲において、０．５〜１２時間実施されるものであることを特徴とする、上記［１］〜［５］のいずれかに記載のダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［７］前記工程（２）に加えて、水素ガス雰囲気下に温度を３００℃以下に下げる工程（４）を有することを特徴とする、上記［１］〜［６］のいずれかに記載のダイナミックランダムアクセスメモリの製造方法を提供するものであり、
［８］上記［１］〜［７］のいずれかに記載の製造方法により得られたダイナミックランダムアクセスメモリを提供するものであり、
［９］上記［８］に記載のダイナミックランダムアクセスメモリを搭載した電子機器を提供するものである。
本発明によれば、集積度が上昇しても不良発生率を低く抑えることのできるダイナミックランダムアクセスメモリの製造方法を提供することができる。
本発明はダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」という。）の製造方法であるが、最初にこの製造方法により得られるＤＲＡＭの構造について、図面を参照しつつ説明する。
図１は、半導体基板の表面を基準とした法線方向から観察したＤＲＡＭの１チップの全体像を例示した模式平面図であり、図２は、図１の点線で囲まれた部分を拡大して例示した模式部分要部平面図である。
図２に例示される様に、前記半導体基板１にメモリアレイ領域２００が配置されていて、そのメモリアレイ領域２００の外周に沿って、周辺回路領域３００が形成されている。
なお本発明に使用する前記半導体基板１としては、例えば、半導体シリコン基板等が挙げられる。本発明に使用する前記半導体基板１に特に限定はなく、目的に応じて適宜市販品等を使用することができる。
図３は、前記半導体基板１の表面を基準として、前記半導体基板１を垂直方向に切断した断面を例示した、本発明の製造工程を説明するための模式要部断面図である。
図３のうち、参照符号２００はメモリアレイ領域の要部を例示し、参照符号３００は周辺回路領域の要部を例示するものである。
前記メモリアレイ領域２００は、図３に例示される様に、絶縁膜ゲート型電界効果トランジスタ４００、セルコンタクト２、キャパシタ３を有するメモリセルが複数集合して形成されている。
前記メモリアレイ領域２００についてさらに詳細に説明すると、前記半導体基板１に素子分離絶縁膜４が設けられていて、各メモリセルに対応する個々のセル領域が区画されている。この素子分離絶縁膜４により区画された前記半導体基板１に不純物を導入することにより、ソース・ドレイン領域（図示せず）が形成されている。
また前記半導体基板１には酸化シリコン等からなるゲート酸化膜５を介して前記ソース・ドレイン領域に対応したゲート電極６が形成されている。このゲート電極６は、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン７と、その上部に設けられたタングステン、タングステンシリサイド等の導電層８等とからなるものである。
この様に絶縁膜ゲート型電界効果トランジスタ４００が半導体基板１に形成されていて、この絶縁膜ゲート型電界効果トランジスタ４００はメモリセル用トランジスタとして機能している。
また前記半導体基板１に形成されたドレイン領域（図示せず）と電気的に接続されたセルコンタクト２が形成されている。
前記セルコンタクト２は、例えば、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコンからなるものであり、このセルコンタクト２は層間絶縁膜１０と、前記ゲート電極６の側面に形成された窒化シリコン等のサイドウォール９とにより絶縁されている。
また、前記セルコンタクト２の上部には前記セルコンタクト２と電気的に接続された容量コンタクト１３が形成されている。
前記容量コンタクト１３は、例えば、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン１４および窒化チタン等からなるサイドウォール１５からなるものであり、この容量コンタクト１３は層間絶縁膜１１，１２により絶縁されている。
また、前記容量コンタクト１３および層間絶縁膜１２の上部には、窒化シリコン膜１６を介して層間絶縁膜１７が形成されている。
前記容量コンタクト１３上部には、前記容量コンタクト１３と電気的に接続された前記キャパシタ３が形成されている。前記キャパシタ３は、窒化チタン等からなる下部電極１８、酸化シリコン、酸化アルミニウム、酸化ハフニウム等からなる容量膜１９、および窒化チタン等からなる上部電極２０等からなるものである。
一方、前記周辺回路領域３００は、前記メモリセルを制御するための絶縁膜ゲート型電界効果トランジスタ４０１および導電回路を有するものである。前記絶縁膜ゲート型電界効果トランジスタ４０１および導電回路が前記半導体基板１に前記メモリセルを制御するため複数形成されている。
この周辺回路領域３００で前記メモリセルのデータの入出力やメモリ制御等が行われる。
前記半導体基板１に前記メモリセルを制御するためのソース・ドレイン領域（図示せず）およびゲート電極２１が形成されていて、前記ソース・ドレイン領域およびゲート電極２１により絶縁膜ゲート型電界効果トランジスタ４０１が形成されている。
このゲート電極２１は、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン７と、その上部に設けられたタングステン、タングステンシリサイド等の導電層８等とからなるものである。
さらに前記ゲート電極２１と電気的に接続されたビットコンタクト２２が形成されている。
前記ビットコンタクト２２は、例えば、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン２３および窒化チタン等からなるサイドウォール２４からなるものであり、このビットコンタクト２２は層間絶縁膜１０，１１により絶縁されている。
また前記ビットコンタクト２２と電気的に接続された、Ｗ等からなるビット線２５が形成されていて、前記ビット線２５の左右には窒化シリコン等からなるビット線サイドウォール２６が形成されている。
前記ビット線２５は層間絶縁膜１２により絶縁されている。
また、前記ビット線２５の上部には、チタンシリサイド等のシリサイド層２７を介して前記導電回路の一つとしてコンタクトプラグ３０が形成されていて、前記コンタクトプラグ３０は前記ビット線２５と電気的に接続されている。
また前記コンタクトプラグ３０は、例えば、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン２８および窒化チタン等からなるサイドウォール２９からなるものであり、このコンタクトプラグ３０は層間絶縁膜１２，１７により絶縁されている。
なお前記メモリアレイ領域２００における前記キャパシタ３および前記コンタクトプラグ３０の上部には酸化シリコン等の層間絶縁膜中に導電回路が形成されている。
図４は、前記層間絶縁膜１２および前記容量コンタクト１３の上面に、窒化シリコン膜１６を形成する工程を説明するための模式要部断面図である。
この窒化シリコン膜１６は、後に説明するシリンダー型キャパシタを製造する際に、エッチング工程により層間絶縁膜にシリンダーホールを開口するときのエッチングの過度の進行を止めるための層として形成されているものである。
まず、前記層間絶縁膜１２および前記容量コンタクト１３の上面をＣＭＰ（Chemical Mechanical Polish）等の工程等により平坦にした後、アンモニアとジクロロシランとを６００〜６５０℃の温度範囲で反応させることにより窒化シリコン膜１６を３０〜７０ｎｍ、好ましくは４０〜６０ｎｍの範囲の厚みに形成する。
なお、この窒化シリコン膜１６を形成する位置は、前記層間絶縁膜１２および前記容量コンタクト１３の上面に設けることが好ましいが、前記メモリアレイ領域２００に形成された前記ゲート酸化膜５より上部であれば、その位置は特に限定されるものではない。
また、前記窒化シリコン膜１６は、前記キャパシタ上端面より下部に設けることが好ましく、前記容量コンタクトの上端面に接して設けることがより好ましい。
図５は、前記窒化シリコン膜１６を除去する工程を説明するための模式要部断面図であり、前記窒化シリコン膜１６を除去する工程の第一の実施態様を例示したものである。
まず前記窒化シリコン膜１６の上にフォトレジスト層３１を形成し、公知のリソグラフィ工程により、前記窒化シリコン膜１６を除去するためのレジストパターンを形成する。
このレジストパターンをマスクとして、図５に例示する様に、前記メモリアレイ領域２００にある前記絶縁膜ゲート型電界効果トランジスタ４００が形成された半導体基板１と前記ゲート酸化膜５との界面に水素を導入するための開口部３２を選択エッチングにより開口する。
前記選択エッチングとしては、例えば、反応性イオンエッチング等を挙げることができ
る。
前記反応性イオンエッチングは１ｍ〜１０００ｍＴｏｒｒ、好ましくは１０ｍ〜５００ｍＴｏｒｒ、さらに好ましくは、通常５０ｍ〜３００ｍＴｏｒｒの範囲の圧力の下、ハロゲン化炭化水素、酸素、アルゴン等の存在下に実施される。
前記反応性イオンエッチング法を行う際の温度は１０〜２００℃、好ましくは２０〜１００℃の範囲である。
この第一の実施態様によれば、前記周辺回路領域３００に設けられた窒化シリコン膜１６のうち、前記メモリアレイ領域２００の外周に沿って配置された前記絶縁膜ゲート型電界効果トランジスタ４００よりも外側に位置する前記周辺回路領域にある前記窒化シリコン膜１６が除去されている。
ここで前記メモリアレイ領域２００は、前記メモリアレイ領域２００の外縁部に位置する前記メモリセルよりも内側にある領域を意味し、図５の一点破線ａ−ａで表される左側の領域を意味する。
また、前記周辺回路領域３００は、図５の一点破線ａ−ａで表される右側の領域を意する。以下、同様である。
前記窒化シリコン膜１６を除去する工程は前記第一の実施態様の場合に限定されず、例えば、次の第二の実施態様〜第四の実施態様に示す前記窒化シリコン膜１６を除去する工程を挙げることができる。
例えば、前記窒化シリコン膜１６を除去する第二の実施態様は次の通りである。
図６は、前記窒化シリコン膜１６を除去する工程を説明するための模式要部断面図である。
先に説明した第一の実施態様によれば、前記周辺回路領域３００には、前記絶縁膜ゲート型電界効果トランジスタ４０１の幅に対応する前記窒化シリコン膜１６が残されていた。これに対し、図６に例示される第二の実施態様の場合では、前記周辺回路領域３００に設けられた前記窒化シリコン膜１６の全てが除去されている。
次に前記窒化シリコン膜１６を除去する第三の実施態様について説明する。
図７は、前記窒化シリコン膜１６を除去する工程を説明するための模式要部断面図である。
図７に例示される様に、前記周辺回路領域３００に設けられた前記窒化シリコン膜１６を除去することに加えて、さらに前記メモリアレイ領域２００に設けられた前記窒化シリコン膜１６を除去することもできる。
前記第三の実施態様の場合では、前記容量コンタクト８の上面近傍に前記窒化シリコン膜１６が残されている。
前記窒化シリコン膜１６を除去した後は、前記フォトレジスト層３１をアッシング工程により除去する。以下の場合も同様である。
次に前記第三の実施態様の変形例である第四の実施態様について説明する。
図８は、先に説明した図３における前記メモリアレイ領域２００に設置されたキャパシタ３を半導体基板１と平行な平面で切断し、その切断面を上部から観察した様子を例示した模式要部断面図である。
図８に例示されるそれぞれの円形形状が前記キャパシタ３の断面を例示したものである。
図８に例示される様に、それぞれのキャパシタの周囲には６個の他のキャパシタが取り囲む様に等間隔に配置されている。
また一点破線ｂ−ｂは、ＤＲＡＭのワード線が配置される方向を表し、一点破線ｃ−ｃはＤＲＡＭのビット線が配置される方向を表す。
前記キャパシタ３は、一点破線ｄ−ｄに示される様にビット線が配置される方向に対して約１８度の角度の方向に配置されている。また一点破線ｅ−ｅに示される様にワード線が配置される方向に対して約４５度の角度の方向に配置されている。
なお、図８における前記キャパシタの配置は例示であり、本発明における前記キャパシタの配置は図８の場合に限定されるものではない。
図９は図８を拡大した模式要部断面図である。
図９に例示される様に、前記キャパシタ３は下部電極１８、容量膜１９、上部電極２０等により構成されている。
参照符号１００は、図７の第三の実施態様の場合で説明した前記メモリアレイ領域２００に設けられた前記窒化シリコン膜１６のうち、対応する前記窒化シリコン膜１６を除去する位置について表したものである。
図９の参照符号１００に例示される様に、前記窒化シリコン膜１６の一部を除去する位置は、三つのキャパシタ３ａ，３ｂおよび３ｃにより囲まれる位置に代表される様に、三つのキャパシタにより囲まれるそれぞれの位置に複数設けられている。
図１０は、前記窒化シリコン膜１６を除去する位置を説明するための模式要部斜視図であり、図９における３ａ，３ｂおよび３ｃの部分を拡大したものである。
図１０では、前記キャパシタ３の本体部分は点線で表されている。また前記キャパシタ３の底部と同一平面上に窒化シリコン膜１６が設けられている。参照符号６００は図９における切断面を表したものである。
先の図９において、前記半導体基板表面を基準とした法線方向に、前記窒化シリコン膜１６に対して前記参照符号１００により表される部分を投影した際に、前記窒化シリコン膜１６上に投影された射像が表れる。これが図１０における参照符号１００である。
実際には図１０における参照符号１００に対応する位置にある前記窒化シリコン膜１６を除去する。
三つのキャパシタにより同様に囲まれる全ての位置について参照符号１００に対応する位置の前記窒化シリコン膜１６を除去する場合を１００％とした場合、前記メモリアレイ領域の前記窒化シリコン膜１６を除去する割合は５〜９０％の範囲であることが好ましく、１０〜３０％の範囲であればさらに好ましい。
前記キャパシタの直径が２００ｎｍの場合、参照符号１００の直径は通常５０〜１２０ｎｍの範囲である。
この様にメモリアレイ領域にある前記窒化シリコン膜の一部を除去することにより、メモリアレイ領域に対して円滑に水素を供給することができる。
次に、水素ガス雰囲気下に、前記窒化シリコン膜１６を除去する工程を経た被処理基板を処理する工程について説明する。なお、以下の説明は先に説明した第一の実施態様の場合に基づいたものであるが、第二〜第四の実施態様等の場合も同様である。
先に説明した図５に例示される前記窒化シリコン膜１６を除去する工程を経た被処理基板５００を、水素処理のための装置（図示せず）にて水素ガス雰囲気下に３８０〜４７０℃の範囲、好ましくは３９０〜４５０℃の範囲、さらに好ましくは４００〜４１０℃の範囲で、１分〜２４時間、好ましくは３０分〜１０時間、さらに好ましくは１時間〜８時間の範囲で処理する。
なお、通常前記水素処理は、図５に例示されるフォトレジスト層３１をアッシング工程等の方法により除去した後に行う。
また、前記水素ガスを使用する際には、爆発等の発生を防止するため前記装置内部を十分に窒素ガス、アルゴンガス等の不活性ガスにて置換した後、前記装置内部に水素ガスを導入することが好ましい。
前記工程は通常は水素ガスを前記装置内部に流しながら実施するが、前記水素ガスのみを前記装置内部に流しながら前記処理を実施してもよいし、前記水素ガスに加えて、窒素、アルゴン等の不活性ガスを流しながら実施してもよい。
前記工程を終了する際には、前記被処理基板５００の温度を３００℃以下に下げてから前記装置内部に対する前記水素ガスの導入を中止し、前記装置内部を前記不活性ガスにより置換することが好ましい。
この処理により、前記メモリアレイ領域２００に形成された前記絶縁膜ゲート型電界効果トランジスタ４００に対応する半導体基板１と前記ゲート酸化膜５との界面に水素を導入することができるため、前記絶縁膜ゲート型電界効果トランジスタ４００に対応する半導体基板１と前記ゲート酸化膜５との界面に存在するダングリングボンドを終端することができる。
これにより、前記ダングリングボンドに由来する界面リーク電流の発生を抑制することができ、得られたＤＲＡＭのリフレッシュ特性が改善される。
図１１は、前記被処理基板のメモリアレイ領域２００にキャパシタを形成する工程を説明するための模式要部断面図である。
図１１に例示される様に、前記層間絶縁膜１２および前記窒化シリコン膜１６の上にＴＥＯＳ（tetraetoxysilane）を用いた熱ＣＶＤ法によるＢＰＳＧ（boron phosphorous silicate glass）、プラズマ法による酸化シリコン等からなる層間絶縁膜１７を形成する。
次に前記層間絶縁膜１７の上にフォトレジスト層を形成し、公知のリソグラフィ工程により、前記層間絶縁膜１７にシリンダーホールを開口するためのレジストパターンを形成する（図示せず）。
このレジストパターンをマスクとして異方性エッチングにより、前記シリンダーホールを開口する。
前記シリンダーホールの異方性エッチングによる工程では、先に形成した窒化シリコン膜１６まで前記異方性エッチングによる前記シリンダーホールの先端が達したときにそれ以上進まなくなる。
これにより、前記メモリアレイ領域２００に形成する前記シリンダーホールの底部の位置を一定の位置に揃えることができる。
続いて前記シリンダーホールの底部にある前記窒化シリコン膜１６を除去した後、ＣＶＤ法、ＭＯＣＶＤ法等の方法により、窒化チタン等からなる下部電極１８、酸化シリコン、酸化アルミニウム、酸化ハフニウム等からなる容量膜１９、および窒化チタン等からなる上部電極２０を形成する。
なお、前記シリンダーホールの底部には、前記窒化シリコン膜１６を除去した後にチタンシリサイド等のシリサイド層を設けることが好ましい。
さらに前記上部電極２０の上に酸化シリコン等からなる層間絶縁層３２を形成し、上部電極２０に対する導電回路を形成することにより、図１１に例示される前記メモリアレイ領域２００を形成することができる。
図１２はリセスゲート構造を有する絶縁膜ゲート型電界効果トランジスタ４０２が形成されたメモリアレイ領域２０１にキャパシタを形成する工程を説明するための模式要部断面図である。
図１１に例示した前記絶縁膜ゲート型電界効果トランジスタ４００の場合には、前記半導体基板１に酸化シリコン等からなるゲート酸化膜５を介して前記ソース・ドレイン領域
（図示せず）に対応したゲート電極６が形成されている。このゲート電極６は、例えば、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン７、タングステンシリサイド、タングステン等からなる導電層８、窒化シリコン膜等からなる絶縁膜およびサイドウォール９等から形成されている。
これに対し、図１２に例示したリセスゲート構造を有する絶縁膜ゲート型電界効果トランジスタ４０２の場合では、前記半導体基板１に酸化シリコン等からなるゲート酸化膜５を介して前記ソース・ドレイン領域（図示せず）に対応したゲート電極６が形成されている。
前記ゲート電極６は、例えば、リン等のＮ型不純物やホウ素等のＰ型不純物を含むポリシリコン７、タングステンシリサイド、タングステン等からなる導電層８等から形成されているが、前記ゲート酸化膜５および前記ポリシリコン７はその断面がＵ字形状を有し、前記導電層７はその断面がＴ字形状を有するものである。
この様に前記メモリアレイ領域２００に含まれる絶縁膜ゲート型電界効果トランジスタが、図８に例示されるリセスゲート構造を有する絶縁膜ゲート型電界効果トランジスタ４０２の場合であっても、図７の場合に説明した工程と全く同じ工程により、図１２に例示される前記メモリアレイ領域２００を形成することができる。
本発明に使用する前記メモリアレイ領域２００に含まれる絶縁膜ゲート型電界効果トランジスタの一部もしくは全部、より好ましくは、前記メモリアレイ領域２００に含まれる絶縁膜ゲート型電界効果トランジスタの全部がその構造にリセスゲート構造を有する絶縁膜ゲート型電界効果トランジスタを含む場合には、前記絶縁膜ゲート型電界効果トランジスタが形成されている半導体基板１と前記ゲート酸化膜５との界面に存在するダングリングボンドの割合が増加することから、特に本発明の製造方法が有効となり好ましい。
次に前記周辺回路領域３００を形成する工程について説明する。
図１３は、前記被処理基板の周辺回路領域３００に導電回路を形成する工程を説明するための模式要部断面図である。
図１３に例示される様に、前記層間絶縁膜１２および前記窒化シリコン膜１６の上にＴＥＯＳ（tetraetoxysilane）を用いた熱ＣＶＤ法によるＢＰＳＧ（boron phosphorous silicate glass）やプラズマ法により酸化シリコン等からなる層間絶縁膜１７を形成する。
次に前記層間絶縁膜１７の上にフォトレジスト層を形成し、公知のリソグラフィ工程により、前記層間絶縁膜１７にスルーホールを開口するためのレジストパターンを形成する
（図示せず）。
このレジストパターンをマスクとして異方性エッチングにより、前記ビット線２５に達する前記スルーホールを開口する。
続いてＣＶＤ法、ＭＯＣＶＤ法等の方法により、窒化チタン等からなる下部電極２７、窒化チタン等からなるサイドウォール２９、タングステン２８等からなるコンタクトプラグ３０を形成する。
さらに酸化シリコン等からなる層間絶縁膜を形成し、前記コンタクトプラグ３０に対する導電回路を形成することにより、図１３に例示される前記周辺回路領域３００を形成することができる。
次に本発明に使用する前記メモリアレイ領域と前記周辺回路領域との関係について説明する。
図１は、ＤＲＡＭに含まれる前記メモリアレイ領域と前記周辺回路領域との関係を説明するための模式平面図であり、全体として一つのＤＲＡＭチップを例示したものである。
前記メモリアレイ領域２００は、図３等により先に説明した通り、絶縁膜ゲート型電界効果トランジスタ４００、セルコンタクト２、キャパシタ３を有するメモリセルが複数集合して前記半導体基板１に形成されている。
通常、前記メモリアレイ領域２００に含まれるメモリセルの個数は、数万〜数百万個の範囲である。
図１では、半導体シリコン基板１に、二以上の四角形の前記メモリアレイ領域２００が複数集合して、全体として一つの四角形のメモリブロック領域２１０が形成されている様子が例示されている。
また二以上の四角形の前記メモリブロック領域２１０が所定間隔をおいて配置されることにより、全体として一つの四角形のメモリチップ領域２２０が半導体基板１に形成されている。
なお、前記四角形の形状に特に限定はなく、正方形、長方形、平行四辺形、台形等の一つもしくは二以上が含まれるが、通常は正方形、長方形である。
図１４は、図１のＤＲＡＭチップの一部分を拡大した模式要部平面図である。
図１４に例示される様に、前記メモリアレイ領域２００の上下左右には狭路３１０が配置されている。また、前記メモリアレイ領域２００が集合したメモリブロック領域２１０の上下左右には広路３２０が配置されている。
前記狭路３１０および広路３２０の下部には先に説明した周辺回路領域３００が形成されている。
図１４は、前記半導体基板１を、その表面法線方向上部から前記半導体基板１を見下ろした状態を例示するものであるが、先に説明した図４は、前記半導体基板１をその表面方向に対して垂直に切断した断面を例示するものである。
先に説明した図４に示される前記窒化シリコン膜１６のうち、図１４に示される前記路３２０の下部にある前記窒化シリコン膜１６のみを除去し、前記狭路３１０の下部にある前記窒化シリコン膜１６を除去せずに水素ガス雰囲気下に被処理基板を処理する工程を実施した場合は、前記窒化シリコン膜１６を全く除去しなかった場合と比較して、得られたＤＲＡＭの不良発生率の改善は見られない。
これに対し、先に説明した図４に示される前記窒化シリコン膜１６のうち、図１４に示される前記広路３２０の下部にある前記窒化シリコン膜１６と、前記狭路３１０の下部にある前記窒化シリコン膜１６とを除去した後に水素ガス雰囲気下に被処理基板を処理する工程を実施した場合は、前記窒化シリコン膜１６を全く除去しなかった場合と比較して、得られたＤＲＡＭの不良発生率は大きく改善する。
前記メモリアレイ領域２００は、通常は前記半導体基板１の表面方向に縦が８０〜１２０μｍ、横が２１０〜２６０μｍの範囲である。
また前記狭路３１０の幅は通常１０〜３０μｍの範囲である。
このため、図４に例示される前記窒化シリコン膜１６は、前記半導体基板１と平行方向に格子状に縦横に、幅１０〜３０μｍの範囲で、その互いの距離が４０〜６０μｍの範囲となる様に除去することが好ましい。
また、図４に例示される前記窒化シリコン膜１６は、その全表面積の５〜９０％の範囲を除去することが好ましく、１０〜５０％の範囲を除去するものであればより好ましく、１５〜４０％の範囲を除去するものであればさらに好ましい。
本発明の製造方法により得られたＤＲＡＭは、集積度が上昇しても不良発生率が低いことから、コンピュータ、携帯電話、ゲーム機、通信機器、各種家庭用電気製品等の電子機器に好適に使用することができる。
次に実施例により本発明を説明するが、本発明はこれらの実施例により何ら限定されるものではない。
図４に示される窒化シリコン膜１６のうち、図１４の前記狭路３１０および前記広路３２０に対応する前記周辺回路領域３００にある全ての窒化シリコン膜を除去した。これは第二の実施態様を示す図６の工程を経て得られた被処理基板５００に対応するものである。
前記窒化シリコン膜を除去する工程は、温度６０℃、圧力１００ｍＴｏｒｒの条件の下、Ａｒを４００ｍｌ／分、ＣＦ４を５０ｍｌ／分、ＣＨ３Ｆを２０ｍｌ／分およびＯ２を１０ｍｌ／分の流量でそれぞれ流しつつ、周波数６００Ｗで反応性イオンエッチングを行うことにより実施した。
この様にして得られた被処理基板５００を固定治具に設置した。
続いて前記固定治具にセットされた被処理基板５００を水素処理のための装置内部に搬入する。
前記装置内部を窒素で置換することにより、前記装置内部の残留酸素濃度が十分低下したこと、および温度測定装置により前記装置内部の温度を確認する。
次いで前記装置内部に水素と窒素の５：２の混合ガスを装置内部に導入し、前記混合ガスの雰囲気下に前記被処理基板を３８０〜４３０℃の温度範囲で５時間処理した後、図１１および図１３の場合で説明した工程と同様の工程を実施し、ＤＲＡＭを得た。
得られたＤＲＡＭに対して信頼性試験を実施した。
前記信頼性試験としてＳＨＴ（static-hold-test）を採用した。
まずＤＲＡＭの温度を８８℃とし、外部電源電圧を２．０Ｖ／１．６Ｖとした環境に設置した。続いてメモリセルにデータを書き込み、一定時間メモリセルの動作を中断し、その後メモリセルに残ったデータを読み出した。
この時間を１６０ｍｓ〜５００ｍｓの範囲に調整して実験を繰り返し、各メモリセルのデータの保持率を測定した。
例えば、ＳＨＴ派生３００ｍｓ、ＳＨＴ良品率９０％の場合は、各メモリセルのうち９０％のメモリセルがデータ保持時間３００ｍｓを満たすことを意味する。
結果を図１５〜図１９に示す。
図１５はＤＲＡＭのチップを示す模式平面図である。前記メモリアレイ領域２００のうち、不良の発生したメモリセルを黒点で示す。黒点の一つ一つが不良の発生したメモリセルである。
図１６および図１７は、それぞれ図１５を拡大したものである。参照符号７００は不良の発生したメモリセルを示す。
また図１８は前記水素ガス雰囲気下による処理を１回実施した場合の良品率（正常に作動するメモリセルの割合）を示したものである。
また図１９は前記水素ガス雰囲気下による処理を２回実施した場合の良品率（正常に作動するメモリセルの割合）を示したものである。
比較例
図４に示される窒化シリコン膜１６を全く除去しなかった他は、実施例の場合と同様の実験を実施した。
結果を図１８〜図２２に示す。
図２０はＤＲＡＭのチップを示す模式平面図である。前記メモリアレイ領域２００のうち、不良の発生したメモリセルを黒点で示す。黒点の一つ一つが不良の発生したメモリセルである。図２１および図２２は、それぞれ図２０を拡大したものである。参照符号７００は不良の発生したメモリセルを示す。
実施例と比較例とを対比すると明らかな様に、本発明のＤＲＡＭの製造方法によればＤＲＡＭの不良発生を大きく抑えることができる。
またＳＨＴを１００〜１５０ｍｓ程度改善することが可能となる。
本発明の製造方法により得られたＤＲＡＭは集積度が向上した場合でもその不良発生率が小さく信頼性が高いため、各種電子機器、例えば、コンピュータ等に代表される産業用電子機器、家電製品等に代表される家庭用電子機器等に特に有用に使用することができる。
半導体基板の表面を基準とした法線方向から観察したＤＲＡＭチップの全体像を例示した模式平面図である。 図１の点線で囲まれた部分を拡大した部分要部模式平面図である。 半導体基板を垂直方向に切断した断面を例示した、本発明の製造工程を説明するための模式要部断面図である。 層間絶縁膜および前記容量コンタクトの上面に、窒化シリコン膜を形成する工程を説明するための模式要部断面図である。 窒化シリコン膜を除去する工程を説明するための模式要部断面図である。 窒化シリコン膜を除去する工程を説明するための模式要部断面図である。 窒化シリコン膜を除去する工程を説明するための模式要部断面図である。 メモリアレイ領域２００に設置されたキャパシタを半導体基板１と平行な平面で切断し、その切断面を上部から観察した様子を例示した模式要部断面図である。 図８を拡大した模式要部断面図である。 前記窒化シリコン膜を除去する位置を説明するための模式要部斜視図である。 被処理基板のメモリアレイ領域にキャパシタを形成する工程を説明するための模式要部断面図である。 リセスゲート構造を有する絶縁膜ゲート型電界効果トランジスタが形成されたメモリアレイ領域にキャパシタを形成する工程を説明するための模式要部断面図である。 被処理基板の周辺回路領域に導電回路を形成する工程を説明するための模式要部断面図である。 図１のＤＲＡＭチップの一部分を拡大した模式要部平面図である。 ＤＲＡＭのチップを示す模式平面図である（実施例）。 ＤＲＡＭのチップを拡大した模式平面図である（実施例）。 ＤＲＡＭのチップをさらに拡大した模式平面図である（実施例）。 水素ガス雰囲気下による処理を１回実施した場合の良品率（正常に作動するメモリセルの割合）を示したグラフである。 水素ガス雰囲気下による処理を２回実施した場合の良品率（正常に作動するメモリセルの割合）を示したグラフである。 ＤＲＡＭのチップを示す模式平面図である（比較例）。 ＤＲＡＭのチップを拡大した模式平面図である（比較例）。 ＤＲＡＭのチップをさらに拡大した模式平面図である（比較例）。
符号の説明
１ 半導体基板
２ セルコンタクト
３，３ａ，３ｂ，３ｃ キャパシタ
４ 素子分離絶縁膜
５ ゲート酸化膜
６ ゲート電極
７，１４ ポリシリコン
８ 導電層
９，１５，２４，２６，２９ サイドウォール
１０，１１，１２，１７ 層間絶縁膜
１３ 容量コンタクト
１６ 窒化シリコン膜
１８ 下部電極
１９ 容量膜
２０ 上部電極
２１ ゲート電極
２２ ビットコンタクト
２３，２８ 金属（タングステン）
２５ ビット線
２７ シリサイド層
３０ コンタクトプラグ
３１ フォトレジスト層３１
３２ 開口部
１００ 窒化シリコン膜を除去する位置
２００ 前記メモリアレイ領域
２１０ メモリブロック領域
２２０ メモリチップ領域
３００ 周辺回路領域
３１０ 狭路
３２０ 広路
４００，４０１，４０２ 絶縁膜ゲート型電界効果トランジスタ
５００ 被処理基板
６００ 切断面
７００ 不良の発生したメモリセル

Claims (9)

  1. 半導体基板と、
    前記半導体基板に配置されたメモリアレイ領域と、
    前記メモリアレイ領域の外周に沿って前記半導体基板に配置された周辺回路領域と、
    を備え、
    前記メモリアレイ領域は、絶縁膜ゲート型電界効果トランジスタ、セルコンタクトおよびキャパシタを含むメモリセルを有し、
    前記周辺回路領域は、前記メモリセルを制御するための絶縁膜ゲート型電界効果トランジスタおよび導電回路を有し、
    かつ
    前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜を有する、
    ダイナミックランダムアクセスメモリの製造方法であって、
    （１）前記周辺回路領域に設けられた窒化シリコン膜を除去する工程と、
    （２）水素ガス雰囲気下に前記工程（１）により得られた被処理基板を処理する工程と、
    を少なくとも有することを特徴とする、ダイナミックランダムアクセスメモリの製造方法。
  2. 前記工程（１）は、
    前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜のうち、
    前記メモリアレイ領域の外周に沿って配置された前記絶縁膜ゲート型電界効果トランジスタよりも外側に位置する前記周辺回路領域にある前記窒化シリコン膜の一部もしくは全部を除去する工程、
    であることを特徴とする、請求項１に記載のダイナミックランダムアクセスメモリの製造方法。
  3. 前記ダイナミックランダムアクセスメモリは、
    二以上の四角形の前記メモリアレイ領域が所定間隔をおいて配置されることにより、全体として一つの四角形のメモリブロック領域が半導体基板に形成され、
    二以上の四角形の前記メモリブロック領域が所定間隔をおいて配置されることにより、全体として一つの四角形のメモリチップ領域が半導体基板に形成され、
    前記メモリアレイ領域と前記メモリアレイ領域との間、ならびに前記メモリブロック領域と前記メモリブロック領域との間に前記周辺回路領域が配置されているものであり、
    前記工程（１）は、
    前記メモリアレイ領域と前記メモリアレイ領域との間に配置されている前記周辺回路領域に設けられた窒化シリコン膜を除去する工程、
    を有することを特徴とする、請求項１または２に記載のダイナミックランダムアクセスメモリの製造方法。
  4. 上記の工程に加えて、前記メモリアレイ領域に設けられた窒化シリコン膜を除去する工程（３）を有することを特徴とする、請求項１〜３のいずれかに記載のダイナミックランダムアクセスメモリの製造方法。
  5. 前記メモリセルに含まれる絶縁膜ゲート型電界効果トランジスタは、リセスゲート構造を有することを特徴とする、請求項１〜４のいずれかに記載のダイナミックランダムアクセスメモリの製造方法。
  6. 前記工程（２）による水素ガス雰囲気下による処理は、３８０〜４７０℃の範囲におい
    て、０．５〜１２時間実施されるものであることを特徴とする、請求項１〜５のいずれかに記載のダイナミックランダムアクセスメモリの製造方法。
  7. 前記工程（２）に加えて、水素ガス雰囲気下に温度を３００℃以下に下げる工程（４）を有することを特徴とする、請求項１〜６のいずれかに記載のダイナミックランダムアクセスメモリの製造方法。
  8. 請求項１〜７のいずれかに記載の製造方法により得られたダイナミックランダムアクセスメモリ。
  9. 請求項８に記載のダイナミックランダムアクセスメモリを搭載した電子機器。
JP2006287177A 2006-10-23 2006-10-23 ダイナミックランダムアクセスメモリの製造方法 Pending JP2008108761A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006287177A JP2008108761A (ja) 2006-10-23 2006-10-23 ダイナミックランダムアクセスメモリの製造方法
CN2007101288251A CN101170081B (zh) 2006-10-23 2007-01-15 制造动态随机存取存储器的方法
US11/624,993 US7678714B2 (en) 2006-10-23 2007-01-19 Method for manufacturing dynamic random access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006287177A JP2008108761A (ja) 2006-10-23 2006-10-23 ダイナミックランダムアクセスメモリの製造方法

Publications (1)

Publication Number Publication Date
JP2008108761A true JP2008108761A (ja) 2008-05-08

Family

ID=39360211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006287177A Pending JP2008108761A (ja) 2006-10-23 2006-10-23 ダイナミックランダムアクセスメモリの製造方法

Country Status (3)

Country Link
US (1) US7678714B2 (ja)
JP (1) JP2008108761A (ja)
CN (1) CN101170081B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991126B2 (en) 2016-03-03 2018-06-05 Samsung Electronics Co., Ltd. Semiconductor device including an electrically floated dummy contact plug and a method of manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102321609B1 (ko) * 2015-04-30 2021-11-08 삼성전자주식회사 반도체 소자
KR102461809B1 (ko) 2018-11-09 2022-11-01 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN113517273B (zh) * 2020-04-09 2023-09-22 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
CN113097144B (zh) * 2021-03-30 2022-05-27 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3583153B2 (ja) 1991-09-13 2004-10-27 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3116478B2 (ja) * 1991-10-29 2000-12-11 ソニー株式会社 半導体メモリ装置
US5508540A (en) * 1993-02-19 1996-04-16 Hitachi, Ltd. Semiconductor integrated circuit device and process of manufacturing the same
JPH09107082A (ja) * 1995-08-09 1997-04-22 Hitachi Ltd 半導体集積回路装置の製造方法
US5866946A (en) * 1996-05-23 1999-02-02 Kabushiki Kaisha Toshiba Semiconductor device having a plug for diffusing hydrogen into a semiconductor substrate
JP3098474B2 (ja) 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
JP3144367B2 (ja) * 1997-12-19 2001-03-12 日本電気株式会社 Ｃｏｂ型ｄｒａｍ半導体装置及びその製造方法
JP3869128B2 (ja) * 1998-09-11 2007-01-17 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3211888B2 (ja) 1998-12-07 2001-09-25 日本電気株式会社 半導体集積回路装置の製造方法
KR100282452B1 (ko) * 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
TW454330B (en) 1999-05-26 2001-09-11 Matsushita Electronics Corp Semiconductor apparatus and its manufacturing method
JP2001148471A (ja) 1999-11-19 2001-05-29 Hitachi Ltd 半導体集積回路装置
JP2001308181A (ja) * 2000-04-27 2001-11-02 Nec Corp 半導体装置とその製造方法
JP4057770B2 (ja) * 2000-10-11 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路装置
JP4759819B2 (ja) 2001-03-05 2011-08-31 ソニー株式会社 半導体装置の製造方法
JP4334811B2 (ja) 2002-03-28 2009-09-30 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2005012100A (ja) 2003-06-20 2005-01-13 Seiko Epson Corp 半導体装置の製造方法
JP2005217244A (ja) 2004-01-30 2005-08-11 Advanced Lcd Technologies Development Center Co Ltd 基板処理方法、半導体装置の製造方法、及び水素化処理装置
US7265403B2 (en) * 2004-03-30 2007-09-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device
KR100653715B1 (ko) * 2005-06-17 2006-12-05 삼성전자주식회사 적어도 하나의 개구부를 갖는 최상부 금속층을 구비하는반도체 소자들 및 그 제조방법들

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991126B2 (en) 2016-03-03 2018-06-05 Samsung Electronics Co., Ltd. Semiconductor device including an electrically floated dummy contact plug and a method of manufacturing the same

Also Published As

Publication number Publication date
US20080108183A1 (en) 2008-05-08
CN101170081A (zh) 2008-04-30
CN101170081B (zh) 2010-06-02
US7678714B2 (en) 2010-03-16

Similar Documents

Publication Publication Date Title
US20120276711A1 (en) Method for manufacturing semiconductor device having spacer with air gap
TW202143391A (zh) 具有氣隙結構的半導體元件結構及其製備方法
JP2008159988A (ja) 半導体装置及び半導体装置の製造方法
JP2007134654A (ja) キャパシタの製造方法、メモリセル、及びｄｒａｍ
JP2008108761A (ja) ダイナミックランダムアクセスメモリの製造方法
TWI453868B (zh) 記憶體陣列、半導體結構與電子系統，以及形成記憶體陣列、半導體結構與電子系統之方法
CN110310926B (zh) 解决sram单元器件金属硅化物缺陷形成的方法
JP2015154028A (ja) 半導体装置の製造方法
US11742382B2 (en) Method for preparing semiconductor device with air gap and boron nitride cap
US20210043631A1 (en) Semiconductor Constructions, and Semiconductor Processing Methods
US10790185B2 (en) Methods of sealing openings, and methods of forming integrated assemblies
US6746913B2 (en) Method of manufacturing semiconductor integrated circuit device comprising a memory cell and a capacitor
US6436761B1 (en) Method for manufacturing semiconductor memory devices
US6900118B2 (en) Method for preventing contact defects in interlayer dielectric layer
JPH11330067A (ja) 半導体装置およびその製造方法
TWI756003B (zh) 平坦化方法
US20080081381A1 (en) Method for fabricating semiconductor devices
KR100513804B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20040007949A (ko) 반도체 소자의 제조 방법
WO2021204290A1 (zh) 半导体器件及半导体器件的形成方法
US20230352524A1 (en) Semiconductor device with air gap and boron nitride cap and method for preparing the same
JP4820785B2 (ja) 半導体集積回路装置の製造方法
KR101052877B1 (ko) 반도체 소자의 제조방법
KR100557920B1 (ko) 반도체 메모리 소자의 제조방법
JP2012222084A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090218

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090617