JP3211888B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 15
- 239000001257 hydrogen Substances 0.000 claims description 144
- 229910052739 hydrogen Inorganic materials 0.000 claims description 144
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 137
- 238000000137 annealing Methods 0.000 claims description 97
- 239000000758 substrate Substances 0.000 claims description 74
- 239000012298 atmosphere Substances 0.000 claims description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 8
- 150000002431 hydrogen Chemical class 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 30
- 238000003795 desorption Methods 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 11
- 239000010410 layer Substances 0.000 description 11
- 238000002955 isolation Methods 0.000 description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 9
- 230000007423 decrease Effects 0.000 description 7
- 239000012299 nitrogen atmosphere Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の製造方法に関し、特にデバイス特性や信頼性を向上さ
せる水素処理方法に関する。
の製造方法に関し、特にデバイス特性や信頼性を向上さ
せる水素処理方法に関する。
【０００２】
【従来の技術】従来、メモリやロジック等の半導体集積
回路装置の製造においては、基板上に各種素子構造を形
成し層間絶縁膜を積層した後に、水素雰囲気中、４００
℃程度で水素アニールを行なっている。
回路装置の製造においては、基板上に各種素子構造を形
成し層間絶縁膜を積層した後に、水素雰囲気中、４００
℃程度で水素アニールを行なっている。
【０００３】この水素アニールは、金属配線どうしの電
気的接続特性や、シリコン基板と金属配線との電気的接
続特性の向上、デバイスの特性や信頼性の向上、製造時
の歩留まりの向上のために行われ、半導体集積回路装置
の製造において非常に重要な処理である。例えばＤＲＡ
Ｍにおいては、素子分離酸化膜やゲート酸化膜等のシリ
コン酸化膜とシリコン基板との間に界面準位が存在し、
この界面準位を介して拡散層から基板へリーク電流が流
れ、ＤＲＡＭのホールド特性が悪化する。また、このよ
うな界面準位が存在すると、しきい値電圧や電流−電圧
特性等のトランジスタ特性がばらつくため、設計値から
変動し、信頼性の高い半導体集積回路装置を歩留まりよ
く製造できない。以上のように水素アニールは、しきい
値電圧や電流−電圧特性等のトランジスタ特性を安定化
できるために、ＤＲＡＭ以外のロジック等の半導体集積
回路でも行われている。このような種々の問題を引き起
こす界面準位は、シリコン酸化膜とシリコン基板との界
面付近のシリコンのダングリングボンドに起因するとさ
れており、水素アニールにおいて、界面まで水素が供給
され、この水素によりダングリングボンドが終端され界
面準位を低減させることができる。
気的接続特性や、シリコン基板と金属配線との電気的接
続特性の向上、デバイスの特性や信頼性の向上、製造時
の歩留まりの向上のために行われ、半導体集積回路装置
の製造において非常に重要な処理である。例えばＤＲＡ
Ｍにおいては、素子分離酸化膜やゲート酸化膜等のシリ
コン酸化膜とシリコン基板との間に界面準位が存在し、
この界面準位を介して拡散層から基板へリーク電流が流
れ、ＤＲＡＭのホールド特性が悪化する。また、このよ
うな界面準位が存在すると、しきい値電圧や電流−電圧
特性等のトランジスタ特性がばらつくため、設計値から
変動し、信頼性の高い半導体集積回路装置を歩留まりよ
く製造できない。以上のように水素アニールは、しきい
値電圧や電流−電圧特性等のトランジスタ特性を安定化
できるために、ＤＲＡＭ以外のロジック等の半導体集積
回路でも行われている。このような種々の問題を引き起
こす界面準位は、シリコン酸化膜とシリコン基板との界
面付近のシリコンのダングリングボンドに起因するとさ
れており、水素アニールにおいて、界面まで水素が供給
され、この水素によりダングリングボンドが終端され界
面準位を低減させることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、近年、
半導体集積回路装置の微細化や高密度化、多層化が進
み、また、新たな多層構造や電極材料・配線材料、絶縁
材料の採用によって、水素アニールにより水素を所望の
界面まで十分に侵入・拡散させることが困難になってき
ている。そのため、アニール時間を長くしたり、アニー
ル温度を高くしなければならない。しかし、アニール時
間を長くすると生産性が低下するため問題がある。ま
た、アニール温度については、水素アニールは、既にア
ルミ配線等の金属配線が形成された後の工程で行う必要
があるため、高温にしすぎるとアルミ等の金属配線材料
がスパイクやヒルロック等を起こすために信頼性が低下
するという問題がある。さらに、後述するように、高温
にしても必ずしも優れた水素アニール効果が得られるわ
けではない。
半導体集積回路装置の微細化や高密度化、多層化が進
み、また、新たな多層構造や電極材料・配線材料、絶縁
材料の採用によって、水素アニールにより水素を所望の
界面まで十分に侵入・拡散させることが困難になってき
ている。そのため、アニール時間を長くしたり、アニー
ル温度を高くしなければならない。しかし、アニール時
間を長くすると生産性が低下するため問題がある。ま
た、アニール温度については、水素アニールは、既にア
ルミ配線等の金属配線が形成された後の工程で行う必要
があるため、高温にしすぎるとアルミ等の金属配線材料
がスパイクやヒルロック等を起こすために信頼性が低下
するという問題がある。さらに、後述するように、高温
にしても必ずしも優れた水素アニール効果が得られるわ
けではない。
【０００５】水素の透過性は、半導体集積回路装置の構
成材料により異なり、層間絶縁膜や素子分離絶縁膜など
のシリコン酸化膜については水素を透過するが、近年、
エッチングストッパやキャパシタ絶縁膜、汚染防止膜等
としてよく用いられる窒化シリコン膜は水素をほとんど
透過しない。特に、減圧ＣＶＤにより形成される窒化シ
リコン膜は非常に緻密に形成されているため水素の拡散
バリアとなる。また、アルミ等の金属配線材料や、Ｔ
ｉ、ＴｉＮ等のバリアメタル材料、各種配線や電極に用
いられる多結晶シリコンは、水素を吸収するため水素が
ここで消費され、飽和吸収量を超えた時点で水素を透過
するものの拡散速度は著しく低下する。
成材料により異なり、層間絶縁膜や素子分離絶縁膜など
のシリコン酸化膜については水素を透過するが、近年、
エッチングストッパやキャパシタ絶縁膜、汚染防止膜等
としてよく用いられる窒化シリコン膜は水素をほとんど
透過しない。特に、減圧ＣＶＤにより形成される窒化シ
リコン膜は非常に緻密に形成されているため水素の拡散
バリアとなる。また、アルミ等の金属配線材料や、Ｔ
ｉ、ＴｉＮ等のバリアメタル材料、各種配線や電極に用
いられる多結晶シリコンは、水素を吸収するため水素が
ここで消費され、飽和吸収量を超えた時点で水素を透過
するものの拡散速度は著しく低下する。
【０００６】一方、基板裏面からの水素の侵入を考える
と、近年、ウェハの大口径化に従ってその厚さも増大し
ており、例えば、６インチ基板では６７５μｍ、８イン
チ基板では７２５μｍ、１２インチ基板では７７０μｍ
を超える厚さのものが用いられる。このような厚さの増
大は、水素の拡散距離が増大し、基板裏面からの水素の
拡散が困難になってきていることを示している。また、
基板表面への素子形成工程において多結晶シリコン膜や
シリコン窒化膜を形成する際、同時に、基板裏面にもこ
れら水素の拡散バリア膜が形成あるいは付着するため、
基板裏面からの水素の侵入は困難である。また、意図的
に、例えばＥＧ（Extrinsic Gettering）のために基板
裏面に多結晶シリコン膜を形成する場合もある。このよ
うに基板裏面からの水素の侵入は困難であり、侵入後も
拡散距離が長いため、長時間あるいは高温下での水素ア
ニールが必要である。
と、近年、ウェハの大口径化に従ってその厚さも増大し
ており、例えば、６インチ基板では６７５μｍ、８イン
チ基板では７２５μｍ、１２インチ基板では７７０μｍ
を超える厚さのものが用いられる。このような厚さの増
大は、水素の拡散距離が増大し、基板裏面からの水素の
拡散が困難になってきていることを示している。また、
基板表面への素子形成工程において多結晶シリコン膜や
シリコン窒化膜を形成する際、同時に、基板裏面にもこ
れら水素の拡散バリア膜が形成あるいは付着するため、
基板裏面からの水素の侵入は困難である。また、意図的
に、例えばＥＧ（Extrinsic Gettering）のために基板
裏面に多結晶シリコン膜を形成する場合もある。このよ
うに基板裏面からの水素の侵入は困難であり、侵入後も
拡散距離が長いため、長時間あるいは高温下での水素ア
ニールが必要である。
【０００７】以下、具体的なデバイス構造を示しなが
ら、近年のデバイス構造において水素アニールが困難と
なっていることを説明する。
ら、近年のデバイス構造において水素アニールが困難と
なっていることを説明する。
【０００８】図１に、スタック型ＤＲＡＭの一例の平面
図および断面図を示す。この構造においては、所定の結
晶方位を有するＰ型シリコン基板１上に素子分離２が形
成され、上部にシリコン窒化膜６が堆積された、Ｎ型多
結晶シリコン膜とタングステンシリサイド膜（不図示）
からなるゲート電極３がゲート絶縁膜４（シリコン酸化
膜）上に形成されている。素子分離とゲート電極に自己
整合的にＮ型拡散層５が形成され、ゲート電極の側壁に
はシリコン窒化膜６が形成されている。ゲート電極間に
は、異方性選択エピタキシャル成長法によりｎ型多結晶
シリコンからなるパッド９が形成されている。これらの
上層にはシリコン酸化膜からなる層間絶縁膜７が積層さ
れ、この層間絶縁膜にはｎ型多結晶シリコンパッド９の
上面に達するようにコンタクトホールが形成されＮ型多
結晶シリコンが埋め込まれ、容量下部電極１０と導通す
るコンタクト８が形成されている。Ｎ型多結晶シリコン
からなる容量下部電極上にＯＮＯ（酸化膜−窒化膜−酸
化膜）からなる容量絶縁膜１１が形成され、その上にＮ
型多結晶シリコンからなる容量上部電極１２が形成され
ている。また、図示されていないが、容量上部電極の上
にはビット線が層間絶縁膜を介して配置されている。ま
た、容量下部電極１０はトランジスタ毎に分かれている
が、容量上部電極１２は単位セルアレー毎に分割形成さ
れている。
図および断面図を示す。この構造においては、所定の結
晶方位を有するＰ型シリコン基板１上に素子分離２が形
成され、上部にシリコン窒化膜６が堆積された、Ｎ型多
結晶シリコン膜とタングステンシリサイド膜（不図示）
からなるゲート電極３がゲート絶縁膜４（シリコン酸化
膜）上に形成されている。素子分離とゲート電極に自己
整合的にＮ型拡散層５が形成され、ゲート電極の側壁に
はシリコン窒化膜６が形成されている。ゲート電極間に
は、異方性選択エピタキシャル成長法によりｎ型多結晶
シリコンからなるパッド９が形成されている。これらの
上層にはシリコン酸化膜からなる層間絶縁膜７が積層さ
れ、この層間絶縁膜にはｎ型多結晶シリコンパッド９の
上面に達するようにコンタクトホールが形成されＮ型多
結晶シリコンが埋め込まれ、容量下部電極１０と導通す
るコンタクト８が形成されている。Ｎ型多結晶シリコン
からなる容量下部電極上にＯＮＯ（酸化膜−窒化膜−酸
化膜）からなる容量絶縁膜１１が形成され、その上にＮ
型多結晶シリコンからなる容量上部電極１２が形成され
ている。また、図示されていないが、容量上部電極の上
にはビット線が層間絶縁膜を介して配置されている。ま
た、容量下部電極１０はトランジスタ毎に分かれている
が、容量上部電極１２は単位セルアレー毎に分割形成さ
れている。
【０００９】この構造において、水素アニールにより侵
入した水素は、まず多結晶シリコンからなるビット線で
吸収された後、セルアレー単位で形成された容量上部電
極１２を形成する多結晶シリコン層で吸収・消費され
る。その後、層間絶縁膜７を介して、基板１とゲート絶
縁膜４や素子分離絶縁膜２との界面に到達する。また、
図示していないが、容量下部電極１０とトランジスタの
間にビット線を配置する構成（キャパシタオーバービッ
ト線構造：ＣＯＢ構造）を有する場合は、このビット線
を形成する多結晶シリコン層によっても水素は吸収・消
費される。
入した水素は、まず多結晶シリコンからなるビット線で
吸収された後、セルアレー単位で形成された容量上部電
極１２を形成する多結晶シリコン層で吸収・消費され
る。その後、層間絶縁膜７を介して、基板１とゲート絶
縁膜４や素子分離絶縁膜２との界面に到達する。また、
図示していないが、容量下部電極１０とトランジスタの
間にビット線を配置する構成（キャパシタオーバービッ
ト線構造：ＣＯＢ構造）を有する場合は、このビット線
を形成する多結晶シリコン層によっても水素は吸収・消
費される。
【００１０】このように近年の微細化・高密度化ととも
に、単位面積に占めるビット線やワード線の割合が増大
し、さらにセルアレー間隔も狭くなるために、ますます
水素アニールが困難になってきている。
に、単位面積に占めるビット線やワード線の割合が増大
し、さらにセルアレー間隔も狭くなるために、ますます
水素アニールが困難になってきている。
【００１１】特に、キャパシタアンダービット線構造
（ＣＵＢ構造）を有する１６Ｍ版では、ビット線と基板
拡散層とのコンタクトのために開口部が形成され、この
開口部が水素の重要な拡散経路の一つであったが、ＣＯ
Ｂ構造を有し微細化された１６Ｍシュリンク版において
は、ビット線が容量下部電極よりも下にあるため、この
開口部は必要なく、容量上部電極間の隙間しか水素の拡
散経路がない。６４Ｍ版、６４Ｍシュリンク版になる
と、さらに微細化・高密度化が進むため、ビット線・ワ
ード線の間隔や容量下部電極間の間隔が一層狭くなって
いる。
（ＣＵＢ構造）を有する１６Ｍ版では、ビット線と基板
拡散層とのコンタクトのために開口部が形成され、この
開口部が水素の重要な拡散経路の一つであったが、ＣＯ
Ｂ構造を有し微細化された１６Ｍシュリンク版において
は、ビット線が容量下部電極よりも下にあるため、この
開口部は必要なく、容量上部電極間の隙間しか水素の拡
散経路がない。６４Ｍ版、６４Ｍシュリンク版になる
と、さらに微細化・高密度化が進むため、ビット線・ワ
ード線の間隔や容量下部電極間の間隔が一層狭くなって
いる。
【００１２】図２に、セルフアラインコンタクト構造
（ＳＡＣ構造）を有するスタック型ＤＲＡＭの模式的断
面図を示す。この図は、ＣＯＢ構造を有する構成を示
し、また一つの容量上部電極（プレート電極）単位の構
成を示す。また、図３に、ＤＲＡＭのチップの概略平面
図を示す。
（ＳＡＣ構造）を有するスタック型ＤＲＡＭの模式的断
面図を示す。この図は、ＣＯＢ構造を有する構成を示
し、また一つの容量上部電極（プレート電極）単位の構
成を示す。また、図３に、ＤＲＡＭのチップの概略平面
図を示す。
【００１３】この構造においては、層間絶縁膜７へのコ
ンタクトホールの形成時にゲート電極３および素子分離
２を保護するためにシリコン窒化膜６が形成され、コン
タクト部のみのシリコン窒化膜がホールの埋め込み前に
除去されている。また、基板裏面にも、表面への窒化膜
の形成と同時に窒化膜が形成あるいは付着される。この
ように、水素を透過しないシリコン窒化膜で全面をほぼ
覆われるため水素アニールが非常に困難となっている。
また、容量下部電極１０はトランジスタ毎に分かれてい
るが、容量上部電極１２は図３に示すように単位セルア
レー毎に分割形成されているため、水素の侵入経路は容
量上部電極１２間の隙間しかない。さらに、容量下部電
極１０とトランジスタの間にビット線１３を配置するＣ
ＯＢ構造を有しており、このビット線１３を形成する多
結晶シリコン層によっても水素は吸収・消費される。
ンタクトホールの形成時にゲート電極３および素子分離
２を保護するためにシリコン窒化膜６が形成され、コン
タクト部のみのシリコン窒化膜がホールの埋め込み前に
除去されている。また、基板裏面にも、表面への窒化膜
の形成と同時に窒化膜が形成あるいは付着される。この
ように、水素を透過しないシリコン窒化膜で全面をほぼ
覆われるため水素アニールが非常に困難となっている。
また、容量下部電極１０はトランジスタ毎に分かれてい
るが、容量上部電極１２は図３に示すように単位セルア
レー毎に分割形成されているため、水素の侵入経路は容
量上部電極１２間の隙間しかない。さらに、容量下部電
極１０とトランジスタの間にビット線１３を配置するＣ
ＯＢ構造を有しており、このビット線１３を形成する多
結晶シリコン層によっても水素は吸収・消費される。
【００１４】図４に、図１に示す上記構成のシリコン基
板を従来の方法で水素アニールした場合の水素アニール
時間に対するリーク電流の変化を示す。水素アニールは
４００℃の一定温度、水素／窒素（１：１）の常圧雰囲
気で行った。また、リーク電流は、全ての単位セルブロ
ックのトランジスタを並列に接続した状態でリーク電流
を測定した。
板を従来の方法で水素アニールした場合の水素アニール
時間に対するリーク電流の変化を示す。水素アニールは
４００℃の一定温度、水素／窒素（１：１）の常圧雰囲
気で行った。また、リーク電流は、全ての単位セルブロ
ックのトランジスタを並列に接続した状態でリーク電流
を測定した。
【００１５】図４に示す結果から、図１に示す構成を有
するスタック型ＤＲＡＭは、ＣＵＢ構造を有する１６Ｍ
版（ａ）から、ＣＯＢ構造を有する１６Ｍシュリンク版
（ｂ）、６４Ｍ版（ｃ）、６４Ｍシュリンク版（ｄ）と
高密度化するにしたがって、リーク電流の低下する時間
が遅くなっており、水素アニール処理を長時間しなけれ
ばならないことがわかる。
するスタック型ＤＲＡＭは、ＣＵＢ構造を有する１６Ｍ
版（ａ）から、ＣＯＢ構造を有する１６Ｍシュリンク版
（ｂ）、６４Ｍ版（ｃ）、６４Ｍシュリンク版（ｄ）と
高密度化するにしたがって、リーク電流の低下する時間
が遅くなっており、水素アニール処理を長時間しなけれ
ばならないことがわかる。
【００１６】また、図５には、図２に示すＳＡＣ構造を
有するスタック型ＤＲＡＭとＳＡＣ構造を有しない以外
は同様な構成を有するＤＲＡＭについて、水素アニール
後の、逆方向電圧に対する逆方向電流の測定結果を示
す。水素アニールは４００℃の一定温度、水素／窒素
（１：１）の常圧雰囲気で行った。また、φ０．５μｍ
のコンタクトアレーについて、基板とコンタクト間に、
ｎｐ接合に対して逆バイアスとなる電圧を印加した時に
流れる電流を測定した。
有するスタック型ＤＲＡＭとＳＡＣ構造を有しない以外
は同様な構成を有するＤＲＡＭについて、水素アニール
後の、逆方向電圧に対する逆方向電流の測定結果を示
す。水素アニールは４００℃の一定温度、水素／窒素
（１：１）の常圧雰囲気で行った。また、φ０．５μｍ
のコンタクトアレーについて、基板とコンタクト間に、
ｎｐ接合に対して逆バイアスとなる電圧を印加した時に
流れる電流を測定した。
【００１７】この結果から、ＳＡＣ構造を有する場合
は、アニール時間が２４０分と比較的長いにもかかわら
ずアニール時間が４０分のＳＡＣ構造を有しない場合に
対して、逆方向リーク電流が著しく大きい、すなわち水
素の侵入・拡散が非常に困難であることがわかる。
は、アニール時間が２４０分と比較的長いにもかかわら
ずアニール時間が４０分のＳＡＣ構造を有しない場合に
対して、逆方向リーク電流が著しく大きい、すなわち水
素の侵入・拡散が非常に困難であることがわかる。
【００１８】そこで本発明の目的は、基板表面の素子構
造に関係なく、水素アニールによってデバイス特性や信
頼性を向上させ、半導体集積回路装置を歩留まりよく製
造する方法を提供することである。
造に関係なく、水素アニールによってデバイス特性や信
頼性を向上させ、半導体集積回路装置を歩留まりよく製
造する方法を提供することである。
【００１９】
【課題を解決するための手段】本発明は、素子が形成さ
れ層間絶縁膜が積層された半導体基板を水素雰囲気下で
アニールする水素アニール工程を有する半導体集積回路
装置の製造方法であって、前記水素アニール工程におい
て、４３０〜５００℃で水素アニールを行い、その後、
水素雰囲気のままで４２０℃以下の温度にして所定時間
保持した後に前記素子形成基板を出炉することを特徴と
する半導体集積回路装置の製造方法に関する。
れ層間絶縁膜が積層された半導体基板を水素雰囲気下で
アニールする水素アニール工程を有する半導体集積回路
装置の製造方法であって、前記水素アニール工程におい
て、４３０〜５００℃で水素アニールを行い、その後、
水素雰囲気のままで４２０℃以下の温度にして所定時間
保持した後に前記素子形成基板を出炉することを特徴と
する半導体集積回路装置の製造方法に関する。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００２１】まず、本発明の理解のために、図６に従来
の水素アニールの工程フロー図を示を示す。図６に示す
ように、従来の水素アニールは、まず、４００℃程度の
一定温度の窒素雰囲気にある加熱炉内に素子形成基板を
入炉する（ａ）。次に、そのままの一定温度で炉内を水
素雰囲気にし（ａ〜ｂ）、所定の時間水素アニールする
（ｂ〜ｃ）。その後、温度一定のまま窒素雰囲気とし
（ｃ〜ｄ）、素子形成基板を出炉する（ｄ）。入炉前お
よび出炉後の炉内温度は、炉内が大気や窒素雰囲気等の
不活性雰囲気であれば特に制限はないが、複数の素子形
成基板を連続的に処理する場合は入炉前および出炉後も
水素アニール処理温度と同じ温度で一定にしておくこと
が好ましい。
の水素アニールの工程フロー図を示を示す。図６に示す
ように、従来の水素アニールは、まず、４００℃程度の
一定温度の窒素雰囲気にある加熱炉内に素子形成基板を
入炉する（ａ）。次に、そのままの一定温度で炉内を水
素雰囲気にし（ａ〜ｂ）、所定の時間水素アニールする
（ｂ〜ｃ）。その後、温度一定のまま窒素雰囲気とし
（ｃ〜ｄ）、素子形成基板を出炉する（ｄ）。入炉前お
よび出炉後の炉内温度は、炉内が大気や窒素雰囲気等の
不活性雰囲気であれば特に制限はないが、複数の素子形
成基板を連続的に処理する場合は入炉前および出炉後も
水素アニール処理温度と同じ温度で一定にしておくこと
が好ましい。
【００２２】本発明者は、このような従来の水素アニー
ル方法を用いて、異なる温度で水素アニールを行ったと
ころ、図７に示すような、接合リーク電流の水素アニー
ル時間と温度の依存性を示す結果を得た。用いた素子形
成基板は、図２に示す構成においてシリコン窒化膜を有
しない、シリコン基板上にシリコン酸化絶縁膜を有する
ＤＲＡＭである。なお、縦軸および横軸はそれぞれ相対
値をとった。
ル方法を用いて、異なる温度で水素アニールを行ったと
ころ、図７に示すような、接合リーク電流の水素アニー
ル時間と温度の依存性を示す結果を得た。用いた素子形
成基板は、図２に示す構成においてシリコン窒化膜を有
しない、シリコン基板上にシリコン酸化絶縁膜を有する
ＤＲＡＭである。なお、縦軸および横軸はそれぞれ相対
値をとった。
【００２３】水素アニール温度を４００℃から４２０℃
に上げると、水素の拡散速度が上がるため接合リーク電
流が早くから低下しており、界面準位を短時間で低下で
き、アニール時間が短縮できることがわかる。水素アニ
ール温度をさらに上げて４５０℃にすると、接合リーク
電流がさらに早くから低下するものの、最終的な接合リ
ーク電流は４００℃及び４２０℃で水素アニールした場
合に対して高くなっている。このように、アニール温度
を高くしすぎると、前述のアルミ配線等のスパイクなど
の熱による問題が起きやすいという以前に、界面準位を
十分低減できないことがわかる。
に上げると、水素の拡散速度が上がるため接合リーク電
流が早くから低下しており、界面準位を短時間で低下で
き、アニール時間が短縮できることがわかる。水素アニ
ール温度をさらに上げて４５０℃にすると、接合リーク
電流がさらに早くから低下するものの、最終的な接合リ
ーク電流は４００℃及び４２０℃で水素アニールした場
合に対して高くなっている。このように、アニール温度
を高くしすぎると、前述のアルミ配線等のスパイクなど
の熱による問題が起きやすいという以前に、界面準位を
十分低減できないことがわかる。
【００２４】この結果を基に、本発明者は、アニール温
度を４２０℃から４５０℃へ上げても接合リーク電流が
十分に低下しない原因を鋭意検討した結果、その原因は
素子形成基板を高温下で出炉する工程にあると考えるに
至った。
度を４２０℃から４５０℃へ上げても接合リーク電流が
十分に低下しない原因を鋭意検討した結果、その原因は
素子形成基板を高温下で出炉する工程にあると考えるに
至った。
【００２５】素子形成基板の出炉の際には、炉内の水素
雰囲気を大気や窒素ガス等の不活性雰囲気に置換した後
に素子形成基板を出炉しているが、このときの温度が比
較的高温であると、半導体基板と絶縁性領域との界面に
一度到達し界面準位を低下させた水素がこの界面から脱
離する現象が起きると考えられる。上記試験例において
は４２０℃を超えると接合リーク電流が十分に低下しな
かったため、この４２０℃が水素の脱離開始温度である
といえる。この脱離開始温度より高い４５０℃で水素ア
ニール行うと、出炉のために水素雰囲気を不活性雰囲気
に置換する間も４５０℃の高温で維持されているため、
一度界面に到達し界面準位を低下させた水素が脱離し、
その結果、接合リーク電流が十分に低下しないと考えら
れる。
雰囲気を大気や窒素ガス等の不活性雰囲気に置換した後
に素子形成基板を出炉しているが、このときの温度が比
較的高温であると、半導体基板と絶縁性領域との界面に
一度到達し界面準位を低下させた水素がこの界面から脱
離する現象が起きると考えられる。上記試験例において
は４２０℃を超えると接合リーク電流が十分に低下しな
かったため、この４２０℃が水素の脱離開始温度である
といえる。この脱離開始温度より高い４５０℃で水素ア
ニール行うと、出炉のために水素雰囲気を不活性雰囲気
に置換する間も４５０℃の高温で維持されているため、
一度界面に到達し界面準位を低下させた水素が脱離し、
その結果、接合リーク電流が十分に低下しないと考えら
れる。
【００２６】そこで本発明者は、この水素の脱離を抑え
るため鋭意検討した結果、水素アニールにより半導体基
板と絶縁性領域との界面に到達し界面準位を低下させる
水素が不活性雰囲気下で脱離し始める脱離開始温度（以
下「脱離開始温度」という。）以下の温度にした後に素
子形成基板を出炉する本発明を完成するに至った。
るため鋭意検討した結果、水素アニールにより半導体基
板と絶縁性領域との界面に到達し界面準位を低下させる
水素が不活性雰囲気下で脱離し始める脱離開始温度（以
下「脱離開始温度」という。）以下の温度にした後に素
子形成基板を出炉する本発明を完成するに至った。
【００２７】すなわち本発明は、水素アニール工程にお
いて、脱離開始温度を超える温度で水素アニールを行
い、その後、水素雰囲気のままで脱離開始温度以下の温
度にした後に素子形成基板を出炉することを特徴とする
ものである。
いて、脱離開始温度を超える温度で水素アニールを行
い、その後、水素雰囲気のままで脱離開始温度以下の温
度にした後に素子形成基板を出炉することを特徴とする
ものである。
【００２８】脱離開始温度を超える比較的高温下で水素
アニールを行うことにより、水素の拡散速度を大きくす
ることができるため、早くから界面準位が低下し、水素
アニール時間を短縮できる。また、素子形成基板を出炉
する際に、水素雰囲気のまま脱離開始温度以下の温度に
した後に出炉することにより、界面の水素が脱離するこ
とがないため、十分な界面準位の低減が図れる。その結
果、基板表面の素子構造に関係なく、デバイスの特性や
信頼性が向上し、半導体集積回路装置を歩留まりよく製
造することができる。
アニールを行うことにより、水素の拡散速度を大きくす
ることができるため、早くから界面準位が低下し、水素
アニール時間を短縮できる。また、素子形成基板を出炉
する際に、水素雰囲気のまま脱離開始温度以下の温度に
した後に出炉することにより、界面の水素が脱離するこ
とがないため、十分な界面準位の低減が図れる。その結
果、基板表面の素子構造に関係なく、デバイスの特性や
信頼性が向上し、半導体集積回路装置を歩留まりよく製
造することができる。
【００２９】図８に、上記試験例において好ましい温度
のシーケンスを示す。図中の実線（ａ）及び（ｂ）はい
ずれも水素雰囲気下の状態の温度変化を示している。
のシーケンスを示す。図中の実線（ａ）及び（ｂ）はい
ずれも水素雰囲気下の状態の温度変化を示している。
【００３０】脱離開始温度を超える温度の加熱炉に入炉
して、一定温度で所定の時間保持して水素アニールを行
い、続いて所定の時間をかけて徐々に温度を低下させな
がら水素アニールを行い、次いで脱離開始温度以下の一
定温度で所定の時間保持する。その後、脱離開始温度以
下の温度で出炉する。
して、一定温度で所定の時間保持して水素アニールを行
い、続いて所定の時間をかけて徐々に温度を低下させな
がら水素アニールを行い、次いで脱離開始温度以下の一
定温度で所定の時間保持する。その後、脱離開始温度以
下の温度で出炉する。
【００３１】より具体的に、最大アニール温度が４５０
℃の場合（実線（ａ））について説明すると、脱離開始
温度（４２０℃）を超える温度（４５０℃）の不活性雰
囲気（大気や窒素雰囲気等）の加熱炉に入炉した後、炉
内を水素雰囲気にし（ａ1）、一定温度で所定の時間保
持し（ａ1〜ａ2）、続いて所定の時間をかけて徐々に温
度を低下させて（ａ2〜ａ3）水素アニールを行い、次い
で脱離開始温度以下の一定温度で所定の時間保持し（ａ
3〜ａ4）、その後、脱離開始温度以下の温度で不活性雰
囲気とし、素子形成基板を出炉する。アニール温度を４
５０℃から４８０℃に上げると水素の拡散が速くなるた
め、アニール時間を短縮でき、実線（ｂ）に示すシーケ
ンスとなる。
℃の場合（実線（ａ））について説明すると、脱離開始
温度（４２０℃）を超える温度（４５０℃）の不活性雰
囲気（大気や窒素雰囲気等）の加熱炉に入炉した後、炉
内を水素雰囲気にし（ａ1）、一定温度で所定の時間保
持し（ａ1〜ａ2）、続いて所定の時間をかけて徐々に温
度を低下させて（ａ2〜ａ3）水素アニールを行い、次い
で脱離開始温度以下の一定温度で所定の時間保持し（ａ
3〜ａ4）、その後、脱離開始温度以下の温度で不活性雰
囲気とし、素子形成基板を出炉する。アニール温度を４
５０℃から４８０℃に上げると水素の拡散が速くなるた
め、アニール時間を短縮でき、実線（ｂ）に示すシーケ
ンスとなる。
【００３２】水素アニールの温度シーケンスは、上記に
限定されず、例えば、図９に示す実線（ｃ）、（ｄ）、
（ｅ）であってもよい。
限定されず、例えば、図９に示す実線（ｃ）、（ｄ）、
（ｅ）であってもよい。
【００３３】実線（ｃ）は、脱離開始温度を超える温度
の加熱炉に入炉して、所定の時間をかけて徐々に温度を
低下させながら水素アニールを行い、脱離開始温度以下
の温度まで低下した後に出炉する場合を示している。
の加熱炉に入炉して、所定の時間をかけて徐々に温度を
低下させながら水素アニールを行い、脱離開始温度以下
の温度まで低下した後に出炉する場合を示している。
【００３４】実線（ｄ）は、脱離開始温度を超える温度
の加熱炉に入炉して、所定の時間をかけて徐々に温度を
低下させながら水素アニールを行い、続いて脱離開始温
度以下の一定温度で所定の時間保持し、その後、脱離開
始温度以下の温度で出炉する場合を示している。
の加熱炉に入炉して、所定の時間をかけて徐々に温度を
低下させながら水素アニールを行い、続いて脱離開始温
度以下の一定温度で所定の時間保持し、その後、脱離開
始温度以下の温度で出炉する場合を示している。
【００３５】実線（ｅ）は、脱離開始温度を超える温度
の加熱炉に入炉して、一定温度で所定の時間保持して水
素アニールを行い、続いて所定の時間をかけて徐々に温
度を低下させながら水素アニールを行い、脱離開始温度
以下の温度まで低下した後に出炉する場合を示してい
る。
の加熱炉に入炉して、一定温度で所定の時間保持して水
素アニールを行い、続いて所定の時間をかけて徐々に温
度を低下させながら水素アニールを行い、脱離開始温度
以下の温度まで低下した後に出炉する場合を示してい
る。
【００３６】素子形成基板の入炉および出炉は、それぞ
れ大気から直接水素雰囲気へ及び水素雰囲気から大気へ
素子形成基板の移動を行ってもよいが、安全の点から、
不活性雰囲気を介して行うことが好ましい。例えば、入
炉の際は、大気や窒素雰囲気等の不活性雰囲気にある炉
内に素子形成基板を入炉し、その後に水素雰囲気とす
る。出炉の際は、炉内を水素雰囲気から不活性雰囲気と
した後に素子形成基板を出炉する。
れ大気から直接水素雰囲気へ及び水素雰囲気から大気へ
素子形成基板の移動を行ってもよいが、安全の点から、
不活性雰囲気を介して行うことが好ましい。例えば、入
炉の際は、大気や窒素雰囲気等の不活性雰囲気にある炉
内に素子形成基板を入炉し、その後に水素雰囲気とす
る。出炉の際は、炉内を水素雰囲気から不活性雰囲気と
した後に素子形成基板を出炉する。
【００３７】これらの温度シーケンスのなかでも図８に
示すものが実際の製造において最も好ましい。脱離開始
温度以上の一定温度で所定の時間保持（ａ1〜ａ2）する
ことにより、アニール温度の制御が容易となり、均一な
素子特性を有する素子が製造でき、歩留まりを向上でき
る。また、脱離開始温度以下の一定温度で所定の時間保
持（ａ3〜ａ4）することにより、出炉時の基板温度を一
定にでき、その結果、検出温度と基板温度のズレ、基板
面内での温度のばらつき、さらに、炉の違いによるアニ
ール効果の違いを低減できる。
示すものが実際の製造において最も好ましい。脱離開始
温度以上の一定温度で所定の時間保持（ａ1〜ａ2）する
ことにより、アニール温度の制御が容易となり、均一な
素子特性を有する素子が製造でき、歩留まりを向上でき
る。また、脱離開始温度以下の一定温度で所定の時間保
持（ａ3〜ａ4）することにより、出炉時の基板温度を一
定にでき、その結果、検出温度と基板温度のズレ、基板
面内での温度のばらつき、さらに、炉の違いによるアニ
ール効果の違いを低減できる。
【００３８】本発明において、半導体基板がシリコン基
板であり、該基板と界面を形成する絶縁性領域が酸化シ
リコン領域である場合は、水素の脱離開始温度は４２０
℃であり、この４２０℃を超える温度で水素アニールを
行い、その後、水素雰囲気のままで４２０℃以下の温度
にした後に素子形成基板を出炉することが好ましい。水
素アニール温度の上限は、基板上に形成された素子にダ
メージを与えない範囲であれば特に制限はないが、例え
ば、比較的低融点の配線材料を用いている場合は、その
配線材料の融点未満であることが好ましい。具体例とし
てアルミニウムを配線材料に用いている場合は、その融
点の６６０℃未満であることが好ましい。すなわち、水
素アニール温度の範囲は４２０℃を超える温度から６６
０℃未満が好ましく、より好ましくは４３０℃〜５００
℃である。なお、ここでいう好ましい水素アニール温度
の範囲は、水素雰囲気下で少なくともこの温度範囲内の
温度の状態が存在すればよいことを意味し、図９の温度
シーケンス（ｃ）等のように水素アニール温度は一定で
なくてもよい。
板であり、該基板と界面を形成する絶縁性領域が酸化シ
リコン領域である場合は、水素の脱離開始温度は４２０
℃であり、この４２０℃を超える温度で水素アニールを
行い、その後、水素雰囲気のままで４２０℃以下の温度
にした後に素子形成基板を出炉することが好ましい。水
素アニール温度の上限は、基板上に形成された素子にダ
メージを与えない範囲であれば特に制限はないが、例え
ば、比較的低融点の配線材料を用いている場合は、その
配線材料の融点未満であることが好ましい。具体例とし
てアルミニウムを配線材料に用いている場合は、その融
点の６６０℃未満であることが好ましい。すなわち、水
素アニール温度の範囲は４２０℃を超える温度から６６
０℃未満が好ましく、より好ましくは４３０℃〜５００
℃である。なお、ここでいう好ましい水素アニール温度
の範囲は、水素雰囲気下で少なくともこの温度範囲内の
温度の状態が存在すればよいことを意味し、図９の温度
シーケンス（ｃ）等のように水素アニール温度は一定で
なくてもよい。
【００３９】水素アニールの時間、すなわち脱離開始温
度を超える温度に保持される時間は、界面準位の低下が
飽和するまで行うことが好ましく、水素アニール温度
や、温度シーケンス、素子構成等によって適宜調整す
る。
度を超える温度に保持される時間は、界面準位の低下が
飽和するまで行うことが好ましく、水素アニール温度
や、温度シーケンス、素子構成等によって適宜調整す
る。
【００４０】本発明は、半導体基板と絶縁性領域との界
面を有する素子形成基板に好適であり、上記の説明は主
に半導体基板がシリコン基板であり、該基板と界面を形
成する絶縁性領域が酸化シリコン領域である場合につい
て行ったが、半導体基板がＧａＡｓ、ＩｎＰ、Ｇｅ、
Ｃ、ＳｉＣ、ＺｎＳｅ等であり、該基板と界面を形成す
る絶縁性領域がＳｉＯＮ、ＳｉＮ、Ａｌ2Ｏ3等の絶縁
体、又はＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の誘電体などの場
合であっても本発明は適用できる。
面を有する素子形成基板に好適であり、上記の説明は主
に半導体基板がシリコン基板であり、該基板と界面を形
成する絶縁性領域が酸化シリコン領域である場合につい
て行ったが、半導体基板がＧａＡｓ、ＩｎＰ、Ｇｅ、
Ｃ、ＳｉＣ、ＺｎＳｅ等であり、該基板と界面を形成す
る絶縁性領域がＳｉＯＮ、ＳｉＮ、Ａｌ2Ｏ3等の絶縁
体、又はＴａ2Ｏ5、ＢＳＴ、ＰＺＴ等の誘電体などの場
合であっても本発明は適用できる。
【００４１】本発明の製造方法は、基板に形成する素子
が、多結晶シリコンあるいは水素を吸蔵する金属材料か
らなる容量上部電極および容量下部電極、並びに該電極
間にシリコン窒化膜を含んでなる容量絶縁膜を有するＤ
ＲＡＭに好ましく適用できる。例えば図１に示す構成が
挙げられる。また、本発明は、水素非透過性材料を用い
たセルフアラインコンタクト構造を有する素子形成基板
に対して好適である。水素非透過性材料としては、Ｓｉ
Ｎ等の窒化膜、ＳｉＯＮ等の酸化窒化膜、Ｍｏ、Ｗ、Ｔ
ａ、Ｔｉ等の高融点金属膜、ＭｏＳｉ2、ＷＳｉ2、Ｔａ
Ｓｉ2、ＴｉＳｉ2等シリサイド膜等が挙げられる。特
に、図２に示すような、シリコン窒化膜を用いたセルフ
アラインコンタクト構造を有するＤＲＡＭに適してい
る。また、キャパシタオーバービット線構造や、バリア
メタルにＴｉあるいはＴｉＮが用いられたＤＲＡＭに対
しても好適である。
が、多結晶シリコンあるいは水素を吸蔵する金属材料か
らなる容量上部電極および容量下部電極、並びに該電極
間にシリコン窒化膜を含んでなる容量絶縁膜を有するＤ
ＲＡＭに好ましく適用できる。例えば図１に示す構成が
挙げられる。また、本発明は、水素非透過性材料を用い
たセルフアラインコンタクト構造を有する素子形成基板
に対して好適である。水素非透過性材料としては、Ｓｉ
Ｎ等の窒化膜、ＳｉＯＮ等の酸化窒化膜、Ｍｏ、Ｗ、Ｔ
ａ、Ｔｉ等の高融点金属膜、ＭｏＳｉ2、ＷＳｉ2、Ｔａ
Ｓｉ2、ＴｉＳｉ2等シリサイド膜等が挙げられる。特
に、図２に示すような、シリコン窒化膜を用いたセルフ
アラインコンタクト構造を有するＤＲＡＭに適してい
る。また、キャパシタオーバービット線構造や、バリア
メタルにＴｉあるいはＴｉＮが用いられたＤＲＡＭに対
しても好適である。
【００４２】以上、本発明をＤＲＡＭで説明したが、本
発明は、ＤＲＡＭが混載されたロジックや、セルフアラ
インコンタクトの用にほぼ基板全面にシリコン窒化膜等
の水素のバリアとなる絶縁膜を有するなど水素非透過性
材料を用いた半導体集積回路に適用できることはいうま
でもない。
発明は、ＤＲＡＭが混載されたロジックや、セルフアラ
インコンタクトの用にほぼ基板全面にシリコン窒化膜等
の水素のバリアとなる絶縁膜を有するなど水素非透過性
材料を用いた半導体集積回路に適用できることはいうま
でもない。
【００４３】
【実施例】以下、本発明の好適な実施例によりさらに説
明するが、本発明はこれらに限定するものではない。
明するが、本発明はこれらに限定するものではない。
【００４４】本発明を図２に示すスタック型ＤＲＡＭの
製造に適用した例を示す。
製造に適用した例を示す。
【００４５】図２に示す構造においては、Ｐ型シリコン
基板１上に素子分離２が形成され、Ｎ型多結晶シリコン
膜とタングステンシリサイド膜（不図示）からなるゲー
ト電極３がゲート絶縁膜（シリコン酸化膜）４上に形成
されている。これら素子分離とゲート電極に自己整合的
にＮ型拡散層５が形成されている。素子分離とゲート電
極上にはシリコン窒化膜６が形成され、その上にシリコ
ン酸化膜からなる層間絶縁膜７が形成されている。この
層間絶縁膜には拡散層５に達するようにコンタクトホー
ルが形成され、この部分のシリコン窒化膜は除去されて
いる。コンタクトホールにはＮ型多結晶シリコンが埋め
込まれ、容量下部電極１０と導通するコンタクト８が形
成されている。Ｎ型多結晶シリコンからなる容量下部電
極上にＯＮＯ（酸化膜−窒化膜−酸化膜）からなる容量
絶縁膜１１が形成され、その上にＮ型多結晶シリコンか
らなる容量上部電極１２が形成されている。また、容量
下部電極１０はトランジスタ毎に分かれているが、容量
上部電極１２は図３に示すように単位セルアレー毎に分
割形成されているため、水素の侵入経路は容量上部電極
１２間の隙間しかない。さらに、容量下部電極１０とト
ランジスタの間にビット線１３を配置するＣＯＢ構造を
有しており、このビット線１３を形成する多結晶シリコ
ン層によっても水素は吸収・消費される。
基板１上に素子分離２が形成され、Ｎ型多結晶シリコン
膜とタングステンシリサイド膜（不図示）からなるゲー
ト電極３がゲート絶縁膜（シリコン酸化膜）４上に形成
されている。これら素子分離とゲート電極に自己整合的
にＮ型拡散層５が形成されている。素子分離とゲート電
極上にはシリコン窒化膜６が形成され、その上にシリコ
ン酸化膜からなる層間絶縁膜７が形成されている。この
層間絶縁膜には拡散層５に達するようにコンタクトホー
ルが形成され、この部分のシリコン窒化膜は除去されて
いる。コンタクトホールにはＮ型多結晶シリコンが埋め
込まれ、容量下部電極１０と導通するコンタクト８が形
成されている。Ｎ型多結晶シリコンからなる容量下部電
極上にＯＮＯ（酸化膜−窒化膜−酸化膜）からなる容量
絶縁膜１１が形成され、その上にＮ型多結晶シリコンか
らなる容量上部電極１２が形成されている。また、容量
下部電極１０はトランジスタ毎に分かれているが、容量
上部電極１２は図３に示すように単位セルアレー毎に分
割形成されているため、水素の侵入経路は容量上部電極
１２間の隙間しかない。さらに、容量下部電極１０とト
ランジスタの間にビット線１３を配置するＣＯＢ構造を
有しており、このビット線１３を形成する多結晶シリコ
ン層によっても水素は吸収・消費される。
【００４６】上記の素子形成基板を、実施例１及び実施
例２としてそれぞれ図８に示す実線（ａ）及び実線
（ｂ）の温度シーケンスにしたがって水素アニールを行
った。また比較例としてそれぞれ４００℃（比較例
１）、４２０℃（比較例２）、４３５℃（比較例３）、
５００℃（比較例４）の一定温度で２４０分間、従来の
方法によっても水素アニールを行った。
例２としてそれぞれ図８に示す実線（ａ）及び実線
（ｂ）の温度シーケンスにしたがって水素アニールを行
った。また比較例としてそれぞれ４００℃（比較例
１）、４２０℃（比較例２）、４３５℃（比較例３）、
５００℃（比較例４）の一定温度で２４０分間、従来の
方法によっても水素アニールを行った。
【００４７】実施例１では、脱離開始温度である４２０
℃を超える温度、すなわち４５０℃の窒素雰囲気の加熱
炉に入炉した後、炉内を水素雰囲気（水素／窒素（１：
１）、常圧）にし（ａ1）、４５０℃の一定温度で２４
０分間保持し（ａ1〜ａ2）、続いて２０分をかけて徐々
に温度を低下させて（ａ2〜ａ3）４２０℃にし、次いで
４２０℃の一定温度で１０分間保持し（ａ3〜ａ4）、そ
の後、４２０℃で不活性雰囲気とし、素子形成基板を出
炉した。
℃を超える温度、すなわち４５０℃の窒素雰囲気の加熱
炉に入炉した後、炉内を水素雰囲気（水素／窒素（１：
１）、常圧）にし（ａ1）、４５０℃の一定温度で２４
０分間保持し（ａ1〜ａ2）、続いて２０分をかけて徐々
に温度を低下させて（ａ2〜ａ3）４２０℃にし、次いで
４２０℃の一定温度で１０分間保持し（ａ3〜ａ4）、そ
の後、４２０℃で不活性雰囲気とし、素子形成基板を出
炉した。
【００４８】実施例２では、４８０℃の窒素雰囲気の加
熱炉に入炉した後、炉内を水素雰囲気（水素／窒素
（１：１）、常圧）にし、４８０℃の一定温度で１２０
分間保持し、続いて４０分をかけて徐々に温度を低下さ
せて４２０℃にし、次いで４２０℃の一定温度で１０分
間保持し、その後、４２０℃で不活性雰囲気とし、素子
形成基板を出炉した。
熱炉に入炉した後、炉内を水素雰囲気（水素／窒素
（１：１）、常圧）にし、４８０℃の一定温度で１２０
分間保持し、続いて４０分をかけて徐々に温度を低下さ
せて４２０℃にし、次いで４２０℃の一定温度で１０分
間保持し、その後、４２０℃で不活性雰囲気とし、素子
形成基板を出炉した。
【００４９】図１０に、比較例１〜４における、水素ア
ニール時間に対する逆方向電流の測定結果を示す。φ
０．５μｍのコンタクトアレーについて、基板とコンタ
クト間に、ｎｐ接合に対して逆バイアスとなる電圧を印
加した時に流れる電流を評価した。この結果から、４０
０℃程度の比較的低温では水素の拡散が非常に遅いこと
がわかる。また、拡散速度を上げるためにアニール温度
を高くすると（比較例３、４）、飽和領域（アニール時
間が１３００分以降）では、リーク電流が、比較的低温
で行った場合（比較例１、２）と逆転し、比較的低温で
行った場合より大きいことがわかる。
ニール時間に対する逆方向電流の測定結果を示す。φ
０．５μｍのコンタクトアレーについて、基板とコンタ
クト間に、ｎｐ接合に対して逆バイアスとなる電圧を印
加した時に流れる電流を評価した。この結果から、４０
０℃程度の比較的低温では水素の拡散が非常に遅いこと
がわかる。また、拡散速度を上げるためにアニール温度
を高くすると（比較例３、４）、飽和領域（アニール時
間が１３００分以降）では、リーク電流が、比較的低温
で行った場合（比較例１、２）と逆転し、比較的低温で
行った場合より大きいことがわかる。
【００５０】図１１には、実施例１、２及び比較例１、
４における、水素アニール時間に対する逆方向電流の測
定結果を示す。なお、評価方法は図１０と同様に行い、
図中の実施例１及び２のアニール時間は１段目のアニー
ル時間を示す。この結果から、本発明により界面準位を
効率的に低下させることができることがわかる。
４における、水素アニール時間に対する逆方向電流の測
定結果を示す。なお、評価方法は図１０と同様に行い、
図中の実施例１及び２のアニール時間は１段目のアニー
ル時間を示す。この結果から、本発明により界面準位を
効率的に低下させることができることがわかる。
【００５１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、基板表面の素子構造に関係なく、水素アニール
によってデバイス特性や信頼性が向上し、また半導体集
積回路装置を歩留まりよく製造することができる。
よれば、基板表面の素子構造に関係なく、水素アニール
によってデバイス特性や信頼性が向上し、また半導体集
積回路装置を歩留まりよく製造することができる。
【図１】スタック型ＤＲＡＭの一例を示す概略構成図で
ある。
ある。
【図２】セルフアラインコンタクト構造を有するスタッ
ク型ＤＲＡＭの模式的断面図である。
ク型ＤＲＡＭの模式的断面図である。
【図３】ＤＲＡＭのチップの概略平面図である。
【図４】従来の方法を行った場合のアニール時間に対す
るリーク電流の変化を示すグラフである。
るリーク電流の変化を示すグラフである。
【図５】従来の方法による水素アニール後の、逆方向電
圧に対する逆方向電流の測定結果を示す図である。
圧に対する逆方向電流の測定結果を示す図である。
【図６】従来の水素アニールの工程フロー図である。
【図７】従来の水素アニールにおける、接合リーク電流
の水素アニール時間と温度の依存性を示すグラフであ
る。
の水素アニール時間と温度の依存性を示すグラフであ
る。
【図８】本発明の方法における水素アニールの温度シー
ケンスを示す図である。
ケンスを示す図である。
【図９】本発明の方法における水素アニールの温度シー
ケンスを示す図である。
ケンスを示す図である。
【図１０】実施例及び比較例の水素アニール後におけ
る、水素アニール時間に対する逆方向電流の測定結果を
示す図である。
る、水素アニール時間に対する逆方向電流の測定結果を
示す図である。
【図１１】実施例及び比較例の水素アニール後におけ
る、水素アニール時間に対する逆方向電流の測定結果を
示す図である。
る、水素アニール時間に対する逆方向電流の測定結果を
示す図である。
【符号の説明】 １ 基板 ２ 素子分離 ３ ゲート電極 ４ ゲート絶縁膜 ５ 拡散層 ６ 窒化膜 ７ 層間絶縁膜 ８ コンタクト ９ ｎ型多結晶シリコンパッド １０ 容量下部電極 １１ 容量絶縁膜 １２ 容量上部電極 １３ ビット
Claims (11)
- 【請求項１】 素子が形成され層間絶縁膜が積層された
半導体基板を水素雰囲気下でアニールする水素アニール
工程を有する半導体集積回路装置の製造方法であって、
前記水素アニール工程において、４３０〜５００℃で水
素アニールを行い、その後、水素雰囲気のままで４２０
℃以下の温度にして所定時間保持した後に前記素子形成
基板を出炉することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 水素雰囲気のままで４２０℃以下の温度
にして所定時間保持した後に、不活性雰囲気とし、前記
素子形成基板を出炉する請求項１記載の半導体集積回路
装置の製造方法。 - 【請求項３】 前記半導体基板がシリコン基板であり、
該シリコン基板上に絶縁性領域として酸化シリコン領域
を有する請求項１又は２記載の半導体集積回路装置の製
造方法。 - 【請求項４】 前記半導体基板が化合物半導体基板であ
り、該半導体基板上に絶縁性領域を有する請求項１又は
２記載の半導体集積回路装置の製造方法。 - 【請求項５】 ４３０〜５００℃の加熱炉に入炉して、
所定の時間をかけて徐々に温度を低下させながら水素ア
ニールを行い、４２０℃以下の温度まで低下した後に出
炉する請求項１〜４のいずれか一項に記載の半導体集積
回路装置の製造方法。 - 【請求項６】 ４３０〜５００℃の加熱炉に入炉して、
所定の時間をかけて徐々に温度を低下させながら水素ア
ニールを行い、続いて４２０℃以下の一定温度で所定の
時間保持し、その後、４２０℃以下の温度で出炉する請
求項１〜４のいずれか一項に記載の半導体集積回路装置
の製造方法。 - 【請求項７】 ４３０〜５００℃の加熱炉に入炉して、
一定温度で所定の時間保持して水素アニールを行い、続
いて所定の時間をかけて徐々に温度を低下させながら水
素アニールを行い、４２０℃以下の温度まで低下した後
に出炉する請求項１〜４のいずれか一項に記載の半導体
集積回路装置の製造方法。 - 【請求項８】 ４３０〜５００℃の加熱炉に入炉して、
一定温度で所定の時間保持して水素アニールを行い、続
いて所定の時間をかけて徐々に温度を低下させながら水
素アニールを行い、次いで４２０℃以下の一定温度で所
定の時間保持し、その後、４２０℃以下の温度で出炉す
る請求項１〜４のいずれか一項に記載の半導体集積回路
装置の製造方法。 - 【請求項９】 基板に形成する素子がＤＲＡＭ部を有す
る請求項１〜８のいずれか１項に記載の半導体集積回路
装置の製造方法。 - 【請求項１０】 基板に形成する素子が、水素非透過性
材料を用いたセルフアラインコンタクト構造を有する請
求項１〜９のいずれか１項に記載の半導体集積回路装置
の製造方法。 - 【請求項１１】 基板に形成する素子が、Ｔｉあるいは
ＴｉＮからなるバリアメタルを有する請求項１〜１０の
いずれか１項に記載の半導体集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34755198A JP3211888B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体集積回路装置の製造方法 |
| KR10-1999-0055537A KR100393956B1 (ko) | 1998-12-07 | 1999-12-07 | 반도체 집적 회로 장치의 제조 방법 |
| CN99125424A CN1133210C (zh) | 1998-12-07 | 1999-12-07 | 半导体集成电路器件的制造方法 |
| US09/455,909 US6335278B1 (en) | 1998-12-07 | 1999-12-07 | Method of hydrogen anneal to a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34755198A JP3211888B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174030A JP2000174030A (ja) | 2000-06-23 |
| JP3211888B2 true JP3211888B2 (ja) | 2001-09-25 |
Family
ID=18391001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34755198A Expired - Fee Related JP3211888B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体集積回路装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6335278B1 (ja) |
| JP (1) | JP3211888B2 (ja) |
| KR (1) | KR100393956B1 (ja) |
| CN (1) | CN1133210C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350673B1 (en) * | 1998-08-13 | 2002-02-26 | Texas Instruments Incorporated | Method for decreasing CHC degradation |
| US7166525B2 (en) * | 2004-01-15 | 2007-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | High temperature hydrogen annealing of a gate insulator layer to increase etching selectivity between conductive gate structure and gate insulator layer |
| JP2007096263A (ja) * | 2005-08-31 | 2007-04-12 | Denso Corp | 炭化珪素半導体装置およびその製造方法。 |
| JP2008108761A (ja) | 2006-10-23 | 2008-05-08 | Elpida Memory Inc | ダイナミックランダムアクセスメモリの製造方法 |
| JP4400626B2 (ja) * | 2007-01-31 | 2010-01-20 | エルピーダメモリ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2008244455A (ja) * | 2007-02-28 | 2008-10-09 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2008244456A (ja) * | 2007-02-28 | 2008-10-09 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP5142577B2 (ja) * | 2007-04-10 | 2013-02-13 | シャープ株式会社 | 半導体装置およびその製造方法、電子情報機器 |
| JP2009252874A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP5437655B2 (ja) * | 2009-02-06 | 2014-03-12 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| JP5975460B2 (ja) * | 2012-01-31 | 2016-08-23 | 国立研究開発法人産業技術総合研究所 | 炭化ケイ素半導体装置の製造方法 |
| CN109285774B (zh) * | 2018-09-12 | 2023-03-24 | 江苏能华微电子科技发展有限公司 | 一种基于氮化镓的结势垒肖特基二极管及其形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4154873A (en) * | 1977-11-10 | 1979-05-15 | Burr-Brown Research Corporation | Method of increasing field inversion threshold voltage and reducing leakage current and electrical noise in semiconductor devices |
| US4447272A (en) * | 1982-11-22 | 1984-05-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating MNOS structures utilizing hydrogen ion implantation |
| JP2558643B2 (ja) | 1986-08-12 | 1996-11-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP3210369B2 (ja) | 1991-09-10 | 2001-09-17 | 株式会社日立製作所 | 半導体装置の製造方法および半導体装置 |
| JP3125770B2 (ja) * | 1998-11-11 | 2001-01-22 | 日本電気株式会社 | 容量素子の形成方法 |
-
1998
- 1998-12-07 JP JP34755198A patent/JP3211888B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-07 CN CN99125424A patent/CN1133210C/zh not_active Expired - Fee Related
- 1999-12-07 US US09/455,909 patent/US6335278B1/en not_active Expired - Lifetime
- 1999-12-07 KR KR10-1999-0055537A patent/KR100393956B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000047973A (ko) | 2000-07-25 |
| JP2000174030A (ja) | 2000-06-23 |
| US6335278B1 (en) | 2002-01-01 |
| KR100393956B1 (ko) | 2003-08-06 |
| CN1256513A (zh) | 2000-06-14 |
| CN1133210C (zh) | 2003-12-31 |
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