JP2000323679A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 導電膜と基板とのコンタクト開口を自己整合
的に形成する際に用いられるシリコン窒化膜の膜厚を低
減する。 【解決手段】 シリコン基板１の主表面上に形成される
ゲート電極（ワード線）５を覆うようにシリコン窒化膜
６を形成する。このシリコン窒化膜６の屈折率を２．３
以上２．６以下とする。
的に形成する際に用いられるシリコン窒化膜の膜厚を低
減する。 【解決手段】 シリコン基板１の主表面上に形成される
ゲート電極（ワード線）５を覆うようにシリコン窒化膜
６を形成する。このシリコン窒化膜６の屈折率を２．３
以上２．６以下とする。
Description
【０００１】
【発明の属する技術分野】この発明は、シリコン窒化膜
を用いたＳＡＣ（Self Aligned Contact）構造を有する
半導体装置およびその製造方法に関する。
を用いたＳＡＣ（Self Aligned Contact）構造を有する
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来から、ＤＲＡＭ（Dynamic Random A
ccess Memory）のメモリセル領域において、シリコン窒
化膜を用いて自己整合的にコンタクトホールを形成す
る、いわゆるＳＡＣ構造は知られている。
ccess Memory）のメモリセル領域において、シリコン窒
化膜を用いて自己整合的にコンタクトホールを形成す
る、いわゆるＳＡＣ構造は知られている。
【０００３】ＤＲＡＭのメモリセル領域では、シリコン
基板上にワード線が形成され、その両側に拡散層が形成
される。このワード線を覆うようにシリコン窒化膜が形
成される。シリコン窒化膜は、原料ガスとしてジクロル
シラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を用い
て７５０℃程度の温度でＬＰＣＶＤ（Low Pressure Che
mical Vapor Deposition）法により形成されていた。こ
のシリコン窒化膜をエリプソメータ（波長６３３ｎｍ）
で計測すると、屈折率は２．０であり、膜厚は５０ｎｍ
程度である。
基板上にワード線が形成され、その両側に拡散層が形成
される。このワード線を覆うようにシリコン窒化膜が形
成される。シリコン窒化膜は、原料ガスとしてジクロル
シラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を用い
て７５０℃程度の温度でＬＰＣＶＤ（Low Pressure Che
mical Vapor Deposition）法により形成されていた。こ
のシリコン窒化膜をエリプソメータ（波長６３３ｎｍ）
で計測すると、屈折率は２．０であり、膜厚は５０ｎｍ
程度である。
【０００４】このシリコン窒化膜上に層間絶縁膜を堆積
する。この層間絶縁膜を選択的にエッチングして自己整
合的に開口部を形成した後、さらにシリコン窒化膜をエ
ッチングしてコンタクトホールを形成する。このコンタ
クトホール内にビット線を形成する。これと同様のＳＡ
Ｃプロセスを用いて、キャパシタの下部電極となる蓄積
電極を拡散層と電気的に接続することができる。
する。この層間絶縁膜を選択的にエッチングして自己整
合的に開口部を形成した後、さらにシリコン窒化膜をエ
ッチングしてコンタクトホールを形成する。このコンタ
クトホール内にビット線を形成する。これと同様のＳＡ
Ｃプロセスを用いて、キャパシタの下部電極となる蓄積
電極を拡散層と電気的に接続することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、デバイ
スの微細化が進みワード線間隔が狭くなってくると、Ｓ
ＡＣプロセス用シリコン窒化膜を薄膜化する必要が生じ
る。それは、ＳＡＣプロセス用シリコン窒化膜が厚い
と、シリコン窒化膜を堆積した後のワード線間隔がさら
に狭くなり、ワード線間に位置するシリコン窒化膜表面
の凹部におけるアスペクト比が大きくなり、層間絶縁膜
となるシリコン酸化膜の埋込が難しくなるからである。
このシリコン酸化膜の埋込が不十分であると、ビット線
の短絡等の不良原因となり、歩留りが低下するという問
題が生じる。ワード線を薄膜化すれば上記のアスペクト
比は小さくなるが、ワード線の抵抗が上昇するという問
題が生じる。
スの微細化が進みワード線間隔が狭くなってくると、Ｓ
ＡＣプロセス用シリコン窒化膜を薄膜化する必要が生じ
る。それは、ＳＡＣプロセス用シリコン窒化膜が厚い
と、シリコン窒化膜を堆積した後のワード線間隔がさら
に狭くなり、ワード線間に位置するシリコン窒化膜表面
の凹部におけるアスペクト比が大きくなり、層間絶縁膜
となるシリコン酸化膜の埋込が難しくなるからである。
このシリコン酸化膜の埋込が不十分であると、ビット線
の短絡等の不良原因となり、歩留りが低下するという問
題が生じる。ワード線を薄膜化すれば上記のアスペクト
比は小さくなるが、ワード線の抵抗が上昇するという問
題が生じる。
【０００６】また、ＤＲＡＭを搭載したシステムＬＳＩ
のＣＭＯＳ（Complementary MetalOxide Semiconducto
r）回路では、ｐチャネルＭＯＳトランジスタにおいて
ｐ+型の多結晶シリコンをゲート電極に用いる場合があ
る。このｐ+型のゲート電極は、多結晶シリコンにホウ
素（Ｂ）をイオン注入することにより形成される。
のＣＭＯＳ（Complementary MetalOxide Semiconducto
r）回路では、ｐチャネルＭＯＳトランジスタにおいて
ｐ+型の多結晶シリコンをゲート電極に用いる場合があ
る。このｐ+型のゲート電極は、多結晶シリコンにホウ
素（Ｂ）をイオン注入することにより形成される。
【０００７】しかし、従来のＳＡＣプロセス用シリコン
窒化膜の成膜には７５０℃で４時間程度の熱処理を行な
っていたため、ゲート電極に注入された上記のホウ素
が、シリコン窒化膜成膜時の熱処理によってゲート酸化
膜を通過してチャネル領域に拡散し、トランジスタのし
きい値電圧を変動させるという問題があった。
窒化膜の成膜には７５０℃で４時間程度の熱処理を行な
っていたため、ゲート電極に注入された上記のホウ素
が、シリコン窒化膜成膜時の熱処理によってゲート酸化
膜を通過してチャネル領域に拡散し、トランジスタのし
きい値電圧を変動させるという問題があった。
【０００８】この問題に対し、ＳＡＣプロセス用シリコ
ン窒化膜成膜プロセスを低温化することが考えられる
が、従来のプロセスにおいて成膜温度を６５０℃程度に
まで低温化すると、シリコン窒化膜の成膜速度が１／１
０程度と極めて低くなるためスループットが低下すると
いう問題が生じる。
ン窒化膜成膜プロセスを低温化することが考えられる
が、従来のプロセスにおいて成膜温度を６５０℃程度に
まで低温化すると、シリコン窒化膜の成膜速度が１／１
０程度と極めて低くなるためスループットが低下すると
いう問題が生じる。
【０００９】この発明は上記のような課題を解決するた
めになされたものである。この発明の１つの目的は、Ｓ
ＡＣプロセス用シリコン窒化膜を薄膜化することにあ
る。この発明の他の目的は、スループットを低下するこ
となくＳＡＣプロセス用シリコン窒化膜の成膜プロセス
を低温化することにある。
めになされたものである。この発明の１つの目的は、Ｓ
ＡＣプロセス用シリコン窒化膜を薄膜化することにあ
る。この発明の他の目的は、スループットを低下するこ
となくＳＡＣプロセス用シリコン窒化膜の成膜プロセス
を低温化することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に形成されたワード線と、シリコン窒
化膜と、層間絶縁膜と、導電膜とを備える。シリコン窒
化膜は、ワード線を覆い、エリプソメータ（波長６３３
ｎｍ）で計測した場合の屈折率が２．３以上２．６以下
である。層間絶縁膜は、シリコン窒化膜を覆い、半導体
基板およびシリコン窒化膜に達するコンタクトホールを
有する。導電膜は、コンタクトホールを介して半導体基
板と電気的に接続される。
は、半導体基板上に形成されたワード線と、シリコン窒
化膜と、層間絶縁膜と、導電膜とを備える。シリコン窒
化膜は、ワード線を覆い、エリプソメータ（波長６３３
ｎｍ）で計測した場合の屈折率が２．３以上２．６以下
である。層間絶縁膜は、シリコン窒化膜を覆い、半導体
基板およびシリコン窒化膜に達するコンタクトホールを
有する。導電膜は、コンタクトホールを介して半導体基
板と電気的に接続される。
【００１１】ＳＡＣプロセス用のシリコン窒化膜を薄膜
化するには、シリコン窒化膜のエッチング速度に対する
層間絶縁膜（典型的にはシリコン酸化膜）のエッチング
速度の比の値であるエッチング選択比を大きくすればよ
い。そこで、本願発明者は、該選択比を大きくする手法
について検討したところ、選択比の値がシリコン窒化膜
の屈折率に依存することを知得した。すなわち、図６に
点線で示すように、屈折率が大きくなるにつれ、選択比
も大きくなることを知得した。そして、従来のＳＡＣプ
ロセス用シリコン窒化膜を用いた場合の選択比が１５で
あることから、本願発明者は、選択比が２０以上となる
ように屈折率を２．３以上と規定した。それにより、エ
ッチング選択比を２０以上と従来よりも格段に大きくす
ることができ、従来に比べシリコン窒化膜を約３０％以
上薄膜化することができる。本願発明者は、さらに、リ
ーク電流と屈折率との関係についても検討し、図６にお
いて実線で示すように屈折率が大きくなるにつれリーク
電流が増大することをも知得した。そこで、リーク電流
を問題とならない程度に抑制すべく、屈折率の上限を
２．６と規定した。その結果、シリコン窒化膜を薄膜化
し、かつリーク電流をも抑制することができる。
化するには、シリコン窒化膜のエッチング速度に対する
層間絶縁膜（典型的にはシリコン酸化膜）のエッチング
速度の比の値であるエッチング選択比を大きくすればよ
い。そこで、本願発明者は、該選択比を大きくする手法
について検討したところ、選択比の値がシリコン窒化膜
の屈折率に依存することを知得した。すなわち、図６に
点線で示すように、屈折率が大きくなるにつれ、選択比
も大きくなることを知得した。そして、従来のＳＡＣプ
ロセス用シリコン窒化膜を用いた場合の選択比が１５で
あることから、本願発明者は、選択比が２０以上となる
ように屈折率を２．３以上と規定した。それにより、エ
ッチング選択比を２０以上と従来よりも格段に大きくす
ることができ、従来に比べシリコン窒化膜を約３０％以
上薄膜化することができる。本願発明者は、さらに、リ
ーク電流と屈折率との関係についても検討し、図６にお
いて実線で示すように屈折率が大きくなるにつれリーク
電流が増大することをも知得した。そこで、リーク電流
を問題とならない程度に抑制すべく、屈折率の上限を
２．６と規定した。その結果、シリコン窒化膜を薄膜化
し、かつリーク電流をも抑制することができる。
【００１２】本発明に係る半導体装置の製造方法は、下
記の各工程を備える。半導体基板上にワード線を形成す
る。モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とを
含む雰囲気中でワード線を覆うようにシリコン窒化膜を
形成する。シリコン窒化膜上に層間絶縁膜を形成する。
層間絶縁膜とシリコン窒化膜とを貫通して半導体基板に
達するコンタクトホールを形成する。コンタクトホール
内に導電膜を形成する。
記の各工程を備える。半導体基板上にワード線を形成す
る。モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とを
含む雰囲気中でワード線を覆うようにシリコン窒化膜を
形成する。シリコン窒化膜上に層間絶縁膜を形成する。
層間絶縁膜とシリコン窒化膜とを貫通して半導体基板に
達するコンタクトホールを形成する。コンタクトホール
内に導電膜を形成する。
【００１３】本願の発明者は、前述のような所定の屈折
率を有するシリコン窒化膜を成膜する手法についても検
討したところ、モノシラン（ＳｉＨ4）とアンモニア
（ＮＨ3）とを用いることにより、屈折率が２．０から
２．８程度のシリコン窒化膜を成膜することができるこ
とを知得した。そればかりでなく、図７に示すように、
屈折率が２以上の範囲においてもシリコン窒化膜の屈折
率がモノシランとアンモニアの流量比に依存することを
も知得した。したがって、モノシランとアンモニアの流
量比を適切に選択することにより、２．３以上２．６以
下の屈折率を有するシリコン窒化膜を成膜することがで
きる。それにより、シリコン窒化膜を薄膜化することが
できる。
率を有するシリコン窒化膜を成膜する手法についても検
討したところ、モノシラン（ＳｉＨ4）とアンモニア
（ＮＨ3）とを用いることにより、屈折率が２．０から
２．８程度のシリコン窒化膜を成膜することができるこ
とを知得した。そればかりでなく、図７に示すように、
屈折率が２以上の範囲においてもシリコン窒化膜の屈折
率がモノシランとアンモニアの流量比に依存することを
も知得した。したがって、モノシランとアンモニアの流
量比を適切に選択することにより、２．３以上２．６以
下の屈折率を有するシリコン窒化膜を成膜することがで
きる。それにより、シリコン窒化膜を薄膜化することが
できる。
【００１４】上記のシリコン窒化膜は、好ましくは、６
５０℃以下の温度で形成される。本願の発明者は、原料
ガスとしてモノシランとアンモニアを用いることによ
り、スループットを落すことなくシリコン窒化膜の成膜
温度の低温化ができることをも知得した。具体的には、
６５０℃以下の温度においても１ｎｍ／ｍｉｎ程度の成
膜速度が得られることを知得した。このようにシリコン
窒化膜の成膜温度を低温化することにより、ゲート電極
にドープされた不純物がチャネル領域に拡散してトラン
ジスタのしきい値電圧を変動させるという事態を回避す
ることができる。
５０℃以下の温度で形成される。本願の発明者は、原料
ガスとしてモノシランとアンモニアを用いることによ
り、スループットを落すことなくシリコン窒化膜の成膜
温度の低温化ができることをも知得した。具体的には、
６５０℃以下の温度においても１ｎｍ／ｍｉｎ程度の成
膜速度が得られることを知得した。このようにシリコン
窒化膜の成膜温度を低温化することにより、ゲート電極
にドープされた不純物がチャネル領域に拡散してトラン
ジスタのしきい値電圧を変動させるという事態を回避す
ることができる。
【００１５】上記のモノシランの流量をＸとし、アンモ
ニアの流量をＹとしたときのＸ／Ｙの値は、好ましく
は、３以上６以下である。
ニアの流量をＹとしたときのＸ／Ｙの値は、好ましく
は、３以上６以下である。
【００１６】それにより、図７に示すように、シリコン
窒化膜の屈折率を２．３以上２．６以下とすることがで
き、シリコン窒化膜を薄膜化することができる。
窒化膜の屈折率を２．３以上２．６以下とすることがで
き、シリコン窒化膜を薄膜化することができる。
【００１７】
【発明の実施の形態】以下、図１〜図７を用いて、この
発明の実施の形態について説明する。
発明の実施の形態について説明する。
【００１８】（実施の形態１）図１は、この発明の実施
の形態１における半導体装置の一部を示す断面図であ
る。なお、本実施の形態では、本発明をＤＲＡＭのメモ
リセルに適用した場合について説明する。
の形態１における半導体装置の一部を示す断面図であ
る。なお、本実施の形態では、本発明をＤＲＡＭのメモ
リセルに適用した場合について説明する。
【００１９】図１に示すように、シリコン基板１の主表
面に選択的に分離酸化膜２を形成する。この分離酸化膜
２によって囲まれる活性領域内に間隔をあけて不純物拡
散層３を形成する。不純物拡散層３によって挟まれる領
域上にゲート酸化膜４を介在してゲート電極（ワード
線）５を形成する。このゲート電極５は、単層のポリシ
リコンにより構成されてもよいが、ポリサイド構造を有
していてもよい。
面に選択的に分離酸化膜２を形成する。この分離酸化膜
２によって囲まれる活性領域内に間隔をあけて不純物拡
散層３を形成する。不純物拡散層３によって挟まれる領
域上にゲート酸化膜４を介在してゲート電極（ワード
線）５を形成する。このゲート電極５は、単層のポリシ
リコンにより構成されてもよいが、ポリサイド構造を有
していてもよい。
【００２０】ゲート電極５を覆うようにシリコン窒化膜
６を形成する。このシリコン窒化膜６は、好ましくは、
２．３以上２．６以下の屈折率を有する。屈折率はエリ
プソメータ（波長６３３ｎｍ）で計測する。
６を形成する。このシリコン窒化膜６は、好ましくは、
２．３以上２．６以下の屈折率を有する。屈折率はエリ
プソメータ（波長６３３ｎｍ）で計測する。
【００２１】なお、図１に示す態様では、ゲート電極５
の表面上に直接シリコン窒化膜６を形成しているが、ゲ
ート電極５とシリコン窒化膜６との間にシリコン酸化膜
等からなる応力緩衝膜を形成してもよい。また、ゲート
電極５の上面とシリコン窒化膜６との間に比較的厚いシ
リコン酸化膜を形成してもよい。
の表面上に直接シリコン窒化膜６を形成しているが、ゲ
ート電極５とシリコン窒化膜６との間にシリコン酸化膜
等からなる応力緩衝膜を形成してもよい。また、ゲート
電極５の上面とシリコン窒化膜６との間に比較的厚いシ
リコン酸化膜を形成してもよい。
【００２２】シリコン窒化膜６を覆うように層間絶縁膜
７および８が形成される。この層間絶縁膜７および８
は、好ましくは、シリコン酸化膜により構成される。
７および８が形成される。この層間絶縁膜７および８
は、好ましくは、シリコン酸化膜により構成される。
【００２３】層間絶縁膜７はコンタクトホール９を有
し、コンタクトホール９はシリコン窒化膜６およびシリ
コン基板１に達する。コンタクトホール９内にビット線
１１を形成する。
し、コンタクトホール９はシリコン窒化膜６およびシリ
コン基板１に達する。コンタクトホール９内にビット線
１１を形成する。
【００２４】層間絶縁膜７，８を貫通してシリコン窒化
膜６およびシリコン基板１に達するようにコンタクトホ
ール１０を形成する。このコンタクトホール１０内に蓄
積電極（ストレージノード）１２とシリコン基板１を接
続する導体部を形成する。なお、コンタクトホール１０
内にプラグ電極を形成し、その上に蓄積電極１２を形成
してもよい。
膜６およびシリコン基板１に達するようにコンタクトホ
ール１０を形成する。このコンタクトホール１０内に蓄
積電極（ストレージノード）１２とシリコン基板１を接
続する導体部を形成する。なお、コンタクトホール１０
内にプラグ電極を形成し、その上に蓄積電極１２を形成
してもよい。
【００２５】蓄積電極１２の表面上に誘電体膜（図示せ
ず）を形成し、この誘電体膜を覆うようにセルプレート
（図示せず）を形成する。このセルプレートを覆うよう
に層間絶縁膜（図示せず）を形成し、その上にアルミ配
線（図示せず）等を形成する。
ず）を形成し、この誘電体膜を覆うようにセルプレート
（図示せず）を形成する。このセルプレートを覆うよう
に層間絶縁膜（図示せず）を形成し、その上にアルミ配
線（図示せず）等を形成する。
【００２６】ここで、本発明に係るシリコン窒化膜６に
ついてより詳しく説明する。シリコン窒化膜６の屈折率
は、上述のように２．３以上２．６以下である。それに
より、図６に点線で示すように、選択比を約２０以上と
することができる。ここで、選択比とは、シリコン窒化
膜のエッチング速度に対するシリコン酸化膜のエッチン
グ速度の比の値のことである。このように選択比が約２
０以上であることにより、選択比が１５であった従来例
と比べ、シリコン窒化膜６の厚みを低減することができ
る。より具体的には、従来よりも約３０％以上の薄膜化
が可能となる。
ついてより詳しく説明する。シリコン窒化膜６の屈折率
は、上述のように２．３以上２．６以下である。それに
より、図６に点線で示すように、選択比を約２０以上と
することができる。ここで、選択比とは、シリコン窒化
膜のエッチング速度に対するシリコン酸化膜のエッチン
グ速度の比の値のことである。このように選択比が約２
０以上であることにより、選択比が１５であった従来例
と比べ、シリコン窒化膜６の厚みを低減することができ
る。より具体的には、従来よりも約３０％以上の薄膜化
が可能となる。
【００２７】このようにシリコン窒化膜６を薄膜化する
ことができるので、ゲート幅が０．１８μｍ以下となる
ようなＤＲＡＭにおいても、ゲート電極５間に緻密に層
間絶縁膜７を埋込むことができる。
ことができるので、ゲート幅が０．１８μｍ以下となる
ようなＤＲＡＭにおいても、ゲート電極５間に緻密に層
間絶縁膜７を埋込むことができる。
【００２８】なお、従来例よりも高い選択比を得るだけ
でよければ、屈折率を２．０よりも大きくすればよい。
つまり、シリコン窒化膜６の屈折率が２．０よりも大き
く２．３よりも小さい場合においても、従来よりもシリ
コン窒化膜６の薄膜化を行なうことが可能であると考え
られる。
でよければ、屈折率を２．０よりも大きくすればよい。
つまり、シリコン窒化膜６の屈折率が２．０よりも大き
く２．３よりも小さい場合においても、従来よりもシリ
コン窒化膜６の薄膜化を行なうことが可能であると考え
られる。
【００２９】本願の発明者は、屈折率とリーク電流との
関係についても検討し、図６に実線で示す結果を得た。
この図６に示す結果より、屈折率が２．６より大きい場
合に急激にリーク電流が増大しているのがわかる。この
ことより、シリコン窒化膜６の屈折率を２．６以下と規
定した。それにより、リーク電流を効果的に抑制するこ
とができる。
関係についても検討し、図６に実線で示す結果を得た。
この図６に示す結果より、屈折率が２．６より大きい場
合に急激にリーク電流が増大しているのがわかる。この
ことより、シリコン窒化膜６の屈折率を２．６以下と規
定した。それにより、リーク電流を効果的に抑制するこ
とができる。
【００３０】以上のことより、シリコン窒化膜６の屈折
率を２．３以上２．６以下とすることにより、リーク電
流を低減しかつシリコン窒化膜６を薄膜化することがで
きる。
率を２．３以上２．６以下とすることにより、リーク電
流を低減しかつシリコン窒化膜６を薄膜化することがで
きる。
【００３１】次に、図２〜図５を用いて、図１に示すＤ
ＲＡＭのメモリセルの製造工程について説明する。図２
〜図５は、図１に示すメモリセルの製造工程の第１工程
〜第４工程を示す断面図である。
ＲＡＭのメモリセルの製造工程について説明する。図２
〜図５は、図１に示すメモリセルの製造工程の第１工程
〜第４工程を示す断面図である。
【００３２】図２に示すように、シリコン基板１の主表
面に選択的に分離酸化膜２を形成した後、この分離酸化
膜２によって囲まれる活性領域に不純物拡散層３を形成
する。その後、熱酸化法等によりゲート酸化膜４を形成
し、このゲート酸化膜４上にゲート電極５を形成する。
面に選択的に分離酸化膜２を形成した後、この分離酸化
膜２によって囲まれる活性領域に不純物拡散層３を形成
する。その後、熱酸化法等によりゲート酸化膜４を形成
し、このゲート酸化膜４上にゲート電極５を形成する。
【００３３】その後、原料ガスとしてモノシラン（Ｓｉ
Ｈ4）とアンモニア（ＮＨ3）を用い、たとえば６５０℃
の温度でＬＰＣＶＤ法により、ＳＡＣプロセス用のシリ
コン窒化膜６を成膜する。図７に示すように、成膜時の
圧力、モノシランとアンモニアの流量比を適切に選ぶこ
とにより、シリコン窒化膜６の屈折率を２．０から２．
８程度にまで変えることができる。図７に示す結果よ
り、モノシランの流量／アンモニアの流量で表わされる
比の値が３以上６以下である場合に、シリコン窒化膜６
の屈折率を２．３以上２．６以下とすることができる。
Ｈ4）とアンモニア（ＮＨ3）を用い、たとえば６５０℃
の温度でＬＰＣＶＤ法により、ＳＡＣプロセス用のシリ
コン窒化膜６を成膜する。図７に示すように、成膜時の
圧力、モノシランとアンモニアの流量比を適切に選ぶこ
とにより、シリコン窒化膜６の屈折率を２．０から２．
８程度にまで変えることができる。図７に示す結果よ
り、モノシランの流量／アンモニアの流量で表わされる
比の値が３以上６以下である場合に、シリコン窒化膜６
の屈折率を２．３以上２．６以下とすることができる。
【００３４】次に、シリコン窒化膜６上に、ＬＰＣＶＤ
法あるいはＡＰ（Atmospheric Pressure）ＣＶＤ法によ
り、層間絶縁膜７となるシリコン酸化膜を堆積する。写
真製版を行なった後、図３に示すように、ビット線１１
と不純物拡散層３を電気的に接続するためにドライエッ
チングプロセスにより層間絶縁膜７に自己整合的に開口
部９ａを形成する。このとき、シリコン窒化膜６の屈折
率を上述の範囲内のものとすることにより、シリコン窒
化膜６のエッチング量を小さくすることができる。その
後、図４に示すように、シリコン窒化膜６をエッチング
してシリコン基板１に達するコンタクトホール９を形成
する。
法あるいはＡＰ（Atmospheric Pressure）ＣＶＤ法によ
り、層間絶縁膜７となるシリコン酸化膜を堆積する。写
真製版を行なった後、図３に示すように、ビット線１１
と不純物拡散層３を電気的に接続するためにドライエッ
チングプロセスにより層間絶縁膜７に自己整合的に開口
部９ａを形成する。このとき、シリコン窒化膜６の屈折
率を上述の範囲内のものとすることにより、シリコン窒
化膜６のエッチング量を小さくすることができる。その
後、図４に示すように、シリコン窒化膜６をエッチング
してシリコン基板１に達するコンタクトホール９を形成
する。
【００３５】その後、コンタクトホール９内にビット線
１１を形成する。このビット線１１を覆うようにさらに
層間絶縁膜８を形成し、コンタクトホール９の場合と同
様の手法でコンタクトホール１０を形成する。そして、
このコンタクトホール１０内から層間絶縁膜８上に延在
するように蓄積電極１２を形成する。以上の工程を経て
図１に示すＤＲＡＭのメモリセルが形成されることとな
る。
１１を形成する。このビット線１１を覆うようにさらに
層間絶縁膜８を形成し、コンタクトホール９の場合と同
様の手法でコンタクトホール１０を形成する。そして、
このコンタクトホール１０内から層間絶縁膜８上に延在
するように蓄積電極１２を形成する。以上の工程を経て
図１に示すＤＲＡＭのメモリセルが形成されることとな
る。
【００３６】（実施の形態２）次に、本発明の実施の形
態２について説明する。本実施の形態２では、シリコン
窒化膜６の成膜温度について言及する。従来例では、前
述のように、ＳＡＣプロセス用シリコン窒化膜６の成膜
時には、７５０℃で４時間程度の熱処理が必要であっ
た。このような熱履歴を経ることにより、前述のよう
に、ｐチャネルＭＯＳトランジスタのしきい値電圧を変
動させるという問題があった。
態２について説明する。本実施の形態２では、シリコン
窒化膜６の成膜温度について言及する。従来例では、前
述のように、ＳＡＣプロセス用シリコン窒化膜６の成膜
時には、７５０℃で４時間程度の熱処理が必要であっ
た。このような熱履歴を経ることにより、前述のよう
に、ｐチャネルＭＯＳトランジスタのしきい値電圧を変
動させるという問題があった。
【００３７】この問題は、たとえばシリコン窒化膜６の
成膜温度を６５０℃以下とすることにより抑制可能であ
ると考えられる。しかしながら、成膜温度を低くするこ
とにより、成膜速度が低減することが懸念される。
成膜温度を６５０℃以下とすることにより抑制可能であ
ると考えられる。しかしながら、成膜温度を低くするこ
とにより、成膜速度が低減することが懸念される。
【００３８】しかしながら、本願の発明者は、上述の実
施の形態１において述べたようにモノシランとアンモニ
アとを用い６５０℃の温度でシリコン窒化膜６を成膜し
たところ、スループットを落すことなくシリコン窒化膜
６の成膜を行なうことができた。
施の形態１において述べたようにモノシランとアンモニ
アとを用い６５０℃の温度でシリコン窒化膜６を成膜し
たところ、スループットを落すことなくシリコン窒化膜
６の成膜を行なうことができた。
【００３９】本願の発明者は、さらなる低温化が可能で
あるか否かを確認すべく、６００℃の温度においてモノ
シランとアンモニアとを用いてシリコン窒化膜６の成膜
を行なった。具体的には、モノシランの流量を４００ｓ
ｃｃｍ、アンモニアの流量を２００ｓｃｃｍ、圧力０．
３Ｔｏｒｒとすることにより、１ｎｍ／ｍｉｎの成膜速
度が得られた。よって、６００℃の温度においても、ス
ループットを落すことなくシリコン窒化膜６を成膜する
ことができる。因に、従来のジクロルシランとアンモニ
アを原料ガスとするプロセスでは、６００℃の温度下で
このような成膜速度を得ることは不可能であり、最低で
も７００℃程度の成膜温度が必要となる。
あるか否かを確認すべく、６００℃の温度においてモノ
シランとアンモニアとを用いてシリコン窒化膜６の成膜
を行なった。具体的には、モノシランの流量を４００ｓ
ｃｃｍ、アンモニアの流量を２００ｓｃｃｍ、圧力０．
３Ｔｏｒｒとすることにより、１ｎｍ／ｍｉｎの成膜速
度が得られた。よって、６００℃の温度においても、ス
ループットを落すことなくシリコン窒化膜６を成膜する
ことができる。因に、従来のジクロルシランとアンモニ
アを原料ガスとするプロセスでは、６００℃の温度下で
このような成膜速度を得ることは不可能であり、最低で
も７００℃程度の成膜温度が必要となる。
【００４０】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示した実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれる。
て説明を行なったが、今回開示した実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は特許請求の範囲によって示
され、特許請求の範囲と均等の意味および範囲内でのす
べての変更が含まれる。
【００４１】
【発明の効果】以上説明したように、この発明に係る半
導体装置によれば、ＳＡＣプロセス用のシリコン窒化膜
を薄膜化することが可能となる。それにより、ワード線
間隔のファインピッチ化に際してもワード線間に層間絶
縁膜を緻密に埋込むことができ、半導体装置の信頼性を
向上することができる。
導体装置によれば、ＳＡＣプロセス用のシリコン窒化膜
を薄膜化することが可能となる。それにより、ワード線
間隔のファインピッチ化に際してもワード線間に層間絶
縁膜を緻密に埋込むことができ、半導体装置の信頼性を
向上することができる。
【００４２】この発明に係る半導体装置の製造方法によ
れば、スループットを落すことなくＳＡＣプロセス用シ
リコン窒化膜の成膜プロセスを低温化することができ
る。それにより、トランジスタのゲート電極からチャネ
ル領域へ不純物が拡散することによるトランジスタのし
きい値電圧の変動等を効果的に抑制することができ、高
性能な半導体装置が得られる。
れば、スループットを落すことなくＳＡＣプロセス用シ
リコン窒化膜の成膜プロセスを低温化することができ
る。それにより、トランジスタのゲート電極からチャネ
ル領域へ不純物が拡散することによるトランジスタのし
きい値電圧の変動等を効果的に抑制することができ、高
性能な半導体装置が得られる。
【図１】 本発明に係る半導体装置の断面図である。
【図２】 図１に示す半導体装置の製造工程の第１工程
を示す断面図である。
を示す断面図である。
【図３】 図１に示す半導体装置の製造工程の第２工程
を示す断面図である。
を示す断面図である。
【図４】 図１に示す半導体装置の製造工程の第３工程
を示す断面図である。
を示す断面図である。
【図５】 図１に示す半導体装置の製造工程の第４工程
を示す断面図である。
を示す断面図である。
【図６】 選択比と、屈折率と、リーク電流の関係を示
す図である。
す図である。
【図７】 屈折率と、アンモニアの流量に対するモノシ
ランの流量の比の値との関係を示す図である。
ランの流量の比の値との関係を示す図である。
１ シリコン基板、２ 分離酸化膜、３ 不純物拡散
層、４ ゲート酸化膜、５ ゲート電極（ワード線）、
６ シリコン窒化膜、７，８ 層間絶縁膜、９，１０
コンタクトホール、９ａ 開口部、１１ ビット線、１
２ 蓄積電極（ストレージノード）。
層、４ ゲート酸化膜、５ ゲート電極（ワード線）、
６ シリコン窒化膜、７，８ 層間絶縁膜、９，１０
コンタクトホール、９ａ 開口部、１１ ビット線、１
２ 蓄積電極（ストレージノード）。
Claims (4)
- 【請求項１】 半導体基板上に形成されたワード線と、 前記ワード線を覆い、屈折率が２．３以上２．６以下で
あるシリコン窒化膜と、 前記シリコン窒化膜を覆い、前記半導体基板および前記
シリコン窒化膜に達するコンタクトホールを有する層間
絶縁膜と、 前記コンタクトホールを介して前記半導体基板と電気的
に接続される導電膜と、 を備えた半導体装置。 - 【請求項２】 半導体基板上にワード線を形成する工程
と、 モノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）とを含む
雰囲気中で前記ワード線を覆うようにシリコン窒化膜を
形成する工程と、 前記シリコン窒化膜上に層間絶縁膜を形成する工程と、 前記層間絶縁膜と前記シリコン窒化膜とを貫通して前記
半導体基板に達するコンタクトホールを形成する工程
と、 前記コンタクトホール内に導電膜を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項３】 前記シリコン窒化膜を６５０℃以下の温
度で形成する、請求項２に記載の半導体装置の製造方
法。 - 【請求項４】 前記モノシランの流量をＸとし、前記ア
ンモニアの流量をＹとしたときのＸ／Ｙの値は、３以上
６以下である、請求項２または３に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132734A JP2000323679A (ja) | 1999-05-13 | 1999-05-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11132734A JP2000323679A (ja) | 1999-05-13 | 1999-05-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323679A true JP2000323679A (ja) | 2000-11-24 |
Family
ID=15088357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11132734A Pending JP2000323679A (ja) | 1999-05-13 | 1999-05-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253192A (ja) * | 2005-03-08 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその製造方法 |
-
1999
- 1999-05-13 JP JP11132734A patent/JP2000323679A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253192A (ja) * | 2005-03-08 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP4515293B2 (ja) * | 2005-03-08 | 2010-07-28 | パナソニック株式会社 | 半導体集積回路装置およびその製造方法 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A02 | Decision of refusal |
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