JP3651775B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、特にトレンチ型キャパシタを有するＤＲＡＭなどの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのデザインルールの微細化に伴うトレンチ型キャパシタ容量の低下は、従来、キャパシタ絶縁膜の薄膜化及びトレンチ深さの増加によるキャパシタ表面積増加により改善されている。
【０００３】
例えば,従来方法により製造されたＤＲＡＭセルの一例の断面図を図７に示す。このＤＲＡＭセルはディープトレンチ型と呼ばれ、トレンチを深くすることによりキャパシタ容量の増加を図っている。
【０００４】
図７において、半導体基板１１の表面領域には第１、第２の拡散層１２，１３が形成され、これらの拡散層１２，１３に跨って半導体基板１１の表面には、ゲート酸化膜１４を介してゲート電極であるワードライン１５がポリシリコンまたはタングステンシリサイドにより形成される。この拡散層１２、１３とワードライン１５によりトランジスタ１０が形成される。ワードライン１５の周りにはシリコン窒化膜（ＳｉＮ膜）１６が形成され、一方の拡散層１３の上にはポリシリコンによりビットライン１７が形成される。
【０００５】
他方の拡散層１２に隣接した半導体基板１１中には深い（ディープ）トレンチ２０が形成され、半導体基板１１の表面から約１μｍの位置まではトレンチ２０の側壁にはカラー酸化膜２１が形成される。
【０００６】
カラー酸化膜２１の下方の深さ５−７μｍのトレンチ２０の残りの部分を囲むように半導体基板１１中に砒素を拡散して形成されたキャパシタ電極２２が設けられる。このキャパシタ電極２２はキャパシタの一方の電極として用いられる。
【０００７】
トレンチ２０の内側壁面にはキャパシタ電極２２に接してＮＯ膜で形成されたキャパシタ絶縁膜２３が形成され、トレンチ２０の内部空間は第２のキャパシタ電極２４として用いられる砒素がドープされたポリシリコン層が充填される。このキャパシタ電極２４の上部は拡散層１２の側面と接して形成される。
【０００８】
このようにしてキャパシタ電極２２、２４とその間に挟まれたキャパシタ絶縁膜２３によりキャパシタ２５が形成される。
【０００９】
ここで、キャパシタ２５ヘの電荷蓄積方法を以下に説明する。ワードライン１５にセル選択信号が供給されてＯＮされたトタンジスタ１０を介し、ビットライン１７より拡散層１３→拡散層１２→キャパシタ電極２４へと電荷が流れ、又はその逆の向きに電荷が流れ、キャパシタ電極２４、キャパシタ絶縁膜２３及びキャパシタ電極２２より形成されるＤＲＡＭキャパシタ２５ヘ電荷が蓄積される。この時ディープトレンチ２０側壁のカラー酸化膜２１は拡散層１２とキャパシタ電極２２との短絡を防止するように設けられているものである。
【００１０】
本構造のＤＲＡＭにおいて、デバイスのデザインルールの微細化に伴い、例えばトレンチ２０の直径が小さくなると、ＤＲＡＭキャパシタ２５の容量の低下が発生する。これに対する対策としては、（１）キャパシタ絶縁膜２３の薄膜化によるキャパシタ容量増加、または、（２）トレンチ２０をより深く形成することでキャパシタ表面積を増加させることによるキャパシタ容量の増加である。
【００１１】
対策（１）のキャパシタ絶縁膜２３の薄膜化は現状プロセスである、ＮＨ３窒化＋熱ＣＶＤによるＳｉＮ形成＋熱酸化プロセスにおいて、許容リーク電流２Ｅ−８Ａ／ｃｍ２では，薄膜限界ＣＶ値が４０オングストロームであり，さらなる薄膜化は大幅な絶縁膜材料の変更を必要する。
【００１２】
また、対策（２）のトレンチをより深くする方法は、デザインルール微細化による深いトレンチを形成するためのエッチングであるＲＩＥプロセスの著しいエッチングレート低下、選択比低下、及びＲＩＥのためのマスク材の厚膜化等により、生産性が低下する。
【００１３】
【発明が解決しようとする課題】
上記したように、従来の方法ではキャパシタ絶縁膜の更なる薄膜化、より深いトレンチを形成するときの種々の問題の解決に多くの障害があり、デザインルールの微細化の下で充分なキャパシタ容量を確保する方法が見出されていないという問題があった。
【００１４】
そこで、この発明は、デザインルールの微細化の下で充分なキャパシタ容量を確保するための構成を有する半導体装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、半導体基板中にトレンチを形成する工程と、
このトレンチの内壁に第１のキャパシタ電極となる拡散層を形成する工程と、
前記トレンチ内に前記拡散層表面に接してシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜を介して前記シリコン酸化膜を選択的にウエットエッチングして複数のボイドを形成する工程と、
前記ポリシリコン膜をドライエッチングにより剥離する工程と、
シリコン酸化膜をウエットエッチングにより剥離するとともに前記形成されたボイドに対応して前記拡散層表面を粗面化する工程と、
この粗面化された拡散層表面に沿ってキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して前記トレンチ内に前記粗面化された拡散層表面形状に沿った外周表面形状を有する第２のキャパシタ電極を形成する工程とを具備することを特徴とする。
【００２１】
この構成によりデザインルールの微細化の下で十分なキャパシタ容量を確保するための構成を有する半導体装置の製造方法を提供することができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、この発明をＤＲＡＭに適用した場合の一実施の形態の一つのセルの構成を示す断面図である。図において、半導体基板３１の表面領域には第１、第２の拡散層３２，３３が形成され、これらの拡散層３２，３３に跨って半導体基板３１の表面には、ゲート酸化膜３４を介してゲート電極であるワードライン３５がポリシリコンまたはタングステンシリサイドにより形成される。この拡散層３２、３３とワードライン３５によりトランジスタ３０が形成される。ワードライン３５の周りにはシリコン窒化膜（ＳｉＮ膜）３６が形成され、一方の拡散層３３の上にはポリシリコンによりビットライン３７が形成される。
【００２４】
他方の拡散層３２に隣接した半導体基板３１中には深い（ディープ）トレンチ４０が形成され、半導体基板３１の表面から約１μｍの位置まではトレンチ４０の側壁にはカラー酸化膜４１が形成される。
【００２５】
カラー酸化膜４１の下方の深さ５−８μｍのトレンチ４０の残りの部分を囲むように半導体基板３１中に砒素を拡散して形成されたキャパシタ電極４２が設けられる。このキャパシタ電極４２はキャパシタの一方の電極として用いられ、その表面が粗面４２Ｒとなっている。
【００２６】
トレンチ４０の粗面４２Ｒとなっている内側壁面にはキャパシタ電極４２に接してＮＯ膜で形成されたキャパシタ絶縁膜４３が形成され、トレンチ４０の内部空間は第２のキャパシタ電極４４として用いられる砒素がドープされたポリシリコン層が充填される。このキャパシタ電極４４の上部は拡散層３２の側面と接して形成される。
【００２７】
このように、キャパシタ電極４２の表面が粗面４２Ｒとなっているので、その上に形成されるキャパシタ絶縁膜４３はこの粗面４２Ｒの表面形状に沿った凸凹な形状を持った薄膜となる。このキャパシタ絶縁膜４３は、全体としては薄膜状態で、実質的にその表面積が増加したものとなる。
【００２８】
さらに、第２のキャパシタ電極４４は、粗面４２Ｒの表面形状に沿った凸凹な形状を持った薄膜のキャパシタ絶縁膜４３と接する面が粗面化されたものとなる。
【００２９】
このようにしてキャパシタ電極４２、４４とその間に挟まれたキャパシタ絶縁膜４３によりキャパシタ４５が形成されるが、この場合、キャパシタ絶縁膜４３はこの粗面４２Ｒの表面形状に沿った凸凹な形状を持った薄膜となっているから、このキャパシタ絶縁膜４３は、実質的にその表面積が増加したものとなり、キャパシタ４５の容量は大きく増加される。
【００３０】
以下、図２の（ａ）乃至（ｆ）を参照して、図１に示したこの発明の実施の形態を有する半導体装置の製造方法の一例を説明する。
【００３１】
まず、図２（ａ）に示すように、半導体基板、即ちウエハ３１上にＳｉＮパターン膜５０及びバッファー酸化膜５１をマスクとしてディープトレンチ３０を開孔する。このディープトレンチ３０の深さは、例えば６−９μｍとなっている。
【００３２】
この状態で、図１のカラー酸化膜４１が形成されるべきトレンチ３０の上部のカラー形成部４１１に相当する部分、即ちゲート酸化膜３４から約１μｍの深さ迄を図示しないバリアで覆った状態で、トレンチ３０の内壁から砒素を例えば固相拡散法により拡散させてキャパシタ電極４２を形成する。
【００３３】
この状態で、前記バリアを除去した後で、トレンチ３０の内壁全面を覆うようにＳｉＯ２膜５２が例えばＣＶＤ法によって形成され、さらに、引き続きこのＳｉＯ２膜５２上にシリコン膜５３が形成される。
【００３４】
ここで、ＳｉＯ２膜５２を形成した際のトレンチ３０内のステップカバレージの評価を行った結果を説明する。図４（ａ）は、この評価の為のサンプル構造を示し、図２（ａ）に対応する部分は同一の参照符号を付してある。図４（ａ）で、ＳｉＯ２膜５２をＣＶＤ法で形成する際、ＴＥＯＳ膜を温度６００℃〜７００℃、圧力０．１〜３Torr、ＴＥＯＳ流量１０〜２００sccmの条件下で成膜した場合のステップカバレッジは、図４（ｂ）に示すように、トレンチ３０のカラー部４１１の上部、即ちＳｉ半導体基板３１の表面３１Ｓより1μmの深さの値は７０％であるが、トレンチ３０の底部３１ＢのＳｉ基板表面３１Ｓより８μmの深さの値の方が３５％と悪くなっていた。
【００３５】
しかしながら、ＨＴＯ膜を温度７００℃〜８００℃、圧力０．１〜1Torr、ＳｉＨ２ＣＬ２流量(以下ＤＣＳと略称する)１００sccm、Ｎ２Ｏ流量２００sccmの条件下で形成した場合のカバレッジは、トレンチカラー下部の１μｍ位置で９９％、トレンチ３０の下部３０Ａでは９５％と良好であった。
【００３６】
又、ＳｉＯ２膜５２をＣＶＤ法で形成した後で、その上にＳｉ膜５３を例えばポリシリコン又はアモルファスシリコンによって形成する。このときのステップカバレッジを図４（ｃ）に示す。
【００３７】
ポリシリコン膜５３を温度５８０℃〜６５０℃、圧力０．１〜1Torr、ＳｉＨ４流量１００〜５００sccmの条件下で成膜した場合のカバレッジは、トレンチ３０のカラー部４１１の下部、即ち表面３１Sから１μｍの位置では９４％であるが、８μｍの底部では７３％と悪かった。
【００３８】
しかし、アモルファスＳｉ膜(以下ａＳｉ膜)を温度５００℃〜５７０℃、圧力０．１〜1Torr、ＳｉＨ４流量１００〜５００sccmの条件下で成膜した場合のカバレッジは、トレンチ３０のカラー部４１１の下部１μｍの位置では９９％であり、トレンチ底部３０Ｂでも９５％と良好であった。
【００３９】
この実施の形態では、下層のＳｉＯ２膜５２として、ＳｉＮ膜５０の表面部におけるＴＥＯＳ膜を３００オングストロームの厚さに形成し、上層のシリコン膜５３としては、ＳｉＮ膜５０の表面部におけるアモルファスＳｉ膜を３００オングストロームの厚さに形成した。
【００４０】
その後、図２（ａ）における膜５２、５３の形成工程後、アモルファスＳｉ膜５３の結晶化の為に、９００℃で６０分の窒素ガスＮ２によるアニール処理が行われる。
【００４１】
この状態で、上層の結晶化されたアモルファスＳｉ膜５３と下層のＳｉＯ２膜５２に対して、ＮＨ４ＦまたはＨＦ（以下ＮＨ４Ｆで説明する）によるウエットエッチングが行われる。このとき、結晶化アモルファスＳｉ膜５３はＮＨ４Ｆに対してその結晶粒界における浸透耐性が劣るために、図２（ｂ）に示すように、上層のアモルファスＳｉ膜５３の結晶化による結晶粒界を介した下層ＳｉＯ２膜５２に対するＮＨ４Ｆの浸透により、下層の酸化膜、すなわちＳｉＯ２膜５２のエッチングが進行し、その結果、下層のＳｉＯ２膜５２中に複数のボイド５５が形成される。
【００４２】
このときの下層酸化膜５２のウエットエッチング量は１５０オングストローム〜２００オングストロームに設定され、アモルファスＳｉ膜５３で全面被覆されたウエハ３１がウエットエッチング処理されることになる。この際、アモルファスＳｉ膜５３はＮＨ４Ｆ液に対してその結晶粒界の浸透耐性がないため、ＮＨ４Ｆウェットエッチング液は、アモルファスＳｉ膜５３自体をほとんどエッチングしないが，その結晶粒界を浸透し，下層のＴＥＯＳ膜５２まで達する。この為、ＴＥＯＳ膜である下層ＳｉＯ２膜５２がエッチングされ、多くのボイド５５が形成されることになる。
【００４３】
このとき、下層のＳｉＯ２膜５２の厚みがトレンチ３０の上部のカラー部４１１では大きいので、ボイド５５はこのカラー部４１１では殆ど発生しない。なぜなら、このカラー部４１１の膜厚は２００オングストローム以上であるのに対し、下層の酸化膜５２のウェットエッチング量は２００オングストローム以下であるからである。即ち,このウエットエッチングによるボイド５５は、カラー部４１１の下部からトレンチ３０の底部３０Ｂにかけて多く形成される。
【００４４】
図４から明らかなように、下層ＳｉＯ２膜５２のＴＥＯＳ膜のカバレッジ特性から、下層ＳｉＯ２膜５２中のボイド５５の発生頻度は、トレンチ底部３０Ｂのほうがカラー部４１１下部より大となる。さらに前記下層ＳｉＯ２膜５２中のボイド５５の発生頻度は、ＮＨ４Ｆによる下層酸化膜５２のウエットエッチング量、あるいは前記下層酸化膜５２形成時の厚さの調整により制御可能である。
【００４５】
ついで、図３（ａ）に示す工程に移り、上層アモルファスＳｉ膜５３に対して、ＣＤＥを用いたドライエッチングにより全面剥離処理を実施する。この上層アモルファスＳｉ膜５３のＣＤＥエッチング処理による全面剥離後、さらに、前記下層ＳｉＯ２膜５２中のボイド５５位置にてＳｉ基板３１のキャパシタ電極４２である拡散層においてＣＤＥエッチングが進行し、キャパシタ電極４２の表面が粗面化される。
【００４６】
キャパシタ電極４２の表面の粗面化レベル即ち凹凸の深さと幅は、ＣＤＥ条件、即ち、エッチングの際のプラズマ発生空間におけるＯ２、Ｎ２、ＣＦ４のガス流量や圧力、あるいはプラズマ発生に用いられる電力、時間等により制御可能である。
【００４７】
このようにして、図３（ｂ）に示すように、下層のＳｉＯ２膜５２がＮＨ４Ｆによるウエットエッチングの結果、全面剥離処理される。これにより粗面４２Ｒを有するキャパシタ電極４２の形成工程は終了する。
【００４８】
引き続き図３（ｃ）に示す工程に移り、前記粗面４２Ｒを形成したキャパシタ電極４２の表面にキャパシタ絶縁膜４３をＮＯ膜により形成し、さらに内側のキャパシタ電極４４を砒素をドープしたポリシリコン膜により形成する工程を実施する。
【００４９】
さらに引き続き、図３（ｄ）に示す工程に進み、前記キャパシタ電極４４及びキャパシタ絶縁膜４３の上部に対してカラー酸化膜４１の形成のためのエッチバック工程を行ってトレンチ３０の上部内壁ならびにＳｉＮ膜３６を露出させ、カラー酸化膜４１を形成し、形成された酸化膜のうちの余分な部分をエッチバックして図示の部分のみにカラー酸化膜４１を残し、最後に内側のキャパシタ電極2４４を砒素ドープポリシリコン膜により形成する。
【００５０】
このようにして形成された最終的な本実施の形態のディープトレンチ型のＤＲＡＭセルの断面構造が図１に示されたものとなる。
【００５１】
図５に、図２（ａ）、（ｂ）における上層Ｓｉ膜５３としてポリシリコン膜を用いた場合とアモルファスＳｉ膜を用いた場合の夫々の膜厚と、ＮＨ４Ｆ液に対する粒界浸透耐圧ならびに形成されるボイドの規模を検証するためのシリコン基板に形成されたピンホール数との関係を示す。このとき用いられたサンプルは、用意されたシリコン基板上に下層膜５２としてＳｉＯ２膜を５００オングストローム厚で形成（熱酸化）し、ついで、上層のＳｉ膜としてポリシリコン膜を形成した場合とアモルファスＳｉ膜を形成した場合との比較を行った。この上層Ｓｉ膜がポリシリコン膜の場合はそのまま用い、アモルファスＳｉ膜の場合は結晶化アニール処理を実施して用意した。
【００５２】
このように用意されたサンプルに対して、ＮＨ４Ｆによるウェットエッチング処理を行うと、図２（ｂ）の工程で説明したように、浸透耐性の劣る上層のＳｉ膜結晶粒界をＮＨ４Ｆ液が浸透し、下層のＳｉＯ２膜がエッチングされ、複数のボイドが形成される。
【００５３】
このボイドの規模を検証する為に、まず、上層Ｓｉ膜をＣＤＥにより全面剥離し、次に、ボイドが形成された下層ＳｉＯ２膜ならびにシリコン基板をＣＤＥによりエッチングする。この段階でシリコン基板にボイドに対応してピンホールが発生する。
【００５４】
次いで、下層ＳｉＯ２膜をＮＨ４Ｆによるウェットエッチングにより全面剥離処理し、シリコン基板表面のピンホールをチェックした。その結果、上層Ｓｉ膜がポリシリコン膜のときの結晶粒界に対するＮＨ４Ｆ液の浸透耐性があるのは膜厚６００オングストローム以上であり、アモルファスＳｉ膜の場合の結晶粒界に対するＮＨ４Ｆ液の浸透耐性があるのは膜厚が４５０オングストローム以上であることが分かった。夫々、６００オングストローム以下、４５０オングストローム以下の薄膜化時は急激に浸透耐性の劣化が生じるが、これは下層ＳｉＯ２膜まで貫通する上層膜の結晶粒界の存在確率が上がる為である。また、浸透耐性がポリシリコン膜よりアモルファスＳｉ膜のほうが大きいのは、膜自体の粒界存在確率が、ポリシリコン膜のほうがアモルファスＳｉ膜より大きい為である。また、図５の結果より、ポリシリコン膜およびアモルファスＳｉ膜の膜厚制御により、シリコン基板のピンホール数、即ち表面粗度を制御できる事がわかる。
【００５５】
以上のように、この実施の形態により、キャパシタ電極表面の粗面化、即ち表面積増加が可能となり、ＤＲＡＭセルキャパシタの容量増加が達成される。図６にこの発明による製造方法で製造されたディープトレンチ型ＤＲＡＭセルのキャパシタ容量(Cs)を、図７の従来構造のセルのキャパシタ容量と比較した結果を示す。図６から明らかなように、本発明では従来方法のＣｓを１としたときに１．３の値を示し、３０％のキャパシタ容量増加が達成された。
【００５６】
他の実施の形態として、前記実施の形態と同様にシリコン基板上にディープトレンチを開孔してシリコン基板内に外側のキャパシタ電極を拡散層として形成した後、前記実施の形態における図２（ａ）の工程において、下層ＳｉＯ２膜５２の形成に引き続き、上層Ｓｉ膜５３の形成が行われる際、前記下層ＳｉＯ２膜としてＨＴＯ膜、上層Ｓｉ膜としてポリシリコン膜を適用した場合についても、前記第１の実施の形態と同様な効果が得られる。
【００５７】
【発明の効果】
以上詳述したようにこの発明によれば、半導体装置のデザインルールの微細化に伴うＤＲＡＭキャパシタ容量の低下を、キャパシタ絶縁膜の薄膜化及びトレンチを深くしてキャパシタ表面積を増加させることにより改善し、さらにキャパシタ電極表面を粗面化してキャパシタ電極の表面積を実質的に拡大することで容易に向上させる事が可能となり、キャパシタ容量の増加を達成する事ができる、半導体装置及びその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】この発明をＤＲＡＭに適用した実施の形態のセル断面を示す断面図。
【図２】図１の構造のセルを製造する工程を示す断面図。
【図３】図２に続くセル製造工程を示す断面図。
【図４】図２の製造工程に用いる種々のＣＶＤ膜のステップカバレッジと基板表面からの距離との関係を示す図。
【図５】この発明の半導体装置の製造に用いられるシリコン基板に形成されるピンホール数とシリコン膜の膜厚との関係を示す図。
【図６】この発明による構造のキャパシタ容量を従来と比較して示す図。
【図７】従来のＤＲＡＭのセル断面を示す断面図。
【符号の説明】
３０…トランジスタ
３１…シリコン基板
４２…キャパシタ電極
４２Ｒ…粗面
４３…キャパシタ絶縁膜
４４…キャパシタ電極。
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、特にトレンチ型キャパシタを有するＤＲＡＭなどの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのデザインルールの微細化に伴うトレンチ型キャパシタ容量の低下は、従来、キャパシタ絶縁膜の薄膜化及びトレンチ深さの増加によるキャパシタ表面積増加により改善されている。
【０００３】
例えば,従来方法により製造されたＤＲＡＭセルの一例の断面図を図７に示す。このＤＲＡＭセルはディープトレンチ型と呼ばれ、トレンチを深くすることによりキャパシタ容量の増加を図っている。
【０００４】
図７において、半導体基板１１の表面領域には第１、第２の拡散層１２，１３が形成され、これらの拡散層１２，１３に跨って半導体基板１１の表面には、ゲート酸化膜１４を介してゲート電極であるワードライン１５がポリシリコンまたはタングステンシリサイドにより形成される。この拡散層１２、１３とワードライン１５によりトランジスタ１０が形成される。ワードライン１５の周りにはシリコン窒化膜（ＳｉＮ膜）１６が形成され、一方の拡散層１３の上にはポリシリコンによりビットライン１７が形成される。
【０００５】
他方の拡散層１２に隣接した半導体基板１１中には深い（ディープ）トレンチ２０が形成され、半導体基板１１の表面から約１μｍの位置まではトレンチ２０の側壁にはカラー酸化膜２１が形成される。
【０００６】
カラー酸化膜２１の下方の深さ５−７μｍのトレンチ２０の残りの部分を囲むように半導体基板１１中に砒素を拡散して形成されたキャパシタ電極２２が設けられる。このキャパシタ電極２２はキャパシタの一方の電極として用いられる。
【０００７】
トレンチ２０の内側壁面にはキャパシタ電極２２に接してＮＯ膜で形成されたキャパシタ絶縁膜２３が形成され、トレンチ２０の内部空間は第２のキャパシタ電極２４として用いられる砒素がドープされたポリシリコン層が充填される。このキャパシタ電極２４の上部は拡散層１２の側面と接して形成される。
【０００８】
このようにしてキャパシタ電極２２、２４とその間に挟まれたキャパシタ絶縁膜２３によりキャパシタ２５が形成される。
【０００９】
ここで、キャパシタ２５ヘの電荷蓄積方法を以下に説明する。ワードライン１５にセル選択信号が供給されてＯＮされたトタンジスタ１０を介し、ビットライン１７より拡散層１３→拡散層１２→キャパシタ電極２４へと電荷が流れ、又はその逆の向きに電荷が流れ、キャパシタ電極２４、キャパシタ絶縁膜２３及びキャパシタ電極２２より形成されるＤＲＡＭキャパシタ２５ヘ電荷が蓄積される。この時ディープトレンチ２０側壁のカラー酸化膜２１は拡散層１２とキャパシタ電極２２との短絡を防止するように設けられているものである。
【００１０】
本構造のＤＲＡＭにおいて、デバイスのデザインルールの微細化に伴い、例えばトレンチ２０の直径が小さくなると、ＤＲＡＭキャパシタ２５の容量の低下が発生する。これに対する対策としては、（１）キャパシタ絶縁膜２３の薄膜化によるキャパシタ容量増加、または、（２）トレンチ２０をより深く形成することでキャパシタ表面積を増加させることによるキャパシタ容量の増加である。
【００１１】
対策（１）のキャパシタ絶縁膜２３の薄膜化は現状プロセスである、ＮＨ３窒化＋熱ＣＶＤによるＳｉＮ形成＋熱酸化プロセスにおいて、許容リーク電流２Ｅ−８Ａ／ｃｍ２では，薄膜限界ＣＶ値が４０オングストロームであり，さらなる薄膜化は大幅な絶縁膜材料の変更を必要する。
【００１２】
また、対策（２）のトレンチをより深くする方法は、デザインルール微細化による深いトレンチを形成するためのエッチングであるＲＩＥプロセスの著しいエッチングレート低下、選択比低下、及びＲＩＥのためのマスク材の厚膜化等により、生産性が低下する。
【００１３】
【発明が解決しようとする課題】
上記したように、従来の方法ではキャパシタ絶縁膜の更なる薄膜化、より深いトレンチを形成するときの種々の問題の解決に多くの障害があり、デザインルールの微細化の下で充分なキャパシタ容量を確保する方法が見出されていないという問題があった。
【００１４】
そこで、この発明は、デザインルールの微細化の下で充分なキャパシタ容量を確保するための構成を有する半導体装置及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、半導体基板中にトレンチを形成する工程と、
このトレンチの内壁に第１のキャパシタ電極となる拡散層を形成する工程と、
前記トレンチ内に前記拡散層表面に接してシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜を介して前記シリコン酸化膜を選択的にウエットエッチングして複数のボイドを形成する工程と、
前記ポリシリコン膜をドライエッチングにより剥離する工程と、
シリコン酸化膜をウエットエッチングにより剥離するとともに前記形成されたボイドに対応して前記拡散層表面を粗面化する工程と、
この粗面化された拡散層表面に沿ってキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して前記トレンチ内に前記粗面化された拡散層表面形状に沿った外周表面形状を有する第２のキャパシタ電極を形成する工程とを具備することを特徴とする。
【００２１】
この構成によりデザインルールの微細化の下で十分なキャパシタ容量を確保するための構成を有する半導体装置の製造方法を提供することができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２３】
図１は、この発明をＤＲＡＭに適用した場合の一実施の形態の一つのセルの構成を示す断面図である。図において、半導体基板３１の表面領域には第１、第２の拡散層３２，３３が形成され、これらの拡散層３２，３３に跨って半導体基板３１の表面には、ゲート酸化膜３４を介してゲート電極であるワードライン３５がポリシリコンまたはタングステンシリサイドにより形成される。この拡散層３２、３３とワードライン３５によりトランジスタ３０が形成される。ワードライン３５の周りにはシリコン窒化膜（ＳｉＮ膜）３６が形成され、一方の拡散層３３の上にはポリシリコンによりビットライン３７が形成される。
【００２４】
他方の拡散層３２に隣接した半導体基板３１中には深い（ディープ）トレンチ４０が形成され、半導体基板３１の表面から約１μｍの位置まではトレンチ４０の側壁にはカラー酸化膜４１が形成される。
【００２５】
カラー酸化膜４１の下方の深さ５−８μｍのトレンチ４０の残りの部分を囲むように半導体基板３１中に砒素を拡散して形成されたキャパシタ電極４２が設けられる。このキャパシタ電極４２はキャパシタの一方の電極として用いられ、その表面が粗面４２Ｒとなっている。
【００２６】
トレンチ４０の粗面４２Ｒとなっている内側壁面にはキャパシタ電極４２に接してＮＯ膜で形成されたキャパシタ絶縁膜４３が形成され、トレンチ４０の内部空間は第２のキャパシタ電極４４として用いられる砒素がドープされたポリシリコン層が充填される。このキャパシタ電極４４の上部は拡散層３２の側面と接して形成される。
【００２７】
このように、キャパシタ電極４２の表面が粗面４２Ｒとなっているので、その上に形成されるキャパシタ絶縁膜４３はこの粗面４２Ｒの表面形状に沿った凸凹な形状を持った薄膜となる。このキャパシタ絶縁膜４３は、全体としては薄膜状態で、実質的にその表面積が増加したものとなる。
【００２８】
さらに、第２のキャパシタ電極４４は、粗面４２Ｒの表面形状に沿った凸凹な形状を持った薄膜のキャパシタ絶縁膜４３と接する面が粗面化されたものとなる。
【００２９】
このようにしてキャパシタ電極４２、４４とその間に挟まれたキャパシタ絶縁膜４３によりキャパシタ４５が形成されるが、この場合、キャパシタ絶縁膜４３はこの粗面４２Ｒの表面形状に沿った凸凹な形状を持った薄膜となっているから、このキャパシタ絶縁膜４３は、実質的にその表面積が増加したものとなり、キャパシタ４５の容量は大きく増加される。
【００３０】
以下、図２の（ａ）乃至（ｆ）を参照して、図１に示したこの発明の実施の形態を有する半導体装置の製造方法の一例を説明する。
【００３１】
まず、図２（ａ）に示すように、半導体基板、即ちウエハ３１上にＳｉＮパターン膜５０及びバッファー酸化膜５１をマスクとしてディープトレンチ３０を開孔する。このディープトレンチ３０の深さは、例えば６−９μｍとなっている。
【００３２】
この状態で、図１のカラー酸化膜４１が形成されるべきトレンチ３０の上部のカラー形成部４１１に相当する部分、即ちゲート酸化膜３４から約１μｍの深さ迄を図示しないバリアで覆った状態で、トレンチ３０の内壁から砒素を例えば固相拡散法により拡散させてキャパシタ電極４２を形成する。
【００３３】
この状態で、前記バリアを除去した後で、トレンチ３０の内壁全面を覆うようにＳｉＯ２膜５２が例えばＣＶＤ法によって形成され、さらに、引き続きこのＳｉＯ２膜５２上にシリコン膜５３が形成される。
【００３４】
ここで、ＳｉＯ２膜５２を形成した際のトレンチ３０内のステップカバレージの評価を行った結果を説明する。図４（ａ）は、この評価の為のサンプル構造を示し、図２（ａ）に対応する部分は同一の参照符号を付してある。図４（ａ）で、ＳｉＯ２膜５２をＣＶＤ法で形成する際、ＴＥＯＳ膜を温度６００℃〜７００℃、圧力０．１〜３Torr、ＴＥＯＳ流量１０〜２００sccmの条件下で成膜した場合のステップカバレッジは、図４（ｂ）に示すように、トレンチ３０のカラー部４１１の上部、即ちＳｉ半導体基板３１の表面３１Ｓより1μmの深さの値は７０％であるが、トレンチ３０の底部３１ＢのＳｉ基板表面３１Ｓより８μmの深さの値の方が３５％と悪くなっていた。
【００３５】
しかしながら、ＨＴＯ膜を温度７００℃〜８００℃、圧力０．１〜1Torr、ＳｉＨ２ＣＬ２流量(以下ＤＣＳと略称する)１００sccm、Ｎ２Ｏ流量２００sccmの条件下で形成した場合のカバレッジは、トレンチカラー下部の１μｍ位置で９９％、トレンチ３０の下部３０Ａでは９５％と良好であった。
【００３６】
又、ＳｉＯ２膜５２をＣＶＤ法で形成した後で、その上にＳｉ膜５３を例えばポリシリコン又はアモルファスシリコンによって形成する。このときのステップカバレッジを図４（ｃ）に示す。
【００３７】
ポリシリコン膜５３を温度５８０℃〜６５０℃、圧力０．１〜1Torr、ＳｉＨ４流量１００〜５００sccmの条件下で成膜した場合のカバレッジは、トレンチ３０のカラー部４１１の下部、即ち表面３１Sから１μｍの位置では９４％であるが、８μｍの底部では７３％と悪かった。
【００３８】
しかし、アモルファスＳｉ膜(以下ａＳｉ膜)を温度５００℃〜５７０℃、圧力０．１〜1Torr、ＳｉＨ４流量１００〜５００sccmの条件下で成膜した場合のカバレッジは、トレンチ３０のカラー部４１１の下部１μｍの位置では９９％であり、トレンチ底部３０Ｂでも９５％と良好であった。
【００３９】
この実施の形態では、下層のＳｉＯ２膜５２として、ＳｉＮ膜５０の表面部におけるＴＥＯＳ膜を３００オングストロームの厚さに形成し、上層のシリコン膜５３としては、ＳｉＮ膜５０の表面部におけるアモルファスＳｉ膜を３００オングストロームの厚さに形成した。
【００４０】
その後、図２（ａ）における膜５２、５３の形成工程後、アモルファスＳｉ膜５３の結晶化の為に、９００℃で６０分の窒素ガスＮ２によるアニール処理が行われる。
【００４１】
この状態で、上層の結晶化されたアモルファスＳｉ膜５３と下層のＳｉＯ２膜５２に対して、ＮＨ４ＦまたはＨＦ（以下ＮＨ４Ｆで説明する）によるウエットエッチングが行われる。このとき、結晶化アモルファスＳｉ膜５３はＮＨ４Ｆに対してその結晶粒界における浸透耐性が劣るために、図２（ｂ）に示すように、上層のアモルファスＳｉ膜５３の結晶化による結晶粒界を介した下層ＳｉＯ２膜５２に対するＮＨ４Ｆの浸透により、下層の酸化膜、すなわちＳｉＯ２膜５２のエッチングが進行し、その結果、下層のＳｉＯ２膜５２中に複数のボイド５５が形成される。
【００４２】
このときの下層酸化膜５２のウエットエッチング量は１５０オングストローム〜２００オングストロームに設定され、アモルファスＳｉ膜５３で全面被覆されたウエハ３１がウエットエッチング処理されることになる。この際、アモルファスＳｉ膜５３はＮＨ４Ｆ液に対してその結晶粒界の浸透耐性がないため、ＮＨ４Ｆウェットエッチング液は、アモルファスＳｉ膜５３自体をほとんどエッチングしないが，その結晶粒界を浸透し，下層のＴＥＯＳ膜５２まで達する。この為、ＴＥＯＳ膜である下層ＳｉＯ２膜５２がエッチングされ、多くのボイド５５が形成されることになる。
【００４３】
このとき、下層のＳｉＯ２膜５２の厚みがトレンチ３０の上部のカラー部４１１では大きいので、ボイド５５はこのカラー部４１１では殆ど発生しない。なぜなら、このカラー部４１１の膜厚は２００オングストローム以上であるのに対し、下層の酸化膜５２のウェットエッチング量は２００オングストローム以下であるからである。即ち,このウエットエッチングによるボイド５５は、カラー部４１１の下部からトレンチ３０の底部３０Ｂにかけて多く形成される。
【００４４】
図４から明らかなように、下層ＳｉＯ２膜５２のＴＥＯＳ膜のカバレッジ特性から、下層ＳｉＯ２膜５２中のボイド５５の発生頻度は、トレンチ底部３０Ｂのほうがカラー部４１１下部より大となる。さらに前記下層ＳｉＯ２膜５２中のボイド５５の発生頻度は、ＮＨ４Ｆによる下層酸化膜５２のウエットエッチング量、あるいは前記下層酸化膜５２形成時の厚さの調整により制御可能である。
【００４５】
ついで、図３（ａ）に示す工程に移り、上層アモルファスＳｉ膜５３に対して、ＣＤＥを用いたドライエッチングにより全面剥離処理を実施する。この上層アモルファスＳｉ膜５３のＣＤＥエッチング処理による全面剥離後、さらに、前記下層ＳｉＯ２膜５２中のボイド５５位置にてＳｉ基板３１のキャパシタ電極４２である拡散層においてＣＤＥエッチングが進行し、キャパシタ電極４２の表面が粗面化される。
【００４６】
キャパシタ電極４２の表面の粗面化レベル即ち凹凸の深さと幅は、ＣＤＥ条件、即ち、エッチングの際のプラズマ発生空間におけるＯ２、Ｎ２、ＣＦ４のガス流量や圧力、あるいはプラズマ発生に用いられる電力、時間等により制御可能である。
【００４７】
このようにして、図３（ｂ）に示すように、下層のＳｉＯ２膜５２がＮＨ４Ｆによるウエットエッチングの結果、全面剥離処理される。これにより粗面４２Ｒを有するキャパシタ電極４２の形成工程は終了する。
【００４８】
引き続き図３（ｃ）に示す工程に移り、前記粗面４２Ｒを形成したキャパシタ電極４２の表面にキャパシタ絶縁膜４３をＮＯ膜により形成し、さらに内側のキャパシタ電極４４を砒素をドープしたポリシリコン膜により形成する工程を実施する。
【００４９】
さらに引き続き、図３（ｄ）に示す工程に進み、前記キャパシタ電極４４及びキャパシタ絶縁膜４３の上部に対してカラー酸化膜４１の形成のためのエッチバック工程を行ってトレンチ３０の上部内壁ならびにＳｉＮ膜３６を露出させ、カラー酸化膜４１を形成し、形成された酸化膜のうちの余分な部分をエッチバックして図示の部分のみにカラー酸化膜４１を残し、最後に内側のキャパシタ電極2４４を砒素ドープポリシリコン膜により形成する。
【００５０】
このようにして形成された最終的な本実施の形態のディープトレンチ型のＤＲＡＭセルの断面構造が図１に示されたものとなる。
【００５１】
図５に、図２（ａ）、（ｂ）における上層Ｓｉ膜５３としてポリシリコン膜を用いた場合とアモルファスＳｉ膜を用いた場合の夫々の膜厚と、ＮＨ４Ｆ液に対する粒界浸透耐圧ならびに形成されるボイドの規模を検証するためのシリコン基板に形成されたピンホール数との関係を示す。このとき用いられたサンプルは、用意されたシリコン基板上に下層膜５２としてＳｉＯ２膜を５００オングストローム厚で形成（熱酸化）し、ついで、上層のＳｉ膜としてポリシリコン膜を形成した場合とアモルファスＳｉ膜を形成した場合との比較を行った。この上層Ｓｉ膜がポリシリコン膜の場合はそのまま用い、アモルファスＳｉ膜の場合は結晶化アニール処理を実施して用意した。
【００５２】
このように用意されたサンプルに対して、ＮＨ４Ｆによるウェットエッチング処理を行うと、図２（ｂ）の工程で説明したように、浸透耐性の劣る上層のＳｉ膜結晶粒界をＮＨ４Ｆ液が浸透し、下層のＳｉＯ２膜がエッチングされ、複数のボイドが形成される。
【００５３】
このボイドの規模を検証する為に、まず、上層Ｓｉ膜をＣＤＥにより全面剥離し、次に、ボイドが形成された下層ＳｉＯ２膜ならびにシリコン基板をＣＤＥによりエッチングする。この段階でシリコン基板にボイドに対応してピンホールが発生する。
【００５４】
次いで、下層ＳｉＯ２膜をＮＨ４Ｆによるウェットエッチングにより全面剥離処理し、シリコン基板表面のピンホールをチェックした。その結果、上層Ｓｉ膜がポリシリコン膜のときの結晶粒界に対するＮＨ４Ｆ液の浸透耐性があるのは膜厚６００オングストローム以上であり、アモルファスＳｉ膜の場合の結晶粒界に対するＮＨ４Ｆ液の浸透耐性があるのは膜厚が４５０オングストローム以上であることが分かった。夫々、６００オングストローム以下、４５０オングストローム以下の薄膜化時は急激に浸透耐性の劣化が生じるが、これは下層ＳｉＯ２膜まで貫通する上層膜の結晶粒界の存在確率が上がる為である。また、浸透耐性がポリシリコン膜よりアモルファスＳｉ膜のほうが大きいのは、膜自体の粒界存在確率が、ポリシリコン膜のほうがアモルファスＳｉ膜より大きい為である。また、図５の結果より、ポリシリコン膜およびアモルファスＳｉ膜の膜厚制御により、シリコン基板のピンホール数、即ち表面粗度を制御できる事がわかる。
【００５５】
以上のように、この実施の形態により、キャパシタ電極表面の粗面化、即ち表面積増加が可能となり、ＤＲＡＭセルキャパシタの容量増加が達成される。図６にこの発明による製造方法で製造されたディープトレンチ型ＤＲＡＭセルのキャパシタ容量(Cs)を、図７の従来構造のセルのキャパシタ容量と比較した結果を示す。図６から明らかなように、本発明では従来方法のＣｓを１としたときに１．３の値を示し、３０％のキャパシタ容量増加が達成された。
【００５６】
他の実施の形態として、前記実施の形態と同様にシリコン基板上にディープトレンチを開孔してシリコン基板内に外側のキャパシタ電極を拡散層として形成した後、前記実施の形態における図２（ａ）の工程において、下層ＳｉＯ２膜５２の形成に引き続き、上層Ｓｉ膜５３の形成が行われる際、前記下層ＳｉＯ２膜としてＨＴＯ膜、上層Ｓｉ膜としてポリシリコン膜を適用した場合についても、前記第１の実施の形態と同様な効果が得られる。
【００５７】
【発明の効果】
以上詳述したようにこの発明によれば、半導体装置のデザインルールの微細化に伴うＤＲＡＭキャパシタ容量の低下を、キャパシタ絶縁膜の薄膜化及びトレンチを深くしてキャパシタ表面積を増加させることにより改善し、さらにキャパシタ電極表面を粗面化してキャパシタ電極の表面積を実質的に拡大することで容易に向上させる事が可能となり、キャパシタ容量の増加を達成する事ができる、半導体装置及びその製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】この発明をＤＲＡＭに適用した実施の形態のセル断面を示す断面図。
【図２】図１の構造のセルを製造する工程を示す断面図。
【図３】図２に続くセル製造工程を示す断面図。
【図４】図２の製造工程に用いる種々のＣＶＤ膜のステップカバレッジと基板表面からの距離との関係を示す図。
【図５】この発明の半導体装置の製造に用いられるシリコン基板に形成されるピンホール数とシリコン膜の膜厚との関係を示す図。
【図６】この発明による構造のキャパシタ容量を従来と比較して示す図。
【図７】従来のＤＲＡＭのセル断面を示す断面図。
【符号の説明】
３０…トランジスタ
３１…シリコン基板
４２…キャパシタ電極
４２Ｒ…粗面
４３…キャパシタ絶縁膜
４４…キャパシタ電極。
Claims (9)
- 半導体基板中にトレンチを形成する工程と、
このトレンチの内壁に第１のキャパシタ電極となる拡散層を形成する工程と、
前記トレンチ内に前記拡散層表面に接してシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜を介して前記シリコン酸化膜を選択的にウエットエッチングして複数のボイドを形成する工程と、
前記ポリシリコン膜をドライエッチングにより剥離する工程と、
シリコン酸化膜をウエットエッチングにより剥離するとともに前記形成されたボイドに対応して前記拡散層表面を粗面化する工程と、
この粗面化された拡散層表面に沿ってキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜を介して前記トレンチ内に前記粗面化された拡散層表面形状に沿った外周表面形状を有する第２のキャパシタ電極を形成する工程とよりなることを特徴とする半導体装置の製造方法。 - 前記シリコン酸化膜の形成工程は、前記ボイドの発生頻度を制御するために、前記シリコン酸化膜厚を所望のキャパシタ容量に応じて制御する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記半導体基板はシリコン基板であり、前記ポリシリコン膜の形成工程は、前記ポリシリコン膜の形成膜厚を制御して前記シリコン基板の所望のピンホール数、即ち表面粗度を制御する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ウエットエッチング工程における前記シリコン酸化膜のエッチング量を制御してこのシリコン酸化膜中の前記ボイドの発生頻度を制御する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ポリシリコン膜をドライエッチングにより剥離する工程は、所望のキャパシタ容量に応じて前記ドライエッチング工程におけるポリシリコン膜のエッチング量を制御する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記トレンチ内に前記拡散層表面に接してシリコン酸化膜を形成する工程は、ＣＶＤ法または熱酸化法を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記シリコン酸化膜上にポリシリコン膜を形成する工程は、ＣＶＤ法を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ポリシリコン膜を介して前記シリコン酸化膜を選択的にウエットエッチングして複数のボイドを形成する工程は、ＮＨ４Ｆ又はＨＦを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ポリシリコン膜をドライエッチングにより剥離する工程は、ＣＤＥを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
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| JP (1) | JP3651775B2 (ja) |
-
2000
- 2000-09-27 JP JP2000294314A patent/JP3651775B2/ja not_active Expired - Lifetime
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| JP2002110942A (ja) | 2002-04-12 |
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