JP2006253192A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 ビット線BL1〜4である拡散層とワード線WL1〜3であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜(電荷トラップ層)を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。
【選択図】 図1
Description
(第1の実施形態)
本発明の第1の実施形態を図1〜図16に基づいて説明する。
(第2の実施形態)
本発明の第2の実施形態を図17〜図22に基づいて説明する。
(第3の実施形態)
本発明の第3の実施形態を図23〜図27に基づいて説明する。
2 N型拡散層
3 フィールド酸化膜
4 第1のシリコン酸化膜
5 第1のシリコン窒化膜
6 第2のシリコン酸化膜
7 ゲート電極
8 第3のシリコン酸化膜
9 第2のシリコン窒化膜
10 第4のシリコン酸化膜
11 電子
12 正電荷
13 第1のONO積層膜
14 第2のONO積層膜
15 多結晶シリコン膜
16 金属シリサイド
17 層間絶縁膜
18 プラズマCVD膜
19 遮光膜
20 トンネル酸化膜
21 浮遊ゲート電極
22 容量絶縁膜
23 制御ゲート電極
24 P型拡散層
25 積層ゲート膜
M11〜M33 不揮発性半導体記憶素子
BL1〜BL4 ビット線
WL1〜WL3 ワード線
Claims (10)
- 複数の半導体素子が半導体基板にマトリックス状に配置された半導体集積回路装置であって、
前記半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有して延在するビット線と、
前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有して延在するワード線と、
少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に形成された電荷トラップ層とを備え、
前記電荷トラップ層は、絶縁膜を介して前記電荷トラップ層周囲の前記半導体素子と分離されていることを特徴とする半導体集積回路装置。 - 前記電荷トラップ層は電子をトラップし、前記電荷トラップ層の下に位置する前記半導体基板の表面層には正電荷が蓄積している請求項1記載の半導体集積回路装置。
- 少なくとも隣接する前記ワード線間に挟まれた領域と前記ワード線の側面と対向する領域において、前記電荷トラップ層上にプラズマCVD膜が絶縁膜を介して形成されている請求項1または2記載の半導体集積回路装置。
- 前記ワード線の上方領域および側方領域に電荷トラップ層が形成され、前記電荷トラップ層上に遮光膜が絶縁膜を介して形成されている請求項1または2記載の半導体集積回路装置。
- 前記遮光膜は非ドープ多結晶シリコン膜層である請求項4記載の半導体集積回路装置。
- 前記半導体素子はMONOS型トランジスタを有する不揮発性半導体記憶素子である請求項1または2記載の半導体集積回路装置。
- 前記半導体素子は浮遊ゲート電極型トランジスタを有する不揮発性半導体記憶素子である請求項1または2記載の半導体集積回路装置。
- 半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有かつ延在するように形成してビット線とする第1工程と、
前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有かつ延在するように形成してワード線とする第2工程と、
少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に絶縁膜を形成する第3工程と、
前記絶縁膜上に電荷トラップ層を形成する第4工程と、
前記半導体基板全面をプラズマ雰囲気に晒すことにより、前記電荷トラップ層に電子をトラップさせる第5工程とを含む半導体集積回路装置の製造方法。 - 前記第5工程では、前記半導体基板全面をプラズマ雰囲気に晒す代わりに、プラズマCVD膜を前記電荷トラップ層上に形成することで前記電荷トラップ層に電子をトラップさせる請求項8記載の半導体集積回路装置の製造方法。
- 半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有かつ延在するように形成してビット線とする第1工程と、
前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有かつ延在するように形成してワード線とする第2工程と、
少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に絶縁膜を形成する第3工程と、
前記絶縁膜上に電荷トラップ層を形成する第4工程と、
前記半導体基板上に遮光膜を形成する第5工程と、
前記遮光膜のうち、隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に形成された部分を除去する第6工程と、
前記半導体基板全面に紫外線を照射することにより、前記電荷トラップ層に電子をトラップさせる第7工程とを含む半導体集積回路装置の製造方法。
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JPH06275797A (ja) * | 1993-03-22 | 1994-09-30 | Seiko Instr Inc | 半導体メモリ装置 |
JP2000323679A (ja) * | 1999-05-13 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003338566A (ja) * | 2002-05-21 | 2003-11-28 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその製造方法 |
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2005
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US8501568B2 (en) | 2008-10-21 | 2013-08-06 | Applied Materials, Inc. | Method of forming flash memory with ultraviolet treatment |
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