KR19990021113A - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 콘택플러그가 형성된 층간절연막을 형성하고 상기 반도체기판 상부에 확산방지막인 텅스텐 질화막을 형성한 다음, 상기 턴스텐 질화막 상부에 하부전극, 유전체막 및 상부전극의 적층구조를 형성하는 공정으로 캐패시터를 형성하는 열공정시 상기 콘택플러그와 텅스텐 질화막 사이에 턴스텐 실리사이드의 형성되어 인장응력에 의한 확산방지막 파괴가 방지되고, 상기 텅스텐 질화막의 확산방지막 성능이 우수하여 전극 물질과 다결정실리콘인 콘택플러그 사이의 실리사이드 반응을 억제할 수 있기 때문에 소자의 특성 열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 기존 방지막의 단점인 열공정에 의한 확산 방지막의 열화 현상을 억제하여 캐패시터의 전기적 특성을 향상시키므로서 반도체소자의 고집적화에 적합하도록 하는 반도체소자의 캐패시터 제조방법에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (Eo×Er×A)/T (단, 상기 Eo는 진공유전율, 상기 Er은 유전막의 유전율, 상기 A는 캐패시터의 면적 그리고 상기 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다. 그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.
그리하여, 유전상수 Er이 높은 고유전성의 탄탈륨산화막(Ta2O5), BST (Ba, Sr)TiO3)막, PZT (PbZrTiO3)막, SBT (SrBi2Ta2O9)막 또는 PLZT (PbLaZrTiO3)막 등의 강유전체로 유전체막을 형성하고, 상부 및 하부전극으로 백금(Pt)이나 전도성 산화막을 사용하였다. 여기서, 상기 유전체막 형성공정시 수반되는 약 800℃ 정도의 어닐(anneal) 공정은 전극 물질과 콘택플러그인 폴리실리콘 플러그와의 반응을 막아 주는 확산방지막을 필요로 한다.
그러나, 최근에 사용되고 있는 확산방지막은, TiN/Ti 적층구조로 형성되어 고온 열공정시 실리콘과의 반응으로 티타늄 실리사이드가 형성되고 이때 발생되는 큰 인장응력으로 인하여 확산방지막의 파괴가 일어나게 된다. 따라서, 전극물질과 실리콘 간의 반응이 일어나 저항이 높은 실리사이드를 형성하여 축전기의 전기적 특성을 열화시킨다. 또한, 백금을 전극 재료로 사용할 경우는 산화물 고유전체의 산소가 백금 하부 전극을 통하여 확산함으로써 하지 TiN층의 Ti와 반응하여 산화물을 형성함으로써 백금막이 부풀어 오르는 현상과 함께 TiN과의 계면에서 박리되는 현상이 일어난다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 제조방법은, 콘택플러그와 전극간의 불필요한 반응으로 소자의 특성을 열화시켜 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 생산성을 저하시키며 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 열공정에 의한 확산 방지막의 열화 현상을 억제하여 캐패시터의 전기적 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 12 : 층간절연막
13 : 콘택홀 14 : 콘택플러그
15 ; 텅스텐 질화막 16 : 하부전극
17 : 유전체막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판 상부에 콘택플러그가 형성된 층간절연막을 형성하는 공정과, 상기 반도체기판 상부에 확산방지막인 텅스텐 질화막을 형성하는 공정과, 상기 텅스텐 질화막 상부에 하부전극, 유전체막 및 상부전극의 적층구조를 형성하는 공정을 포함하는 것을 특징으로 한다.
이상의 목적을 달성하기 위한 본 발명의 원리는, 유전상수 Er이 높은 고유 전성의 탄탈륨산화막(Ta2O5), BST (Ba, Sr)TiO3)막, PZT (PbZrTiO3)막, SBT (SrBi2Ta2O9)막, BTO(Bi4Ti3O12)막 또는 PLZT (PbLaZrTiO3)막 등의 강유전체로 유전체막을 형성할 때 하부의 전극 물질과 다결정실리콘 플러그의 확산방지막으로 텅스텐질화막을 사용하는 경우에 있어서, 상기 텅스텐 질화막은 하부전극 형성후 후속공인 산화물 유전체 어닐공정 또는 BPSG 절연막 형성공정 등의 고온 공정에서 텅스텐 질화막과 다결정실리콘 사이에 얇은 실리사이드층을 형성하기 때문에 인장응력에 의한 확산방지막 파괴가 일어나지 않게 된다. 또한, 상기 텅스텐 질화막은 확산방지막 성능이 우수하여 전극 물질과 다결정실리콘 사이의 실사이드 반응을 억제할 수 있기 때문에 종래기술의 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 공정을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리절연막, 워드라인 및 비트라인을 형성하고, 그 상부를 평탄화시키는 층간절연막(12)을 형성한다. 이때, 상기 층간절연막(12)은 BPSG산화막과 같이 유동성이 우수한 절연막으로 형성한다.
그리고, 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 층간절연막(12)을 식각하여 콘택홀(13)을 형성한다. 그리고, 상기 콘택홀(13)을 매립하는 다결정실리콘으로 콘택플러그(14)를 형성한다. (도 1)
그 다음에, 전체표면상부에 확산방지막인 텅스텐 질화막(15)을 PECVD 방법을 이용하여 100~600Å 정도의 두께로 형성한다. 이때, 상기 텅스텐 질화막(15)은 PECVD 방법을 이용하여 폴리 실리콘 이외의 지역인 산화물 위에도 증착할 수 있다.
여기서, 상기 텅스텐 질화막(15)은 WF6-H2-N2계를 사용하되, 증착온도 250~450℃에서 N2-H2플라즈마에 WF6기체를 플로우시켜 PECVD 방법으로 형성한다. 이때, 상기 질소와 수소의 유량비를 조절함으로써 박막의 조성비 및 구조를 변화시킬 수 있다.
예를 들면, 질소 대 수소의 유량비가 0.25~1 사이에서 텅스텐-리치(W-rich)한 텅스텐 나이트라이드(WNX0.5X0.9)을 얻을 수 있다. (도 2)
그 다음, 후속 고온 열공정에서 여분의 텅스텐이 콘택플러그인 다결정실리콘과 반응하여 상기 콘택플러그(14)와 텅스텐 질화막(15)의 계면에 균일하고 얇은 텅스텐 실리사이드(도시안됨)를 형성한다.
그리고, 상기 텅스텐질화막(15) 상에 하부전극(16)을 형성하고, 상기 하부전극(16) 상에 강유전체 (ferroelectric)로 유전체막(17)을 형성한다.
후속공정으로, 상기 유전체막(17) 상에 상부 전극(도시안됨)을 형성한 후, 캐패시터 마스크를 이용한 식각공정으로 캐패시터를 완성한다. (도 3)
상기에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 확산 방지막으로 텅스텐 질화막을 사용하므로써 열공정에 의한 확산방지막의 특성 열화를 방지할 수 있어 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (7)
- 반도체기판 상부에 콘택플러그가 형성된 층간절연막을 형성하는 공정과,상기 반도체기판 상부에 확산방지막인 텅스텐 질화막을 형성하는 공정과,상기 텅스텐 질화막 상부에 하부전극, 유전체막 및 상부전극의 적층구조를 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 텅스텐 질화막(WNX)은 PECVD 방법을 이용하여 증착하되, 반응물로는 WF6-H2-N2계를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 텅스텐 질화막(WNX)은 질소 대 수소의 유량비로 조절하고, 조성범위는 0.5X0.9의 범위를 갖는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 텅스텐 질화막은 100-600Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 텅스텐 질화막은 250~450℃ 정도의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 하부전극은 Pt이나 RuO2, IrO2과 같은 전도성 산화막 중에서 어느 하나를 선택적으로 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1항에 있어서,상기 유전체막은 PZT, SBT, SBNO 및 BTO로 이루어지는 군에서 임의의 한가지를 선택하여 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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