JPH06252276A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06252276A JPH06252276A JP3705493A JP3705493A JPH06252276A JP H06252276 A JPH06252276 A JP H06252276A JP 3705493 A JP3705493 A JP 3705493A JP 3705493 A JP3705493 A JP 3705493A JP H06252276 A JPH06252276 A JP H06252276A
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- manufacturing
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- film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】基板とＡＬ配線間をＰｏｌｙ−ＳｉやＷ等の埋
め込みコンタクトによって接続している半導体装置にお
いて、コンタクト部分の段差を緩和しまたばらつきを抑
えることにより、ＡＬ配線の被覆性を確保し、配線の断
線やボイドがなく、かつ低抵抗の接続を行なう信頼性の
高い半導体装置の製造方法を提供する。 【構成】ポリシリコン等による配線層を形成後した半導
体基板にＢＰＳＧ膜１３を形成する。電気炉中窒素雰囲
気で８５０℃程度の熱処理を加え、ＢＰＳＧを軟化す
る。コンタクトホール１４を開孔した後、Ｐｏｌｙ−Ｓ
ｉ、タングステン等の導電層をＣＶＤ法によりデポジシ
ョンする。コンタクト部以外の導電層をエッチバック
し、埋め込みコンタクト１５を形成する。電気炉中窒素
または、水素を含むアルゴン雰囲気でガラス転移点以上
の熱処理を加えＢＰＳＧ膜を軟化することによってコン
タクト部の段差を緩和する。
め込みコンタクトによって接続している半導体装置にお
いて、コンタクト部分の段差を緩和しまたばらつきを抑
えることにより、ＡＬ配線の被覆性を確保し、配線の断
線やボイドがなく、かつ低抵抗の接続を行なう信頼性の
高い半導体装置の製造方法を提供する。 【構成】ポリシリコン等による配線層を形成後した半導
体基板にＢＰＳＧ膜１３を形成する。電気炉中窒素雰囲
気で８５０℃程度の熱処理を加え、ＢＰＳＧを軟化す
る。コンタクトホール１４を開孔した後、Ｐｏｌｙ−Ｓ
ｉ、タングステン等の導電層をＣＶＤ法によりデポジシ
ョンする。コンタクト部以外の導電層をエッチバック
し、埋め込みコンタクト１５を形成する。電気炉中窒素
または、水素を含むアルゴン雰囲気でガラス転移点以上
の熱処理を加えＢＰＳＧ膜を軟化することによってコン
タクト部の段差を緩和する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に配線間の接続孔に関するものであ
る。
製造方法に関し、特に配線間の接続孔に関するものであ
る。
【０００２】
【従来の技術】従来の半導体装置の層間絶縁膜における
接続孔の形成方法を、図３を用いＰｏｌｙ−Ｓｉによる
埋め込みを例にとり説明する。まず、トランジスタや抵
抗等の半導体素子及びポリシリコン等による配線の形成
された半導体基板３１に不純物を含まない酸化シリコン
膜３２及び、ＢＰＳＧ膜３３のデポジションを行う。電
気炉に入れ、窒素雰囲気中で９００℃２０分程度の熱処
理を加えることによりＢＰＳＧ膜を流動させ、表面を平
坦化する。ここで、酸化膜の合計膜厚は、１０００ｎｍ
である。続いて、上部の配線と下部の基板または、配線
との接続の為の接続孔（コンタクトホール）３４を、フ
ォトリソによるパターニングとＣ2Ｆ6／ＣＨＦ3を主体
とした異方性の高いドライエッチングによって開孔する
（図３（ａ））。ここでのコンタクトホールの直径は、
０．５μｍであり、ほぼ垂直な形状にエッチングされ
る。次に、Ｐを含むＰｏｌｙ−Ｓｉを６２０℃圧力２０
Ｐａの条件で接続孔内部が充填されるように約５００ｎ
ｍデポジションする。続いて、絶縁膜上部のＰｏｌｙ−
ＳｉのみをＳＦ6系のガスを用いて膜厚６００ｎｍ相当
エッチング除去することによって、接続孔内部に導電性
のＰｏｌｙ−Ｓｉを残し埋め込みコンタクト３５を形成
する（図３（ｂ））。続いて配線層としてＡＬまたはＡ
Ｌ合金をスパッタ法によって形成し、パターニングを行
なう（図３（ｃ））。
接続孔の形成方法を、図３を用いＰｏｌｙ−Ｓｉによる
埋め込みを例にとり説明する。まず、トランジスタや抵
抗等の半導体素子及びポリシリコン等による配線の形成
された半導体基板３１に不純物を含まない酸化シリコン
膜３２及び、ＢＰＳＧ膜３３のデポジションを行う。電
気炉に入れ、窒素雰囲気中で９００℃２０分程度の熱処
理を加えることによりＢＰＳＧ膜を流動させ、表面を平
坦化する。ここで、酸化膜の合計膜厚は、１０００ｎｍ
である。続いて、上部の配線と下部の基板または、配線
との接続の為の接続孔（コンタクトホール）３４を、フ
ォトリソによるパターニングとＣ2Ｆ6／ＣＨＦ3を主体
とした異方性の高いドライエッチングによって開孔する
（図３（ａ））。ここでのコンタクトホールの直径は、
０．５μｍであり、ほぼ垂直な形状にエッチングされ
る。次に、Ｐを含むＰｏｌｙ−Ｓｉを６２０℃圧力２０
Ｐａの条件で接続孔内部が充填されるように約５００ｎ
ｍデポジションする。続いて、絶縁膜上部のＰｏｌｙ−
ＳｉのみをＳＦ6系のガスを用いて膜厚６００ｎｍ相当
エッチング除去することによって、接続孔内部に導電性
のＰｏｌｙ−Ｓｉを残し埋め込みコンタクト３５を形成
する（図３（ｂ））。続いて配線層としてＡＬまたはＡ
Ｌ合金をスパッタ法によって形成し、パターニングを行
なう（図３（ｃ））。
【０００３】
【発明が解決しようとする課題】しかしながら、素子が
微細化されても下層配線と上層の配線間の層間絶縁膜は
平坦性の確保と層間容量の低減の必要性から薄くは出来
ないため、接続孔の縮小によってアスペクト比（段差／
穴径の比）が増大する。アスペクト比の大きなコンタク
トの接続には、タングステンやＰｏｌｙ−Ｓｉ等の導電
性のＣＶＤ膜による埋め込みコンタクト形成技術が用い
られるが、この技術においては、絶縁膜上の導電層はす
べて除去しなければ、図４に示すように段差部に残った
導電層によって続く配線のパターニング時に、短絡不良
を起こすことから、Ｐｏｌｙ−Ｓｉの膜厚均一性並びに
エッチング速度の均一性によっては、段差の導電層を除
去するためにエッチング量を多くしなければならない。
しかし、エッチング量を多くすることによって、図３
（ｂ）のごとく、接続孔内部に段差を生じる。図３
（ｃ）および図５に示すごとく段差のアスペクト比が、
大きくなると配線の被覆性は低下し、アスペクト比０．
５において、配線の被覆性は３０％程度となり、信頼性
上の問題を起こす。また、配線の形成時にボイド（空
隙）を生じることで、保護膜（パッシベーション膜）や
多層配線の層間膜の不良を生じやすくなる。また、Ｐｏ
ｌｙ−Ｓｉのエッチングにおいては、Ｐｏｌｙ−Ｓｉの
面積によってエッチング速度が変化するいわゆるローデ
ィング効果によって、接続孔内部のエッチング速度が速
くなり急速にエッチングが進むために前記の段差のばら
つきを増大させる原因となる。
微細化されても下層配線と上層の配線間の層間絶縁膜は
平坦性の確保と層間容量の低減の必要性から薄くは出来
ないため、接続孔の縮小によってアスペクト比（段差／
穴径の比）が増大する。アスペクト比の大きなコンタク
トの接続には、タングステンやＰｏｌｙ−Ｓｉ等の導電
性のＣＶＤ膜による埋め込みコンタクト形成技術が用い
られるが、この技術においては、絶縁膜上の導電層はす
べて除去しなければ、図４に示すように段差部に残った
導電層によって続く配線のパターニング時に、短絡不良
を起こすことから、Ｐｏｌｙ−Ｓｉの膜厚均一性並びに
エッチング速度の均一性によっては、段差の導電層を除
去するためにエッチング量を多くしなければならない。
しかし、エッチング量を多くすることによって、図３
（ｂ）のごとく、接続孔内部に段差を生じる。図３
（ｃ）および図５に示すごとく段差のアスペクト比が、
大きくなると配線の被覆性は低下し、アスペクト比０．
５において、配線の被覆性は３０％程度となり、信頼性
上の問題を起こす。また、配線の形成時にボイド（空
隙）を生じることで、保護膜（パッシベーション膜）や
多層配線の層間膜の不良を生じやすくなる。また、Ｐｏ
ｌｙ−Ｓｉのエッチングにおいては、Ｐｏｌｙ−Ｓｉの
面積によってエッチング速度が変化するいわゆるローデ
ィング効果によって、接続孔内部のエッチング速度が速
くなり急速にエッチングが進むために前記の段差のばら
つきを増大させる原因となる。
【０００４】さらに、微細化したコンタクトにおいて
は、穴径の縮小による抵抗の増大と、コンタクトエッチ
ング時のダメージによる抵抗の増大が問題となるが、抵
抗低減のためのイオン打ち込み及びその熱処理によるダ
メージ回復と活性化のための工程の増加が避けられない
状況にある。しかし、ＢＰＳＧ膜中の不純物の拡散によ
ってシリコン基板の不純物が打ち消されて抵抗が増加す
る問題も生じる。
は、穴径の縮小による抵抗の増大と、コンタクトエッチ
ング時のダメージによる抵抗の増大が問題となるが、抵
抗低減のためのイオン打ち込み及びその熱処理によるダ
メージ回復と活性化のための工程の増加が避けられない
状況にある。しかし、ＢＰＳＧ膜中の不純物の拡散によ
ってシリコン基板の不純物が打ち消されて抵抗が増加す
る問題も生じる。
【０００５】また、タングステンによる埋め込みコンタ
クト技術では、コンタクトホールの開孔後に、ＴｉとＴ
ｉＮ膜の積層による密着層の形成とＴｉのシリサイド化
のための熱処理を行なっているが、コンタクト抵抗を下
げるために省略できない。
クト技術では、コンタクトホールの開孔後に、ＴｉとＴ
ｉＮ膜の積層による密着層の形成とＴｉのシリサイド化
のための熱処理を行なっているが、コンタクト抵抗を下
げるために省略できない。
【０００６】しかるに本発明は、かかる課題を解決する
ものであり、その目的とするところは、埋め込みコンタ
クト形成時の段差のばらつきを抑え、かつコンタクト部
分の段差を減少することによって配線の断線やボイドが
なく、かつ低抵抗の接続を行なう信頼性の高い半導体装
置の製造方法を提供するものである。
ものであり、その目的とするところは、埋め込みコンタ
クト形成時の段差のばらつきを抑え、かつコンタクト部
分の段差を減少することによって配線の断線やボイドが
なく、かつ低抵抗の接続を行なう信頼性の高い半導体装
置の製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、配線間の絶縁膜としてＢ（ホウ素）また
はＰ（燐）等の不純物をドーピングしたＣＶＤ法による
絶縁膜を用い、上部配線との接続を埋め込みによって形
成する半導体装置において、該埋め込み層の形成を、
ａ）導電層を形成する工程と、ｂ）絶縁膜上部の該導電
層を除去する工程と、ｃ）ガラス転移点以上の熱処理を
加えることにより、接続孔の段差を緩和する工程からな
ることを特徴とする。
の製造方法は、配線間の絶縁膜としてＢ（ホウ素）また
はＰ（燐）等の不純物をドーピングしたＣＶＤ法による
絶縁膜を用い、上部配線との接続を埋め込みによって形
成する半導体装置において、該埋め込み層の形成を、
ａ）導電層を形成する工程と、ｂ）絶縁膜上部の該導電
層を除去する工程と、ｃ）ガラス転移点以上の熱処理を
加えることにより、接続孔の段差を緩和する工程からな
ることを特徴とする。
【０００８】また、前記の導電層をＣＶＤ法による多結
晶シリコン（Ｐｏｌｙ−Ｓｉ）により形成すること特徴
とする。あるいは、前記熱処理雰囲気を窒素雰囲気とす
ること特徴とする。あるいは前記、熱処理雰囲気を水素
とアルゴンの混合雰囲気とすること特徴とする。
晶シリコン（Ｐｏｌｙ−Ｓｉ）により形成すること特徴
とする。あるいは、前記熱処理雰囲気を窒素雰囲気とす
ること特徴とする。あるいは前記、熱処理雰囲気を水素
とアルゴンの混合雰囲気とすること特徴とする。
【０００９】また、本発明による半導体装置の製造方法
は、配線間の絶縁膜としてＢ（ホウ素）またはＰ（燐）
等の不純物をドーピングしたＣＶＤ法による絶縁膜を用
い、上部配線との接続を埋め込みによって形成する半導
体装置において、該埋め込み層の形成を、ａ）密着層を
形成する工程と、ｂ）導電層を形成する工程と、ｃ）絶
縁膜上部の該導電層を除去する工程と、ｄ）ガラス転移
点以上の熱処理を加えることにより、接続孔の段差を緩
和する工程とからなることを特徴とする。 また、前記
の導電層をＣＶＤ法によるタングステン（Ｗ）により形
成することを特徴とする。あるいは前記の密着層をスパ
ッタ法によるＴｉ膜あるいはＴｉシリサイド膜あるいは
ＴｉとＴｉＮの積層膜により形成することを特徴とす
る。あるいは、前記の密着層をスパッタ法によるＴｉと
ＴｉＷの積層膜により形成することを特徴とする。ある
いは前記の密着層をＣＶＤ法によるＴｉとＴｉＮの積層
膜により形成することを特徴とする。あるいは前記の熱
処理雰囲気を窒素雰囲気とすること特徴とする。あるい
は、前記の熱処理雰囲気を水素とアルゴンの混合雰囲気
とすること特徴とする。
は、配線間の絶縁膜としてＢ（ホウ素）またはＰ（燐）
等の不純物をドーピングしたＣＶＤ法による絶縁膜を用
い、上部配線との接続を埋め込みによって形成する半導
体装置において、該埋め込み層の形成を、ａ）密着層を
形成する工程と、ｂ）導電層を形成する工程と、ｃ）絶
縁膜上部の該導電層を除去する工程と、ｄ）ガラス転移
点以上の熱処理を加えることにより、接続孔の段差を緩
和する工程とからなることを特徴とする。 また、前記
の導電層をＣＶＤ法によるタングステン（Ｗ）により形
成することを特徴とする。あるいは前記の密着層をスパ
ッタ法によるＴｉ膜あるいはＴｉシリサイド膜あるいは
ＴｉとＴｉＮの積層膜により形成することを特徴とす
る。あるいは、前記の密着層をスパッタ法によるＴｉと
ＴｉＷの積層膜により形成することを特徴とする。ある
いは前記の密着層をＣＶＤ法によるＴｉとＴｉＮの積層
膜により形成することを特徴とする。あるいは前記の熱
処理雰囲気を窒素雰囲気とすること特徴とする。あるい
は、前記の熱処理雰囲気を水素とアルゴンの混合雰囲気
とすること特徴とする。
【００１０】また、本発明による半導体装置の製造方法
は、配線間の絶縁膜としてＢ（ホウ素）またはＰ（燐）
等の不純物をドーピングしたＣＶＤ法による絶縁膜を用
い、上部配線との接続を埋め込み層によって形成する半
導体装置において、該埋め込み層の形成を、ａ）接続孔
のみに選択的に導電層を形成する工程と、ｂ）ガラス転
移点以上の熱処理を加えることにより、接続孔の段差を
緩和する工程とからなることを特徴とする。また、前記
導電層をタングステンの選択ＣＶＤにより形成すること
特徴とする。
は、配線間の絶縁膜としてＢ（ホウ素）またはＰ（燐）
等の不純物をドーピングしたＣＶＤ法による絶縁膜を用
い、上部配線との接続を埋め込み層によって形成する半
導体装置において、該埋め込み層の形成を、ａ）接続孔
のみに選択的に導電層を形成する工程と、ｂ）ガラス転
移点以上の熱処理を加えることにより、接続孔の段差を
緩和する工程とからなることを特徴とする。また、前記
導電層をタングステンの選択ＣＶＤにより形成すること
特徴とする。
【００１１】また、本発明による半導体装置は、配線間
の接続をＰｏｌｙ−Ｓｉの埋め込みによっておこない、
かつ接続孔上部の絶縁膜に傾斜を持つことを特徴とす
る。
の接続をＰｏｌｙ−Ｓｉの埋め込みによっておこない、
かつ接続孔上部の絶縁膜に傾斜を持つことを特徴とす
る。
【００１２】また、本発明による半導体装置は、下層の
シリコン基板または、Ｓｉを含む配線層と上層のＡＬ合
金との接続を、Ｔｉシリサイド、ＴｉＮまたはＴｉＷ、
タングステンの埋め込みによっておこない、かつ接続孔
上部の絶縁膜に傾斜を持つことを特徴とする。
シリコン基板または、Ｓｉを含む配線層と上層のＡＬ合
金との接続を、Ｔｉシリサイド、ＴｉＮまたはＴｉＷ、
タングステンの埋め込みによっておこない、かつ接続孔
上部の絶縁膜に傾斜を持つことを特徴とする。
【００１３】
【実施例】以下本発明の実施例における工程を、図１に
示す概略断面図に基づいて詳細に説明する。
示す概略断面図に基づいて詳細に説明する。
【００１４】まず、トランジスタや抵抗等の半導体素子
及びポリシリコン等による配線の形成された半導体基板
１１に、第一層の不純物を含まないＣＶＤ法による酸化
シリコン膜１２をＳｉＨ4／Ｎ2Ｏ系の減圧ＣＶＤ法によ
り膜厚約２００ｎｍデポジションする。つづいてＳｉＨ
4／Ｏ2／ＰＨ3／Ｂ2Ｈ6系のＢＰＳＧ膜１３を膜厚約１
μｍデポジションする。その後、半導体基板を電気炉内
にいれ窒素雰囲気中約８５０℃２０分の熱処理を加える
ことによりガラス転移点の低いＢＰＳＧ膜を流動させ、
表面を平坦化する。ここで、酸化シリコン膜１２とＢＰ
ＳＧ膜１３は下層の配線と上層のＡＬ配線との層間絶縁
膜としての機能を果たす。平坦化と層間容量の低減のた
め、ある程度膜厚を厚くする必要がある。
及びポリシリコン等による配線の形成された半導体基板
１１に、第一層の不純物を含まないＣＶＤ法による酸化
シリコン膜１２をＳｉＨ4／Ｎ2Ｏ系の減圧ＣＶＤ法によ
り膜厚約２００ｎｍデポジションする。つづいてＳｉＨ
4／Ｏ2／ＰＨ3／Ｂ2Ｈ6系のＢＰＳＧ膜１３を膜厚約１
μｍデポジションする。その後、半導体基板を電気炉内
にいれ窒素雰囲気中約８５０℃２０分の熱処理を加える
ことによりガラス転移点の低いＢＰＳＧ膜を流動させ、
表面を平坦化する。ここで、酸化シリコン膜１２とＢＰ
ＳＧ膜１３は下層の配線と上層のＡＬ配線との層間絶縁
膜としての機能を果たす。平坦化と層間容量の低減のた
め、ある程度膜厚を厚くする必要がある。
【００１５】平坦化の終了後、ｉ線を用いたフォトリソ
によって、最小０．５μｍのコンタクトホールのパター
ニングを行なう。続いて、Ｃ2Ｆ6／ＣＨＦ3ガス系によ
るドライエッチングによってコンタクトホール１４の開
孔を行なう。ここでは、異方性の高いエッチング条件に
よってほぼ垂直な形状のコンタクトホールを形成してい
る（図１（ａ））。
によって、最小０．５μｍのコンタクトホールのパター
ニングを行なう。続いて、Ｃ2Ｆ6／ＣＨＦ3ガス系によ
るドライエッチングによってコンタクトホール１４の開
孔を行なう。ここでは、異方性の高いエッチング条件に
よってほぼ垂直な形状のコンタクトホールを形成してい
る（図１（ａ））。
【００１６】次に、ＳｉＨ4／ＰＨ3ガスを用いたＣＶＤ
法によって温度６２０℃、圧力２０Ｐａの条件のもと
で、約５００ｎｍのＰを含むＰｏｌｙ−Ｓｉのデボジシ
ョンを行い、コンタクトホール内部にＰｏｌｙ−Ｓｉを
埋め込む。ここでの膜厚のばらつきは、ＣＶＤ装置の特
性上４６０ｎｍ〜５４０ｎｍの範囲である。
法によって温度６２０℃、圧力２０Ｐａの条件のもと
で、約５００ｎｍのＰを含むＰｏｌｙ−Ｓｉのデボジシ
ョンを行い、コンタクトホール内部にＰｏｌｙ−Ｓｉを
埋め込む。ここでの膜厚のばらつきは、ＣＶＤ装置の特
性上４６０ｎｍ〜５４０ｎｍの範囲である。
【００１７】絶縁膜上部のＰｏｌｙ−ＳｉをＳＦ6系の
ガスを用いて平均６００ｎｍ相当エッチングする。エッ
チングのばらつきは５５０ｎｍ〜６６０ｎｍであり、先
のＰｏｌｙ−Ｓｉの膜厚ばらつきの関係から、コンタク
トホールの段差は２００ｎｍ程度の段差が生じる。さら
に、コンタクトホールのみにＰｏｌｙ−Ｓｉがのこる領
域では、Ｐｏｌｙ−Ｓｉの面積が小さくなるために急激
にエッチングが速くなり実際の段差はウェハー内の分布
および、ウェハー間のばらつきを含めて１００ｎｍ〜３
００ｎｍとなり、アスペクト比は最大０．６となる（図
１（ｂ））。
ガスを用いて平均６００ｎｍ相当エッチングする。エッ
チングのばらつきは５５０ｎｍ〜６６０ｎｍであり、先
のＰｏｌｙ−Ｓｉの膜厚ばらつきの関係から、コンタク
トホールの段差は２００ｎｍ程度の段差が生じる。さら
に、コンタクトホールのみにＰｏｌｙ−Ｓｉがのこる領
域では、Ｐｏｌｙ−Ｓｉの面積が小さくなるために急激
にエッチングが速くなり実際の段差はウェハー内の分布
および、ウェハー間のばらつきを含めて１００ｎｍ〜３
００ｎｍとなり、アスペクト比は最大０．６となる（図
１（ｂ））。
【００１８】その後、半導体基板を電気炉内にいれ窒素
雰囲気で、４００℃でのローディング、８５０℃まで１
０℃／ｍｉｎの昇温速度でランピング、２０分間の温度
保持、４００℃への降温のプロセスによって不純物拡散
層の活性化と段差の緩和を同時に行なった。ガラス転移
点の低いＢＰＳＧ膜を流動させることによって段差を丸
め開孔部を大きくすることが可能となる（図１
（ｃ））。
雰囲気で、４００℃でのローディング、８５０℃まで１
０℃／ｍｉｎの昇温速度でランピング、２０分間の温度
保持、４００℃への降温のプロセスによって不純物拡散
層の活性化と段差の緩和を同時に行なった。ガラス転移
点の低いＢＰＳＧ膜を流動させることによって段差を丸
め開孔部を大きくすることが可能となる（図１
（ｃ））。
【００１９】開孔部が大きくなることによって、段差の
アスペクト比は０．４以下と小さくなりスパッタによる
ＡＬ配線層の形成を行っても、ＡＬ配線の段差被覆性は
６０％以上確保できる（図１（ｄ））。つづいて、ＡＬ
配線２６のパターニング、パッシベーション膜の形成、
ＰＡＤ部の開孔等の工程を経て半導体装置が完成され
る。
アスペクト比は０．４以下と小さくなりスパッタによる
ＡＬ配線層の形成を行っても、ＡＬ配線の段差被覆性は
６０％以上確保できる（図１（ｄ））。つづいて、ＡＬ
配線２６のパターニング、パッシベーション膜の形成、
ＰＡＤ部の開孔等の工程を経て半導体装置が完成され
る。
【００２０】コンタクト開孔後に熱処理を行い、コンタ
クトホールをテーパー化する、いわゆるコンタクトリフ
ロー技術においては、ＢＰＳＧ膜から放出するＰやＢに
よるコンタクト抵抗の増加が観察され、微細化する上で
問題となるが、本発明においては、Ｐｏｌｙ−Ｓｉが存
在するために抵抗の増加は生じない。
クトホールをテーパー化する、いわゆるコンタクトリフ
ロー技術においては、ＢＰＳＧ膜から放出するＰやＢに
よるコンタクト抵抗の増加が観察され、微細化する上で
問題となるが、本発明においては、Ｐｏｌｙ−Ｓｉが存
在するために抵抗の増加は生じない。
【００２１】次に、本発明における実施例としてＴｉ／
ＴｉＮによる密着層とタングステンによる埋め込みコン
タクトに適用した場合について図２に示す概略断面図に
基づいて詳細に説明する。
ＴｉＮによる密着層とタングステンによる埋め込みコン
タクトに適用した場合について図２に示す概略断面図に
基づいて詳細に説明する。
【００２２】コンタクトホール形成までは、図１（ａ）
と同様に、トランジスタや抵抗等の半導体素子及びポリ
シリコン等による配線の形成された半導体基板３１に、
第一層の不純物を含まないＣＶＤ法による酸化シリコン
膜２２をＳｉＨ4／Ｎ2Ｏ系の減圧ＣＶＤ法により膜厚約
２００ｎｍデポジションする。つづいてＳｉＨ4／Ｏ2／
ＰＨ3／Ｂ2Ｈ6系のＢＰＳＧ膜２３を膜厚約１μｍデポ
ジションする。その後、半導体基板を電気炉内にいれ窒
素雰囲気中約８５０℃２０分の熱処理を加えることによ
りガラス転移点の低いＢＰＳＧ膜を流動させ、表面を平
坦化する。ここでは、ＢＰＳＧ膜中のＰ濃度は４ｗｔ
％、Ｂ濃度は４ｗｔ％であり、８５０℃の熱処理によっ
て軟化し、段差を緩和する。
と同様に、トランジスタや抵抗等の半導体素子及びポリ
シリコン等による配線の形成された半導体基板３１に、
第一層の不純物を含まないＣＶＤ法による酸化シリコン
膜２２をＳｉＨ4／Ｎ2Ｏ系の減圧ＣＶＤ法により膜厚約
２００ｎｍデポジションする。つづいてＳｉＨ4／Ｏ2／
ＰＨ3／Ｂ2Ｈ6系のＢＰＳＧ膜２３を膜厚約１μｍデポ
ジションする。その後、半導体基板を電気炉内にいれ窒
素雰囲気中約８５０℃２０分の熱処理を加えることによ
りガラス転移点の低いＢＰＳＧ膜を流動させ、表面を平
坦化する。ここでは、ＢＰＳＧ膜中のＰ濃度は４ｗｔ
％、Ｂ濃度は４ｗｔ％であり、８５０℃の熱処理によっ
て軟化し、段差を緩和する。
【００２３】平坦化の終了後、ｉ線を用いたフォトリソ
によって、最小０．５μｍのコンタクトホールのパター
ニングを行なう。続いて、Ｃ2Ｆ6／ＣＨＦ3ガス系によ
るドライエッチングによってコンタクトホール３４の開
孔を行なう。ここでは、異方性の高いエッチング条件に
よってほぼ垂直な形状のコンタクトホールを形成してい
る（図２（ａ））。
によって、最小０．５μｍのコンタクトホールのパター
ニングを行なう。続いて、Ｃ2Ｆ6／ＣＨＦ3ガス系によ
るドライエッチングによってコンタクトホール３４の開
孔を行なう。ここでは、異方性の高いエッチング条件に
よってほぼ垂直な形状のコンタクトホールを形成してい
る（図２（ａ））。
【００２４】次に、スパッタ法によって、約６０ｎｍの
Ｔｉ層と約１００ｎｍのＴｉＮ層の積層膜２７を形成す
る。この層は、タングステンと酸化シリコン膜とのはが
れを防止する密着層としての機能を持っている。次に半
導体基板を電気炉内にいれ水素を約３％含むアルゴン雰
囲気中約６００℃２０分の熱処理を加え、Ｔｉをシリサ
イド化する。Ｔｉをシリサイド化することによってシリ
コンとＴｉＮとの抵抗を下げている。次に、六ふっ化タ
ングステン（ＷＦ6）をモノシラン（ＳｉＨ4）によって
還元するＣＶＤ法によって温度４５０℃、圧力６０Ｐａ
の条件のもとで、約５００ｎｍのタングステン膜のデボ
ジションを行い、コンタクトホール内部にタングステン
２５を埋め込む。ここでの膜厚のばらつきは、ＣＶＤ装
置の特性上４６０ｎｍ〜５４０ｎｍの範囲である。
Ｔｉ層と約１００ｎｍのＴｉＮ層の積層膜２７を形成す
る。この層は、タングステンと酸化シリコン膜とのはが
れを防止する密着層としての機能を持っている。次に半
導体基板を電気炉内にいれ水素を約３％含むアルゴン雰
囲気中約６００℃２０分の熱処理を加え、Ｔｉをシリサ
イド化する。Ｔｉをシリサイド化することによってシリ
コンとＴｉＮとの抵抗を下げている。次に、六ふっ化タ
ングステン（ＷＦ6）をモノシラン（ＳｉＨ4）によって
還元するＣＶＤ法によって温度４５０℃、圧力６０Ｐａ
の条件のもとで、約５００ｎｍのタングステン膜のデボ
ジションを行い、コンタクトホール内部にタングステン
２５を埋め込む。ここでの膜厚のばらつきは、ＣＶＤ装
置の特性上４６０ｎｍ〜５４０ｎｍの範囲である。
【００２５】続いて絶縁膜上部のタングステンをＳＦ6
系のガスを用いて平均６００ｎｍ相当エッチングする。
エッチングのばらつきは５５０ｎｍ〜６６０ｎｍであ
り、先のタングステンの膜厚ばらつきの関係から、コン
タクトホールの段差は２００ｎｍ程度の段差が生じる。
さらに、コンタクトホールのみにタングステンがのこる
領域では、タングステンの面積が小さくなるために急激
にエッチングが速くなり実際の段差はウェハー内の分布
および、ウェハー間のばらつきを含めて１００ｎｍ〜３
００ｎｍとなる。つづいて、酸化シリコン膜上のＴｉと
ＴｉＮの積層膜による密着層をＣｌ系のガスを用いてエ
ッチングする（図２（ｂ））。
系のガスを用いて平均６００ｎｍ相当エッチングする。
エッチングのばらつきは５５０ｎｍ〜６６０ｎｍであ
り、先のタングステンの膜厚ばらつきの関係から、コン
タクトホールの段差は２００ｎｍ程度の段差が生じる。
さらに、コンタクトホールのみにタングステンがのこる
領域では、タングステンの面積が小さくなるために急激
にエッチングが速くなり実際の段差はウェハー内の分布
および、ウェハー間のばらつきを含めて１００ｎｍ〜３
００ｎｍとなる。つづいて、酸化シリコン膜上のＴｉと
ＴｉＮの積層膜による密着層をＣｌ系のガスを用いてエ
ッチングする（図２（ｂ））。
【００２６】その後、半導体基板を電気炉内にいれ窒素
雰囲気で、４００℃でのローディング、８５０℃まで１
０℃／ｍｉｎの昇温速度でランピング、２０分間の温度
保持、４００℃への降温のプロセスによって不純物拡散
層の活性化と段差の緩和を同時に行なった。ガラス転移
点の低いＢＰＳＧ膜を流動させることによって段差を丸
め開孔部を大きくし（図２（ｃ））。
雰囲気で、４００℃でのローディング、８５０℃まで１
０℃／ｍｉｎの昇温速度でランピング、２０分間の温度
保持、４００℃への降温のプロセスによって不純物拡散
層の活性化と段差の緩和を同時に行なった。ガラス転移
点の低いＢＰＳＧ膜を流動させることによって段差を丸
め開孔部を大きくし（図２（ｃ））。
【００２７】開孔部が大きくなることによって、段差の
アスペクト比は０．４以下と小さくなりスパッタによる
ＡＬ配線層の形成を行っても、ＡＬ配線の段差被覆性は
６０％以上確保できる（図２（ｄ））。つづいて、フォ
ト・リソ技術によるＡＬ配線２６のパターニング、パッ
シベーション膜の形成、ＰＡＤ部の開孔等の工程を経て
半導体装置が完成される。
アスペクト比は０．４以下と小さくなりスパッタによる
ＡＬ配線層の形成を行っても、ＡＬ配線の段差被覆性は
６０％以上確保できる（図２（ｄ））。つづいて、フォ
ト・リソ技術によるＡＬ配線２６のパターニング、パッ
シベーション膜の形成、ＰＡＤ部の開孔等の工程を経て
半導体装置が完成される。
【００２８】この実施例においても、コンタクトホール
の段差を緩和する熱処理時にホール部にタングステンが
存在するためにコンタクト抵抗の増加は生じない。
の段差を緩和する熱処理時にホール部にタングステンが
存在するためにコンタクト抵抗の増加は生じない。
【００２９】いづれの実施例においても、埋め込んだ導
電層のエッチング後に多少の段差のばらつきを生じても
リフローの形状が多少変わるもののＡＬの段差被覆性は
充分確保できる。
電層のエッチング後に多少の段差のばらつきを生じても
リフローの形状が多少変わるもののＡＬの段差被覆性は
充分確保できる。
【００３０】さらに、コンタクトホール開孔後に、コン
タクト抵抗低減のためのイオン打ち込みを行なった場合
には活性化のための熱処理を段差緩和のための熱処理と
兼ねることができ工程の簡略化が可能となる。この場
合、コンタクトホールの開孔、Ｐｏｌｙ−Ｓｉ等の埋め
込みコンタクトの形成の後、窒素雰囲気で、４００℃で
のローディング、８５０℃まで１０℃／ｍｉｎの昇温速
度でランピング、２０分間の温度保持、４００℃への降
温のプロセスによって活性化と段差の緩和を同時に行な
った。従来の方法に比べ、ＢＰＳＧ膜中からの不純物の
拡散がなくなり、コンタクト抵抗は８０オームから４０
オームに低減できた。
タクト抵抗低減のためのイオン打ち込みを行なった場合
には活性化のための熱処理を段差緩和のための熱処理と
兼ねることができ工程の簡略化が可能となる。この場
合、コンタクトホールの開孔、Ｐｏｌｙ−Ｓｉ等の埋め
込みコンタクトの形成の後、窒素雰囲気で、４００℃で
のローディング、８５０℃まで１０℃／ｍｉｎの昇温速
度でランピング、２０分間の温度保持、４００℃への降
温のプロセスによって活性化と段差の緩和を同時に行な
った。従来の方法に比べ、ＢＰＳＧ膜中からの不純物の
拡散がなくなり、コンタクト抵抗は８０オームから４０
オームに低減できた。
【００３１】また、段差緩和のための熱処理雰囲気を水
素／アルゴン雰囲気とすることで、Ｐｏｌｙ−Ｓｉ界面
のタングリングボンドの水素終端化のための処理と、Ｔ
ｉのシリサイド化のための熱処理を兼用することが可能
となり、コンタクト抵抗の低減と安定化に寄与する。こ
の場合、コンタクトホールの開孔、ＴｉとＴｉＮの密着
層の形成、Ｗ等の埋め込みコンタクトの形成の後、水素
３％を含むアルゴン雰囲気で、４００℃でのローディン
グ、８５０℃まで１０℃／ｍｉｎの昇温速度でランピン
グ、２０分間の温度保持、４００℃への降温のプロセス
によってＴｉのシリサイド化、水素終端処理および段差
の緩和を同時に行うため密着層形成後のシリサイド化の
ための熱処理を省略でき工程増を防ぐことが出来る。従
来の方法に比べ、ＢＰＳＧ膜中からの不純物の拡散がな
くなり、コンタクト抵抗は８０オームから３５オームに
低減できた。
素／アルゴン雰囲気とすることで、Ｐｏｌｙ−Ｓｉ界面
のタングリングボンドの水素終端化のための処理と、Ｔ
ｉのシリサイド化のための熱処理を兼用することが可能
となり、コンタクト抵抗の低減と安定化に寄与する。こ
の場合、コンタクトホールの開孔、ＴｉとＴｉＮの密着
層の形成、Ｗ等の埋め込みコンタクトの形成の後、水素
３％を含むアルゴン雰囲気で、４００℃でのローディン
グ、８５０℃まで１０℃／ｍｉｎの昇温速度でランピン
グ、２０分間の温度保持、４００℃への降温のプロセス
によってＴｉのシリサイド化、水素終端処理および段差
の緩和を同時に行うため密着層形成後のシリサイド化の
ための熱処理を省略でき工程増を防ぐことが出来る。従
来の方法に比べ、ＢＰＳＧ膜中からの不純物の拡散がな
くなり、コンタクト抵抗は８０オームから３５オームに
低減できた。
【００３２】実施例では、埋め込み層形成後の熱処理を
電気炉としているが、ランプ加熱を用いた場合にも同様
に適用可能である。この場合窒素雰囲気における１０５
０℃３０秒程度の加熱によって段差を緩和するとともに
拡散層の活性化を行なう。ランプによる急速加熱では、
拡散層の広がりを低減でき微細化に対応出来る。
電気炉としているが、ランプ加熱を用いた場合にも同様
に適用可能である。この場合窒素雰囲気における１０５
０℃３０秒程度の加熱によって段差を緩和するとともに
拡散層の活性化を行なう。ランプによる急速加熱では、
拡散層の広がりを低減でき微細化に対応出来る。
【００３３】熱処理の温度はデバイスの許容量と平坦性
によって決定されるが、ＢＰＳＧ膜の不純物濃度と熱処
理条件を適当に選ぶことによって埋め込みコンタクト部
にＢＰＳＧは流れ込まず、安定した形状を得ることがで
きる。
によって決定されるが、ＢＰＳＧ膜の不純物濃度と熱処
理条件を適当に選ぶことによって埋め込みコンタクト部
にＢＰＳＧは流れ込まず、安定した形状を得ることがで
きる。
【００３４】また、実施例では、酸化シリコン膜とタン
グステンの密着層としてスパッタ法によるＴｉとＴｉＮ
の積層膜について述べたが、スパッタ法によるＴｉとＴ
ｉＷ膜についても同様の効果が得られる。さらに、微細
化したコンタクトホールの埋め込みに関しては、ＣＶＤ
法によるＴｉとＴｉＮの密着層によってこれらの膜の被
覆性が向上し、タングステンのボイド（空隙）がなくな
って良好な埋め込みコンタクトを形成できた。
グステンの密着層としてスパッタ法によるＴｉとＴｉＮ
の積層膜について述べたが、スパッタ法によるＴｉとＴ
ｉＷ膜についても同様の効果が得られる。さらに、微細
化したコンタクトホールの埋め込みに関しては、ＣＶＤ
法によるＴｉとＴｉＮの密着層によってこれらの膜の被
覆性が向上し、タングステンのボイド（空隙）がなくな
って良好な埋め込みコンタクトを形成できた。
【００３５】また、選択ＣＶＤを用いた埋め込みコンタ
クトの形成についても同様に適用できる。この場合、コ
ンタクトホールの開孔後、六ふっ化タングステン（ＷＦ
6）を水素Ｈ2またはＳｉＨ4によって還元する選択ＣＶ
Ｄによってコンタクトホール内にのみＷを充填する。選
択ＣＶＤにおいてはＰｏｌｙ−Ｓｉによる配線層とシリ
コン基板との段差の違いとによって、コンタクト部にも
段差を反映する。また、シリコン中の不純物の違い、拡
散層とＰｏｌｙ−Ｓｉとの違いによってタングステンの
成長速度に違いが生じることが知られているが、これに
よってコンタクト内部に段差が生じ部分的にアスペクト
比が０．５を越えるようになる。よって、本発明を適用
することによって段差を緩和する事が可能となる。
クトの形成についても同様に適用できる。この場合、コ
ンタクトホールの開孔後、六ふっ化タングステン（ＷＦ
6）を水素Ｈ2またはＳｉＨ4によって還元する選択ＣＶ
Ｄによってコンタクトホール内にのみＷを充填する。選
択ＣＶＤにおいてはＰｏｌｙ−Ｓｉによる配線層とシリ
コン基板との段差の違いとによって、コンタクト部にも
段差を反映する。また、シリコン中の不純物の違い、拡
散層とＰｏｌｙ−Ｓｉとの違いによってタングステンの
成長速度に違いが生じることが知られているが、これに
よってコンタクト内部に段差が生じ部分的にアスペクト
比が０．５を越えるようになる。よって、本発明を適用
することによって段差を緩和する事が可能となる。
【００３６】
【発明の効果】以上の如く本発明によれば、埋め込みコ
ンタクトを用いた半導体装置のＡＬ配線の段差被覆性を
向上することが可能となり、半導体素子およびコンタク
トホールが微細化した場合においても配線の断線による
歩留り低下の問題や段差被覆性の低下による信頼性に関
わる不良を回避することができる。また、コンタクト抵
抗の増加を防止したコンタクト形成技術を提供しするこ
とで、高速化かつ微細な半導体装置を提供することが可
能となる。
ンタクトを用いた半導体装置のＡＬ配線の段差被覆性を
向上することが可能となり、半導体素子およびコンタク
トホールが微細化した場合においても配線の断線による
歩留り低下の問題や段差被覆性の低下による信頼性に関
わる不良を回避することができる。また、コンタクト抵
抗の増加を防止したコンタクト形成技術を提供しするこ
とで、高速化かつ微細な半導体装置を提供することが可
能となる。
【図面の簡単な説明】
【図１】 （ａ）〜（ｄ）は本発明の一実施例における
半導体装置の製造方法を示す概略断面図。
半導体装置の製造方法を示す概略断面図。
【図２】 （ａ）〜（ｄ）は本発明の一実施例における
半導体装置の製造方法を示す概略断面図。
半導体装置の製造方法を示す概略断面図。
【図３】 （ａ）〜（ｃ）は従来の半導体装置の製造方
法を示す概略断面図。
法を示す概略断面図。
【図４】 従来の半導体装置の問題点を示す断面図。
【図５】 配線の段差被覆性を示すグラフ。
【符号の説明】 １１，２１，３１・・・半導体基板 １２，２２，３２・・・ＣＶＤ法酸化シリコン膜 １３，２３，３３・・・ＢＰＳＧ膜 １４，２４，３４・・・コンタクトホール １５・・・Ｐｏｌｙ−Ｓｉ ２５，３５・・・タングステン １６，２６，３６・・・ＡＬ配線 ２７・・・密着層 ４８・・・導電層のエッチング残り
Claims (15)
- 【請求項１】 配線間の絶縁膜としてＢ（ホウ素）また
はＰ（燐）等の不純物をドーピングしたＣＶＤ法による
絶縁膜を用い、上部配線との接続を埋め込み層によって
形成する半導体装置において、該埋め込み層の形成を ａ）導電層を形成する工程と、 ｂ）絶縁膜上部の該導電層を除去する工程と、 ｃ）ガラス転移点以上の熱処理を加えることにより、接
続孔の段差を緩和する工程 からなることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の導電層をＣＶＤ法による
多結晶シリコン（Ｐｏｌｙ−Ｓｉ）により形成すること
特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の熱処理雰囲気を窒素雰囲
気とすること特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の熱処理雰囲気を水素もし
くは、水素と不活性ガスとの混合雰囲気とすること特徴
とする半導体装置の製造方法。 - 【請求項５】 配線間の絶縁膜としてＢ（ホウ素）また
はＰ（燐）等の不純物をドーピングしたＣＶＤ法による
絶縁膜を用い、上部配線との接続を埋め込み層によって
形成する半導体装置において、該埋め込み層の形成を。 ａ）密着層を形成する工程と ｂ）導電層を形成する工程と、 ｃ）絶縁膜上部の該導電層を除去する工程と、 ｄ）ガラス転移点以上の熱処理を加えることにより、接
続孔の段差を緩和する工程 とからなることを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の導電層をＣＶＤ法による
タングステン（Ｗ）またはタングステンシリサイドによ
り形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の密着層をスパッタ法によ
るＴｉ膜あるいはＴｉシリサイド膜あるいはＴｉとＴｉ
Ｎの積層膜により形成することを特徴とする半導体装置
の製造方法。 - 【請求項８】 請求項５記載の密着層をスパッタ法によ
るＴｉとＴｉＷの積層膜により形成することを特徴とす
る半導体装置の製造方法。 - 【請求項９】 請求項５記載の密着層をＣＶＤ法による
ＴｉとＴｉＮの積層膜により形成することを特徴とする
半導体装置の製造方法。 - 【請求項１０】 請求項５記載の熱処理雰囲気を窒素雰
囲気とすること特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項５記載の熱処理雰囲気を水素も
しくは、水素と不活性ガスの混合雰囲気とすること特徴
とする半導体装置の製造方法。 - 【請求項１２】 配線間の絶縁膜としてＢ（ホウ素）ま
たはＰ（燐）等の不純物をドーピングしたＣＶＤ法によ
る絶縁膜を用い、上部配線との接続を埋め込み層によっ
て形成する半導体装置において、該埋め込み層の形成を ａ）接続孔のみに選択的に導電層を形成する工程と、 ｂ）ガラス転移点以上の熱処理を加えることにより、接
続孔の段差を緩和する工程 とからなることを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２記載の導電層をタングステ
ンの選択ＣＶＤにより形成すること特徴とする半導体装
置の製造方法。 - 【請求項１４】 請求項１記載の半導体装置の製造方法
によって製造され、配線間の接続をＰｏｌｙ−Ｓｉの埋
め込みによっておこない、かつ接続孔上部の絶縁膜に傾
斜を持つことを特徴とする半導体装置。 - 【請求項１５】 請求項５記載の半導体装置の製造方法
によって製造され、下層のシリコン基板または、Ｓｉを
含む配線層と上層のＡＬ合金との接続を、Ｔｉシリサイ
ド、ＴｉＮまたはＴｉＷ、タングステンの埋め込みによ
っておこない、かつ接続孔上部の絶縁膜に傾斜を持つこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3705493A JPH06252276A (ja) | 1993-02-25 | 1993-02-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3705493A JPH06252276A (ja) | 1993-02-25 | 1993-02-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252276A true JPH06252276A (ja) | 1994-09-09 |
Family
ID=12486863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3705493A Pending JPH06252276A (ja) | 1993-02-25 | 1993-02-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
-
1993
- 1993-02-25 JP JP3705493A patent/JPH06252276A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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