JP2012222084A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 層間絶縁膜をＣＭＰ法で研磨、平坦化する際、ＭＯＳ型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第１活性領域（例えばＰチャネルトランジスタ形成領域）上のゲート電極（シリコン膜１４と金属シリサイド膜１５との積層膜）上には第１応力膜（圧縮応力ライナー膜）１６のみを形成し、第２活性領域（例えばＮチャネルトランジスタ領域）上のゲート電極上には第２応力膜（引っ張り応力ライナー膜）１８のみを形成する。一方、素子分離１０上のゲート電極上には第１および第２応力膜１６、１８の積層膜を形成する。層間絶縁膜２０のＣＭＰ法による研磨は、素子分離１０上の第２応力膜１８の露出後に停止する。
【選択図】 図３

Description

本発明は半導体装置の製造方法、特にＣＭＰ法を用いて基板表面を平坦化する工程を含む製造方法、およびその方法で製造された半導体装置に関するものである。

近年の半導体集積回路装置の製造には、層間絶縁膜等をウエハ面内で均一性よく平坦化するために、ＣＭＰ（Chemical Mechanical Polishing）法が広く用いられている。その主な理由は、システムＬＳＩ、ＤＲＡＭ（Random Access Memory）や、イメージセンサー等のような特に半導体素子を大規模に集積した半導体集積回路製品の製造工程においては、被処理ウエハの表面に微細な寸法の回路パターンを高精度、且つ高歩留まりで形成する必要があるからである。例えば特許文献１には、層間絶縁膜の平坦性を確保するための半導体装置の製造方法が開示されている。

図１０は特許文献１に記載されている半導体装置（ＤＲＡＭの場合）の断面図の一部を示す図である。図１０（ａ）において、シリコン基板４０に素子分離４１が形成されている。そしてシリコン基板４０の上面の、周辺回路領域ａには周辺回路領域トランジスタのゲート４３が設けられ、またメモリセル領域ｂにはメモリセル領域トランジスタのゲート４２が設けられている。また、周辺回路領域トランジスタのゲート４３の側壁にはＬＤＤサイドウォール４５が形成され、ＳＡＣ（Self Aligned Contact）用の膜４４がメモリセル領域トランジスタのゲート４２のサイド部および上部を覆っている。サイドウォール４５およびＳＡＣ用の膜４４は共に窒化膜からなる。

周辺回路領域ａおよびメモリセル領域ｂを含む半導体ウエハ全面に、層間絶縁膜として例えばＢＰＳＧ（Boro−phospho Silicate Grass）膜４６が形成されている。この層間絶縁膜４６を平坦化するためにゲート４２上の窒化膜、すなわちＳＡＣ用の膜４４を研磨ストッパーとしてＣＭＰが行われる。しかしゲート４２上の窒化膜の高さになるようにＣＭＰを行うと、層間絶縁膜４６の周辺回路領域ａにある部分がメモリセル領域ｂにある部分よりも過剰に研磨され、ゲート４３も研磨されてしまう。

このように一般に、層間絶縁膜４６はメモリセル領域ｂにある部分に比べて周辺回路領域ａにある部分が研磨されやすいので、ＣＭＰ法を用いても層間絶縁膜４６の表面の平坦性を確保できない。それは次のような理由に基づく。図１０（ａ）に示すようにメモリセル領域ｂにおいてはゲート４２が密に形成されているのに対し、周辺回路領域ａにおいてはゲート４３のパターンが疎に形成されている。その結果、層間絶縁膜４６の膜厚がメモリセル領域ｂにおいて厚くなり、周辺回路領域ａにおいて薄くなる。

この問題に対して特許文献１に記載の発明は、図１０（ｂ）に示すように周辺回路領域ａのゲート４３の上に窒化膜４７を設けている。そしてこの窒化膜４７をＣＭＰの際の研磨ストッパーとして用いることにより、層間絶縁膜４６の周辺回路領域ａにある部分が過剰に研磨されないようにしている。

特開２００８−１８２０４４号公報

特許文献１に記載された方法は、ゲート電極上に形成された窒化膜を研磨ストッパーとするＣＭＰ法を用いて層間絶縁膜を研磨し、ゲート電極上に形成した層間絶縁膜の表面を平坦化する方法である。この方法によれば、ＤＲＡＭのように複数のゲート電極が密集して配置された領域とゲート電極が疎に配置された領域とを有する半導体集積回路において、ゲート電極の疎密に関わらず層間絶縁膜をほぼ平坦化することが可能である。

一方近年、例えば４５ｎｍノード世代以降の微細パターンを有する半導体集積回路においては、それを構成する半導体素子（ＭＯＳ型トランジスタ）に今までのスケーリング則を単純に適用にして寸法縮小しても動作速度等の特性が期待されるほど向上しなくなってきた。これに対して最近、半導体素子の特性をさらに向上させるため、半導体基板（シリコン単結晶基板等）に応力を与えて結晶格子を歪ませ、所定の結晶方位方向のキャリア移動度を増大させる技術が採用されている。

半導体基板に応力を与える具体的な方法は、ＭＯＳ型トランジスタの場合、ゲート電極の上部および側部の全体をシリコン窒化膜のような高い内部応力を有する膜で覆うことによって、トランジスタのチャネル領域（半導体基板の表面部）に応力を与える方法である。Ｎチャネルトランジスタに対してはチャネル領域に引っ張り応力（Tensile Stress）が与えられ、Ｐチャネルトランジスタに対してはチャネル領域に圧縮応力（Compressive Stress）が与えられる。

この技術では上に述べたように半導体基板に応力を与える代表的な膜としてシリコン窒化膜が使用される。従って特許文献１が開示する、ＣＭＰ法を用いた層間絶縁膜平坦化工程をこの種のシリコン窒化膜を含む半導体集積回路の製造に採用した場合、当該シリコン窒化膜は必ずゲート電極の上部にも形成されるので、研磨ストッパー膜としての役割も強要される。

しかしながら研磨ストッパー膜はＣＭＰにより消耗する膜であるから、ゲート電極上のシリコン窒化膜を研磨ストッパー膜にすると、その膜から半導体基板に及ぼされる応力が低減する。その結果、特にウエハ状態の半導体基板面内における応力のバラツキ、及び完成したＭＯＳ型トランジスタ等半導体素子の特性にバラツキが発生する。特許文献１に記載の技術のような従来の技術にはこのような課題が存在した。

本発明は上記従来の課題を解決し、ＣＭＰ法により層間絶縁膜の表面を均一に平坦化することができる半導体装置の製造方法の提供を目的とする。本発明は特に半導体基板に応力を意図的に与える膜を含む半導体集積回路を製造するに際し、前記応力の半導体基板面内バラツキを発生させることなく、ＣＭＰ法により層間絶縁膜の表面を均一に平坦化することができる半導体装置の製造方法の提供を目的とする。また本発明はその方法で製造された半導体装置の特徴ある構造の提供を目的とする。

上記課題を解決するための本発明に係る半導体装置は、半導体層に形成された素子分離と、前記素子分離に囲まれた前記半導体層からなる第１活性領域と、前記第１活性領域上から前記素子分離上へ延びる第１ゲート電極と、前記第１活性領域上および前記素子分離上の前記第１ゲート電極を被覆し、前記半導体層に応力を与える第１応力膜と、前記第１応力膜上に形成され、前記素子分離上の前記第１ゲート電極を被覆すると共に前記第１活性領域上に開口を有し、前記半導体層に応力を与える第２応力膜と、前記第２応力膜の開口内に埋め込まれると共に、前記素子分離上の前記第２応力膜の表面を露出させている第１層間絶縁膜とを備える。

上記半導体装置の一層望ましい形態は、前記素子分離に囲まれた前記半導体層からなる第２活性領域と、前記第２活性領域上から前記素子分離上へ延びる第２ゲート電極と、第２層間絶縁膜とをさらに備え、前記第１応力膜は、前記素子分離上の前記第２ゲート電極を被覆すると共に前記第２活性領域上に開口を有し、前記第２応力膜は、前記第２活性領域上および前記素子分離上の前記第２ゲート電極を被覆し、前記第２層間絶縁膜は、前記第１応力膜の開口によって前記第２活性領域上の前記第２応力膜に形成された凹部内に埋め込まれると共に、前記素子分離上の前記第２応力膜の表面を露出させている。

この半導体装置においては、前記第１応力膜および前記第２応力膜がシリコン窒化膜からなることが望ましい。

本発明に係る半導体装置の一形態においては、前記第１ゲート電極、前記第２ゲート電極、前記第１活性領域、および前記第２活性領域上で、且つ前記第１応力膜および前記第２応力膜より下層に第１絶縁膜が形成される。これは特に、前記第１ゲート電極の上部および前記第２ゲート電極の上部が金属シリサイド膜からなり、さらに前記第１活性領域および前記第２活性領域の表面に前記金属シリサイド膜が形成されている場合に望ましい形態である。

他の形態においては、前記第１応力膜上で、且つ前記第２応力膜より下層に第２絶縁膜が形成される。

本発明に係る半導体装置はその製造方法に基づいて、前記第２応力膜の前記素子分離上の膜厚が、前記第２活性領域上の膜厚より小さく形成される。

また、前記第１応力膜の開口および前記第２応力膜の開口のうち、少なくとも一方の膜の開口の終端部が、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離が０ｎｍ以上、２５ｎｍ以下であることが製造工程上望ましい。

本発明が好適に応用できる半導体装置は、以下のような具体的要素を備えている。
（１）前記第１活性領域は、前記第１ゲート電極を有するＰチャネルＭＯＳ型トランジスタが形成されるＰチャネル活性領域であり、前記第２活性領域は、前記第２ゲート電極を有するＮチャネルＭＯＳ型トランジスタが形成されるＮチャネル活性領域であり、前記第１応力膜は前記半導体層に圧縮応力を与える膜であり、前記第２応力膜は前記半導体層に引っ張り応力を与える膜である。
（２）前記第１活性領域は、前記第１ゲート電極を有するＮチャネルＭＯＳ型トランジスタが形成されるＮチャネル活性領域であり、前記第２活性領域は、前記第２ゲート電極を有するＰチャネルＭＯＳ型トランジスタが形成されるＰチャネル活性領域であり、前記第１応力膜は前記半導体層に引っ張り応力を与える膜であり、前記第２応力膜は前記半導体層に圧縮応力を与える膜である。

次に、上記課題を解決するための本発明に係る半導体装置の製造方法の第１は、半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第１活性領域を形成する工程と、前記第１活性領域上から前記素子分離上へ延びる第１ゲート電極を形成する工程と、前記第１活性領域上および前記素子分離上の前記第１ゲート電極を被覆し、前記半導体層に応力を与える第１応力膜を形成する工程と、前記第１応力膜上に、前記半導体層に応力を与える第２応力膜を形成する工程と、前記第２応力膜を選択的にエッチングし、前記第１活性領域上に前記第２応力膜の開口を形成する工程と、前記第２応力膜上および前記第２応力膜の開口上を含む全面に層間絶縁膜を形成する工程と、前記層間絶縁膜をＣＭＰ法を用いて研磨し、前記素子分離上の前記第２応力膜が露出した後研磨を停止する工程とを含む。

この半導体装置の製造方法は、さらに望ましくは上記工程に加えて、前記半導体層に前記素子分離を形成することによって、前記素子分離で囲まれた前記半導体層からなる第２活性領域を形成する工程と、前記第２活性領域上から前記素子分離上へ延びる第２ゲート電極を形成する工程と、前記第１応力膜を、前記第２活性領域上および前記素子分離上の前記第２ゲート電極をさらに覆うように形成する工程と、前記第１応力膜を選択的にエッチングし、前記第２活性領域上に前記第１応力膜の開口を形成する工程と、前記第２応力膜を、前記第１応力膜上と共に前記第１応力膜の開口上をさらに覆うように形成する工程とを含む。

上記製造方法の一形態においては、前記第１応力膜を形成する前に、前記第１ゲート電極、前記第２ゲート電極、前記第１活性領域、および前記第２活性領域を覆うように第１絶縁膜を形成する工程を含む。この形態は特に、前記第１ゲート電極の上部および前記第２ゲート電極の上部を金属シリサイド膜にし、前記第１活性領域および前記第２活性領域の表面に前記金属シリサイド膜を形成する場合に望ましい。

上記製造方法の他の形態においては、前記第２応力膜を形成する前に、前記第１応力膜上に第２絶縁膜を形成する工程を含み、前記第１応力膜の開口を形成する工程は、前記第２絶縁膜および前記第１応力膜を順次選択的にエッチングして形成する工程であり、前記第２絶縁膜は、前記第２応力膜の開口を形成するためのエッチングに対して、前記第２応力膜よりエッチング速度が小さい膜である。

また、前記第１応力膜の開口および前記第２応力膜の開口のうち、少なくとも一方の膜の開口の終端部が、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離を０ｎｍ以上、２５ｎｍ以下にすることは、本発明に係る半導体装置を製造する上で望ましい。

本発明に係る半導体装置の製造方法の第２は、半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第１活性領域および第２活性領域を形成する工程と、前記第１活性領域上から前記素子分離上へ延びる第１ゲート電極を形成する工程と、前記第２活性領域上から前記素子分離上へ延びる第２ゲート電極を形成する工程と、前記第１活性領域上、前記第２活性領域上、前記素子分離上、前記第１ゲート電極および前記第２ゲート電極を被覆する第１の膜を形成する工程と、前記第１の膜を選択的にエッチングし、前記第２活性領域上に前記第１の膜の開口を形成する工程と、前記第１の膜上および前記第１の膜の開口上を覆うように第２の膜を形成する工程と、前記第２の膜を選択的にエッチングし、前記第１活性領域上に前記第２の膜の開口を形成する工程と、前記第２の膜上および前記第２の膜の開口上を含む全面に層間絶縁膜を形成する工程と、前記層間絶縁膜をＣＭＰ法を用いて研磨し、前記素子分離上の前記第２の膜が露出した後研磨を停止する工程とを含む。そして前記第２の膜として、前記ＣＭＰ法を用いた研磨に対する研磨速度が、前記層間絶縁膜より小さい膜を選択する。

上に説明した本発明に基づけば、第１活性領域上の第１ゲート電極を被覆して第１応力膜を形成する。そして第１活性領域上において第２応力膜を選択的にエッチング除去するので、この領域の第１ゲート電極上には第２応力膜が存在しない。また、第２活性領域上の第２ゲート電極を覆うように形成された第１応力膜を選択的にエッチング除去するので、第２活性領域上においては第２応力膜だけが第２ゲート電極上を覆う。また、素子分離領域上の第１および第２ゲート電極上には第１応力膜と第２応力膜を積層形成する。

この結果、素子分離上のゲート電極上に形成された積層膜の厚さが、第１、第２活性領域内のゲート電極上に形成された第１または第２応力膜の厚さより厚くなる。すなわち、素子分離上のゲート電極上の積層膜表面の高さが、第１、第２活性領域内のゲート電極上の第１または第２応力膜の表面より高くなる。従って層間絶縁膜の表面を平坦化するためにＣＭＰによる研磨を実行しても、素子分離上の積層膜が研磨ストッパーとなって、第１、第２活性領域内のゲート電極上に形成された第１または第２応力膜が研磨されないようにすることができる。

このようにして、活性領域内の応力膜によってゲート電極直下のチャネル領域を形成する半導体層に与えられる応力が、層間絶縁膜のＣＭＰにより変化したり半導体層面内でばらついたりすることを防止できる。こうして、ＭＯＳ型トランジスタの特性バラツキに起因する半導体装置の製造歩留り低下も防止できる。

これに加えて本発明によれば層間絶縁膜のＣＭＰを素子分離上の応力膜の積層膜で停止させることができる。従って半導体層上のゲート電極の配置密度が疎な領域においても層間絶縁膜が過剰に研磨されて薄くなることがなく、半導体層全面に渡って層間絶縁膜を均一に平坦化できる。

本発明に係る半導体装置の、設計上のパターンレイアウトを示す平面図。 本発明の第１実施形態に係る半導体装置の製造方法を、図１におけるＡ−Ｂ間の断面で示す工程断面図。 本発明の第１実施形態に係る半導体装置の製造方法を、図１におけるＡ−Ｂ間の断面で示す工程断面図。 （ａ）は、本発明の第１実施形態に係る半導体装置の製造方法における一工程を、図１のＣ−Ｄ間の断面で示す工程断面図、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法における一工程を、図１のＥ−Ｆ間の断面で示す工程断面図。 （ａ）は、本発明の第１実施形態に係る半導体装置の製造方法における一工程を、図１のＣ−Ｄ間の断面で示す工程断面図、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法における一工程を、図１のＥ−Ｆ間の断面で示す工程断面図。 本発明の第２実施形態に係る半導体装置の製造方法を、図１におけるＡ−Ｂ間の断面で示す工程断面図。 本発明の第３実施形態に係る半導体装置の製造方法を、図１におけるＡ−Ｂ間の断面で示す工程断面図。 本発明の第１実施形態に係る半導体装置の製造方法の変更例を、図９におけるＧ−Ｈ間の断面で示す工程断面図。 図８に対応する本発明に係る半導体装置の、設計上のパターンレイアウトを示す平面図。 従来の半導体装置の製造方法を説明する工程断面図。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。

（実施形態１）
図１は、本発明に係る半導体装置の、設計上のパターンレイアウトを示す平面図であり、図２〜図５は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。本実施形態において例示する半導体装置はＣＭＯＳ構成の半導体集積回路装置であって、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory）等の半導体メモリと共にロジック回路が同一半導体基板に形成されるものとする。半導体基板上の、メモリが形成される領域にはＭＯＳ型トランジスタ（例えばメモリセル領域内はＮチャネル）の複数のゲート電極が密集して周期的に規則的に配列され、ロジック回路の形成領域には、ＭＯＳ型トランジスタ（例えばＣＭＯＳ）のゲート電極が複数形成されるが、その密度はメモリ形成領域に比べて疎である。

図１は、本発明に係る半導体装置のロジック回路形成領域のパターンレイアウトを示す。素子分離領域１は開口２および開口３を有し、開口２の内側領域はＰチャネルＭＯＳ型トランジスタが形成されるＰチャネル活性領域である。また開口３の内側領域はＮチャネルＭＯＳ型トランジスタが形成されるＮチャネル活性領域である。

素子分離領域１上および開口２、３上を通って横方向に３本のゲート電極４が延びており、それぞれのゲート電極４は開口２内ではＰチャネルトランジスタのゲート電極、開口３内ではＮチャネルトランジスタのゲート電極として働き、素子分離領域１上では単に配線として働く。点線で示す境界５は、ＮチャネルトランジスタおよびＰチャネルトランジスタを形成するためのイオン注入マスクの境界である。従ってＮチャネルトランジスタ用のイオン注入マスクでは境界５の左側がマスク領域、右側が開口領域であり、Ｐチャネルトランジスタのイオン注入マスクでは境界５の右側がマスク領域、左側が開口領域である。

次に本実施形態に係る半導体装置の製造方法を図２および図３を主に参照して説明する。これらの図は、図１におけるＡ−Ｂ間を結ぶ線に沿う断面、且つゲート電極４が存在する位置で見たＭＯＳ型トランジスタのチャネル幅方向の断面を示している。図２（ａ）は、本発明の実施形態に係る半導体装置のゲート電極４まで形成した段階の断面構造を示している。この段階における半導体装置の断面構造を明確に説明するために、図４も参照する。図４（ａ）は、本実施形態に係る半導体装置（図２（ａ）に対応する）を図１のＣ−Ｄ間を結ぶ線で切断した断面であり、Ｐチャネルトランジスタが形成された領域を示す。図４(ｂ)は、本実施形態に係る半導体装置を図１のＥ−Ｆ間を結ぶ線で切断した断面であり、Ｎチャネルトランジスタが形成された領域を示す。

図２（ａ）に示すように、半導体基板（シリコン単結晶基板）にＳＴＩ（Shallow Trench Isolation）型の素子分離１０が形成されている。この素子分離１０はよく知られた方法を用いて半導体基板に溝を形成し、溝内にシリコン酸化膜を埋め込んで形成される。通常素子分離１０の上面は半導体基板の表面より僅かに高い位置にある。半導体基板にはＮウエル１１とＰウエル１２が形成される。Ｎウエル１１の素子分離１０で囲まれ、区画された領域はＰチャネル活性領域であり、Ｐウエル１２の素子分離１０で囲まれ、区画された領域はＮチャネル活性領域である。ここでＮウエル１１、Ｐウエル１２、半導体基板、および半導体基板上に形成されたエピタキシャル層を含めて、以下必要な場合に「半導体層」という。

Ｎウエル１１、Ｐウエル１２、および素子分離１０上には厚さ１．５ｎｍのハフニウム（Ｈｆ）を含むシリコン酸化膜からなり、高誘電率（ＳｉＯ₂より高い誘電率）を有するゲート絶縁膜１３が形成されている。ゲート絶縁膜１３上に厚さ１００ｎｍのシリコン膜１４と、ニッケル−白金（Ｎｉ−Ｐｔ）合金からなる金属のシリサイド膜（Ｎｉ−Ｐｔシリサイド膜）１５とが積層構造で形成され、下部がシリコン膜１４、上部が金属シリサイド膜１５からなるゲート電極（図１の４を参照）が構成されている。ここでシリコン膜１４の、Ｐチャネル活性領域上の部分にはＰ型不純物が導入され、Ｎチャネル活性領域上の部分にはＮ型不純物が導入される。

図４を参照すると、ゲート電極はＮチャネルにおいてもＰチャネルにおいても例えばゲート長５０ｎｍを有する。図４（ａ）に示すＰチャネルトランジスタでは、ゲート電極の側壁にシリコン窒化膜からなるサイドウォール２２が設けられ、サイドウォール２２の下のＮウエル１１表面部にＰ型エクステンション領域２３が形成されている。さらにＰ型エクステンション２３に隣接して高不純物濃度のＰ型ソース・ドレイン領域２４が形成されている。

Ｐ型ソース・ドレイン領域２４の表面にはＮｉ−Ｐｔシリサイド膜２７が形成されている。ゲート電極およびＰ型ソース・ドレイン領域２４のＮｉ−Ｐｔシリサイド膜１５および２７は、シリコン膜１４およびサイドウォール２２の形成後、いわゆるサリサイド技術によって同時に形成される。

図４（ｂ）に示すＮチャネルトランジスタが形成されているＮチャネル活性領域でも、図４（ａ）と同様な構造を有する。Ｎチャネルトランジスタのゲート電極の側壁にシリコン窒化膜からなるサイドウォール２２が設けられ、サイドウォール２２の下のＰウエル１２表面部にＮ型エクステンション領域２５が形成されている。そしＮ型エクステンション領域２５に隣接して高不純物濃度のＮ型ソース・ドレイン領域２６が形成されている。

Ｎ型ソース・ドレイン領域２６の表面にはＮｉ−Ｐｔシリサイド膜２７が形成されている。ゲート電極およびＮ型ソース・ドレイン領域２６のＮｉ−Ｐｔシリサイド膜１５および２７は同時に形成されるだけでなく、図４（ａ）に説明したＰチャネルトランジスタのＮｉ−Ｐｔシリサイド膜とも同時に形成される。

次に図２（ｂ）に示すように、ゲート電極のＮｉ−Ｐｔシリサイド膜１５上を含む被処理基板全面に、下地、特に半導体層に圧縮応力（Compressive Stress）を与える応力膜１６を堆積する。以下、この膜を圧縮応力ライナー膜と呼ぶ。この圧縮応力ライナー膜１６は例えばシリコン窒化膜であり、プラズマＣＶＤ法を用いて３０ｎｍの厚さに堆積する。その後、圧縮応力ライナー膜１６を選択的にプラズマエッチングし、Ｎチャネル活性領域上に開口部１７を形成する。

開口部１７の形成には、図１に示すようにＮチャネル活性領域を区画する開口３と寸法、形状が一致する開口３ａのパターンのみを有し、開口２の領域にはパターンが形成されない、レジスト等のマスク層を用いる。このマスク層を用いて形成された開口部１７の終端部（開口端）は、図２（ｂ）に示すように素子分離１０の終端部（周縁）とほぼ一致している。

この工程を実施することにより、Ｐチャネルトランジスタのゲート電極はサイドウォール２２を含めて圧縮応力ライナー膜１６で覆われ、素子分離１０の表面も同じ膜で被覆される。一方、Ｎチャネル活性領域内ではＮチャネルトランジスタのゲート電極が圧縮応力ライナー膜１６で被覆されない状態を維持する。

次に図２（ｃ）に示すように、開口部１７が形成されたＮチャネル活性領域上および圧縮応力ライナー膜１６上を含む被処理基板全面に、下地、特に半導体層に引っ張り応力（Tensile Stress）を与える応力膜１８を堆積する。以下、この膜を引っ張り応力ライナー膜と呼ぶ。この引っ張り応力ライナー膜１８も例えばシリコン窒化膜であり、プラズマＣＶＤ法を用いて３０ｎｍの厚さに堆積する。その後、引っ張り応力ライナー膜１８を選択的にプラズマエッチングし、Ｐチャネル活性領域上に開口部１９を形成する。

開口部１９の形成には、図１に示すようにＰチャネル活性領域を区画する開口２と寸法、形状が一致する開口２ａのパターンのみを有し、開口３の領域にはパターンが形成されない、レジスト等のマスク層を用いる。このマスク層を用いて形成された開口部１９の終端部（開口端）は、図２（ｃ）に示すように素子分離１０の終端部（周縁）とほぼ一致している。

この工程を実施することにより、Ｐチャネル活性領域内においてＰチャネルトランジスタのゲート電極はサイドウォール２２を含めて圧縮応力ライナー膜１６のみで覆われた状態を維持し、Ｎチャネル活性領域内においてはＮチャネルトランジスタのゲート電極が引っ張り応力ライナー膜１８のみで被覆される。これに対して素子分離１０の表面は圧縮応力ライナー膜１６と引っ張り応力ライナー膜１８の積層膜で被覆される結果となる。

本実施形態では、圧縮応力ライナー膜１６および引っ張り応力ライナー膜１８の材料膜として同一のシリコン窒化膜を用いた。圧縮応力ライナー膜１６をＰチャネルトランジスタに適用し、引っ張り応力ライナー膜１８をＮチャネルトランジスタに適用してそれぞれのトランジスタのチャネル領域に異なるモードの応力を与え、微細なＣＭＯＳ型トランジスタの特性を向上させる技術は、一般にデュアルストレスライナー（Dual Stress Liner）技術と呼ばれている。

デュアルストレスライナー技術では、引っ張り応力ライナー膜としてのシリコン窒化膜をプラズマＣＶＤ法、または減圧熱ＣＶＤ（ＬＰ（Low Pressure）−ＣＶＤ）法により形成し、圧縮応力ライナー膜としてのシリコン窒化膜をプラズマＣＶＤ法で堆積するのが一般的である。膜堆積にＣＶＤ法を用いる場合、ＳｉＨ₄、ＳｉＣｌ₂Ｈ₂等のシラン系ガス、ＮＨ₃、Ａｒ＋Ｎ₂等のキャリアガスの流量比や膜堆積速度を調整することにより、引っ張り応力と圧縮応力を生じるシリコン窒化膜を区別して形成することができる。応力の異なるシリコン窒化膜はその微視的構造が若干異なっていると考えられる。引っ張り応力を発生させる膜はＳｉ−Ｈ、Ｎ−Ｈ等の水素結合が多く、圧縮応力を発生させる膜はＳｉ−Ｎ、Ｓｉ−Ｓｉ、Ｎ−Ｎ等の結合が多いと考えられる。

次に図３（ａ）に示すように、圧縮応力ライナー膜１６および引っ張り応力ライナー膜１８上を含む被処理基板全面に、例えばＳＡ−ＣＶＤ（Sub−atmospheric Pressure CVD）法を用いて、不純物を含まず、ＳｉＯ₂に近い組成を有するシリコン酸化膜（ＮＳＧ）からなる層間絶縁膜２０を４００ｎｍの厚さに堆積する。なお、この層間絶縁膜２０はＮＳＧ単層に限る必要はない。例えばＮＳＧ上に、プラズマＣＶＤ法によりＴＥＯＳ（Tetra−etoxy−Silane）を原料としてシリコン酸化膜（ＴＥＯＳ膜）を堆積した積層膜としてもよい。

次に図３（ｂ）に示すように、ＣＭＰ法を用いて層間絶縁膜２０を研磨除去し、引っ張り応力ライナー膜１８の表面が露出した後、研磨を停止し、層間絶縁膜２０の表面を平坦化する。これにより層間絶縁膜２０は、開口部１９と、開口部１７によって引っ張り応力ライナー膜１８に生じた凹部に埋め込まれる。ＣＭＰは一例として次のような条件で行うことができる。研磨装置の研磨パッドに例えば発泡ポリウレタン樹脂を用い、スラリーとしてセリアスラリー（酸化セリウム系の砥粒を含有する研磨溶液）を用いる。スラリー流量は２００ｍｌ／ｍｉｎ．、研磨圧力は３００ｈＰａ、研磨盤および被処理基板を固定した研磨ヘッドの回転数は１００ｒｐｍ、研磨雰囲気の温度は２５℃である。

研磨終点検出には被研磨膜からの干渉光強度変化を利用する光学式エンドポイントモニタを使用し、研磨開始から終点検出までの層間絶縁膜２０の研磨時間の３０％のオーバー研磨を終点検出した時点から行う。なお、研磨条件の範囲についてはスラリー流量：１５０〜３５０ｍｌ／ｍｉｎ．、研磨圧力：１５０〜３５０ｈＰａ、研磨盤・研磨ヘッド回転数：１００〜２００ｒｐｍが好ましい。

この工程では図３（ｂ）に示すように、素子分離１０上の引っ張り応力ライナー膜１８がＣＭＰの研磨ストッパーとして働く。従ってこの部分の引っ張り応力ライナー膜１８は研磨により約１０ｎｍ研磨されるが、Ｐチャネル活性領域上の圧縮応力ライナー膜１６およびＮチャネル活性領域上の引っ張り応力ライナー膜１８は研磨されない。

図５は、この工程終了後の図４に対応する本実施形態に係る半導体装置の断面構造を示す図である。図５（ａ）は、図１のＣ−Ｄ間を結ぶ線で切断した断面であり、Ｐチャネルトランジスタが形成された領域を示す。図５（ｂ）は、図１のＥ−Ｆ間を結ぶ線で切断した断面であり、Ｎチャネルトランジスタが形成された領域を示す。Ｐチャネルトランジスタのゲート電極は圧縮応力ライナー膜１６で被覆され、Ｎチャネルトランジスタのゲート電極は引っ張り応力ライナー膜１８で被覆される。この結果、Ｐチャネルトランジスタ、Ｎチャネルトランジスタの各チャネル領域に所定の異なるモードの応力が与えられる。素子分離１０上のゲート電極上には図３（ｂ）に示すように、２種の応力ライナー膜が形成され、互いに応力を打消し合う。しかしこの部分のゲート電極はトランジスタの一部を構成しないので問題がない。

素子分離１０上には両応力ライナー膜の積層膜が形成されているが、図５に示す断面では素子分離１０上にゲート電極が存在しないので引っ張り応力ライナー膜１８の上面は各ゲート電極上のライナー膜より低い。このため、図３（ｂ）に示す断面とは異なり、引っ張り応力ライナー膜１８上にも層間絶縁膜２０が残っている。

なお、図５では互いに隣接するゲート電極の間隔が十分広いので、隣接するゲート電極の側面を覆う圧縮応力ライナー膜１６同士、または引っ張り応力ライナー膜１８同士は、ゲート電極間において接触せずに対向することができる。一般に応力ライナー膜でゲート電極間が埋め込まれる状態では半導体層に対する応力印加効果が低下するため、ゲート電極間が応力ライナー膜で埋め込まれないようにすることが望ましい。これを達成するため、例えばゲート電極間隔が１２０ｎｍ、サイドウォール（図５の２２に対応する部分）の厚さが３０ｎｍの場合、応力ライナー膜の膜厚は加工バラツキを考慮して２５ｎｍ以下とする。すなわち応力ライナー膜の膜厚は互いに対向するサイドウォール間隔の約４０％以下に設定することが望ましい。

次に図３（ｃ）に示すように、層間絶縁膜２０および引っ張り応力ライナー膜１８上を含む被処理基板全面に、ＳＡ−ＣＶＤ法やプラズマＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜２１を堆積する。この後、図示していないが素子分離１０上に引き出された面積の大きいゲート電極上に、層間絶縁膜２１、２０、引っ張り応力ライナー膜１８、圧縮応力ライナー膜１６を貫通するコンタクトホールを形成する。またＰチャネル活性領域では、層間絶縁膜２１、２０、圧縮応力ライナー膜１６を貫通するコンタクトホールを、Ｎチャネル活性領域では、層間絶縁膜２１、２０、引っ張り応力ライナー膜１８を貫通するコンタクトホールを形成する。

コンタクトホールの形成工程において、圧縮応力ライナー膜１６および引っ張り応力ライナー膜１８は層間絶縁膜２１、２０にコンタクトホールを形成するエッチングのストッパー膜として働く。これによりコンタクトホールのエッチング量を容易に制御することができる。

これらコンタクトホール内にはバリアメタルを介してタングステン等の低抵抗材料を埋め込み、コンタクトプラグを形成する。さらに層間絶縁膜２１上に別の層間絶縁膜を堆積し、公知のダマシン法を用いてこの層間絶縁膜にコンタクトプラグに接続する銅配線を埋め込み形成する。

本実施形態に係る半導体装置の製造方法によれば、Ｎチャネル活性領域上の圧縮応力ライナー膜１６を除去する工程（図２（ｂ）参照）、Ｐチャネル活性領域上の引っ張り応力ライナー膜１８を除去する工程（図２（ｃ）参照）を行う。これらの工程を実施することにより、Ｐチャネルトランジスタのゲート電極上には圧縮応力ライナー膜１６の単層膜が残留し、Ｎチャネルトランジスタのゲート電極上には引っ張り応力ライナー膜１８の単層膜が残留する。一方、素子分離１０上のゲート電極上には両方の応力ライナー膜の積層膜が残留する。これに加えて素子分離１０は、正常なトランジスタ特性を得るためにその上面が半導体基板（Ｎウエル１１、Ｐウエル１２）の表面より高くなるように形成される。

この結果、例えば図３（ｂ）に示すように素子分離１０上の積層された応力ライナー膜の上面をＰチャネル、Ｎチャネル両活性領域上の応力ライナー膜より十分高くすることができる。従って図３（ｂ）の工程で層間絶縁膜２０のＣＭＰ研磨を行うと、素子分離１０上の応力ライナー膜の表面（図３（ｂ）では引っ張り応力ライナー膜１８の表面）が最初に露出し、応力ライナー膜が研磨ストッパーとして機能して研磨を終了させることができる。これによりＰチャネルおよびＮチャネル活性領域上に形成されたゲート電極それぞれの上の圧縮および引っ張り応力ライナー膜１６、１８は研磨されない。

このようにして本実施形態に係る半導体装置の製造方法によれば、層間絶縁膜２０のＣＭＰによってＰチャネルトランジスタ、Ｎチャネルトランジスタのチャネル領域に与えられる応力が変動し、半導体層面内で応力バラツキが発生することを防止することができる。最初に述べたように本実施形態で例示した半導体装置は、ゲート電極の配置密度が高い半導体メモリ形成領域とゲート電極の配置密度が低いロジック回路形成領域を有する、と仮定した。半導体メモリのメモリセルトランジスタには特に特性向上が要求されないので、そのゲート電極を覆って圧縮応力ライナー膜または引っ張り応力ライナー膜を形成するかしないかは任意である。しかしメモリセルトランジスタのゲート電極上に応力ライナー膜を形成し、層間絶縁膜２０等をそのゲート電極上の応力ライナー膜の高さとなるように研磨する可能性もある。この場合でも、ロジック回路形成領域の素子分離上において、圧縮応力ライナー膜と引っ張り応力ライナー膜との積層膜がＣＭＰの研磨ストッパーとして機能するので、ゲート電極の配置密度の高低に係らず、少なくとも半導体装置のダイ（チップ）全体に亘って層間絶縁膜２０を均一に平坦化することができる。

（実施形態２）
本発明の第２の実施形態に係る半導体装置の製造方法は、第１の実施形態より改善された製造方法を提供する。図６は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。この図は、図１におけるＡ−Ｂ間を結ぶ線に沿う断面、且つゲート電極４が存在する位置で見たＭＯＳ型トランジスタのチャネル幅方向の断面を示す。本実施形態において例示する半導体装置も第１の実施形態と同様にＣＭＯＳ構成の半導体集積回路装置であって、半導体メモリとロジック回路を同一半導体基板に有する。なお本実施形態による半導体装置において、第１の実施形態と同一の部位には同一の符号を付与し、詳細な説明は省略する。

図６（ａ）は、本実施形態に係る半導体装置のゲート電極４（図１参照）まで形成した段階の断面構造を示し、構造、各部の寸法、各部の材料は図２（ａ）と同一である。また図１のＣ−Ｄ間を結ぶ線で切断した断面、図１のＥ−Ｆ間を結ぶ線で切断した断面も図４と同一である。

図６（ａ）に示すように半導体装置は、半導体基板（シリコン単結晶基板）に形成されたＳＴＩ型の素子分離１０、半導体基板に形成されたＮウエル１１とＰウエル１２を備える。Ｎウエル１１の素子分離１０で囲まれた領域はＰチャネル活性領域であり、Ｐウエル１２の素子分離１０で囲まれた領域はＮチャネル活性領域である。半導体装置はさらに、ゲート絶縁膜１３、シリコン膜１４、Ｎｉ−Ｐｔシリサイド膜１５を有し、シリコン膜１４とＮｉ−Ｐｔシリサイド膜１５とでゲート電極を形成している。

次に図６（ｂ）に示すように、ゲート電極のＮｉ−Ｐｔシリサイド膜１５上を含む被処理基板全面に圧縮応力ライナー膜１６を堆積する。圧縮応力ライナー膜１６は例えばシリコン窒化膜であり、プラズマＣＶＤ法を用いて３０ｎｍの厚さに堆積する。さらに圧縮応力ライナー膜１６上に例えばプラズマＣＶＤ法で厚さ１０ｎｍの薄いシリコン酸化膜３０を堆積する。その後、シリコン酸化膜３０および圧縮応力ライナー膜１６を、例えばＣＨＦ₃、Ａｒ、Ｏ₂の混合ガスを用い、第１の実施形態と同様な方法で順次選択的にプラズマエッチングし、Ｎチャネル活性領域上に開口部１７を形成する。ここで開口部１７の寸法、形状および配置は第１の実施形態と同様である。

この工程を実施することにより、Ｐチャネルトランジスタのゲート電極はサイドウォール２２（図４（ａ）の２２を参照）を含めて圧縮応力ライナー膜１６とシリコン酸化膜３０との積層膜で覆われ、また素子分離１０上のゲート電極も同じ膜で被覆される。一方、Ｎチャネル活性領域内ではＮチャネルトランジスタのゲート電極は上記２種の応力ライナー膜で被覆されない状態を維持する。

次に図６（ｃ）に示すように、Ｎチャネル活性領域上およびシリコン酸化膜３０上を含む被処理基板全面に引っ張り応力ライナー膜１８を堆積する。この引っ張り応力ライナー膜１８も例えばシリコン窒化膜であり、プラズマＣＶＤ法を用いて３０ｎｍの厚さに堆積する。その後引っ張り応力ライナー膜１８を、例えばＣＨＦ₃、Ａｒ、Ｏ₂の混合ガスを用い、第１の実施形態と同様な方法で選択的にプラズマエッチングし、Ｐチャネル活性領域上に開口部１９を形成する。そしてこのエッチングによりシリコン酸化膜３０を露出させる。ここで開口部１９の寸法、形状および配置は第１の実施形態と同様である。

この工程を実施することにより、Ｐチャネル活性領域内においてＰチャネルトランジスタのゲート電極はサイドウォール２２を含めて圧縮応力ライナー膜１６とシリコン酸化膜３０との積層膜のみで覆われた状態を維持し、Ｎチャネル活性領域内においてはＮチャネルトランジスタのゲート電極は引っ張り応力ライナー膜１８のみで被覆される。これに対して素子分離１０上ゲート電極上は圧縮応力ライナー膜１６、シリコン酸化膜３０および引っ張り応力ライナー膜１８の積層膜で被覆される結果となる。

この工程において、圧縮応力ライナー膜１６上に形成したシリコン酸化膜３０は引っ張り応力ライナー膜１８に開口部１９を形成するためのエッチングに対するエッチングストッパーとして作用する。圧縮応力ライナー膜１６のようなシリコン窒化膜のエッチング条件（エッチングガス等）に対して、シリコン酸化膜３０のエッチング速度が小さく、両者のエッチング速度選択比を大きくすることができるためである。

本実施形態では図６（ｃ）に示すように、開口部１９を形成する引っ張り応力ライナー膜１８のエッチング条件を、シリコン酸化膜３０が開口部１９内に残留するような条件とした。この場合はＰチャネルトランジスタのゲート電極上の圧縮応力ライナー膜１６がまったくエッチングされないようにすることができる。しかしながらＰチャネルトランジスタに要求される特性の許容範囲に応じて、シリコン酸化膜３０全体が除去された時にエッチングが停止する条件、あるいはシリコン酸化膜３０と圧縮応力ライナー膜１６の表層部が除去される条件にしてもよい。

図６（ｃ）の工程の後実施する製造工程はすべて、第１の実施形態で説明した図２（ｃ）に示す工程より後に行う工程と同じであり、それらの工程を行うことによって半導体装置を完成することができる。その製造工程は、図３（ａ）、（ｂ）、（ｃ）に示した工程、およびその他第１の実施形態に係るコンタクトホール、コンタクトプラグ、銅配線等の形成工程と同一の工程のすべてを含む。従ってそれらについての詳細な説明は省略する。

本実施形態に係る半導体装置の製造方法は、第１の実施形態と同様の効果を有する。これに加えて本実施形態は、以下に説明するように第１の実施形態と比較してより精密に半導体装置を製造することができるという利点を有する。第１の実施形態によれば、図２（ｃ）に示す工程において圧縮応力ライナー膜１６上に引っ張り応力ライナー膜１８を直接接触させて堆積する。この２つの応力ライナー膜は両方共に同種の材料膜（シリコン窒化膜）からなるので、Ｐチャネル活性領域上に開口部１９を形成する際、上層の引っ張り応力ライナー膜１８のみをエッチングするためには、精密なエッチング制御を必要とする。

これに対して本実施形態では圧縮応力ライナー膜１６上のシリコン酸化膜３０が開口部１９を形成する際のエッチングストッパーとして働く。これにより精密なエッチング制御がなくとも圧縮応力ライナー膜１６をほとんどエッチングすること無しに開口部１９を形成することができる。本実施形態ではエッチングストッパーとなる膜としてシリコン酸化膜３０を採用した。しかしながら圧縮応力ライナー膜１６や引っ張り応力ライナー膜１８のような応力を発生するライナー膜のエッチングに対して、当該ライナー膜よりエッチング速度の小さい材料からなる膜（特に絶縁膜）であれば、シリコン酸化膜以外の膜も使用することができる。

以上に述べたように本実施形態の製造方法によれば、Ｐチャネル活性領域に形成された下層の圧縮応力ライナー膜１６がほとんどエッチングされない。従ってＰチャネルトランジスタのチャネル領域に与えられる応力のバラツキ、Ｐチャネルトランジスタ特性のバラツキを抑制することができ、半導体装置の製造歩留りが向上する。

（実施形態３）
本発明の第３の実施形態に係る半導体装置の製造方法は、第１および第２の実施形態よりさらに改善された製造方法を提供する。図７は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。この図は図６と同様に、図１におけるＡ−Ｂ間を結ぶ線に沿う断面、且つゲート電極４が存在する位置で見たＭＯＳ型トランジスタのチャネル幅方向の断面を示す。本実施形態において例示する半導体装置も第１および第２の実施形態と同様にＣＭＯＳ構成の半導体集積回路装置であって、半導体メモリとロジック回路を同一半導体基板に有する。本実施形態による半導体装置において、第１の実施形態と同一の部位には同一の符号を付与し、その部位の詳細な説明は省略する。

図７（ａ）に示すように、本実施形態に係る半導体装置のベースとなる構造は第１および第２の実施形態による半導体装置と同様であり、各部の寸法、各部の材料も同一である。さらに本実施形態に係る半導体装置のベースとなる構造は、図１のＣ−Ｄ間を結ぶ線で切断した断面、図１のＥ−Ｆ間を結ぶ線で切断した断面についても図４と同一である。

本実施形態による半導体装置は、半導体基板（シリコン単結晶基板）に形成されたＳＴＩ型の素子分離１０、半導体基板に形成されたＮウエル１１とＰウエル１２を備える。Ｎウエル１１の素子分離１０で囲まれた領域はＰチャネル活性領域であり、Ｐウエル１２の素子分離１０で囲まれた領域はＮチャネル活性領域である。半導体装置はさらに、ゲート絶縁膜１３、シリコン膜１４、Ｎｉ−Ｐｔシリサイド膜１５を有し、シリコン膜１４とＮｉ−Ｐｔシリサイド膜１５とでゲート電極を形成している。図７（ａ）に示す工程では、Ｎｉ−Ｐｔシリサイド膜１５上を含む被処理基板全面に、例えばプラズマＣＶＤ法を用いて厚さ１０ｎｍの薄いシリコン酸化膜３１を堆積する。

図４を参照すれば明らかなように、このシリコン酸化膜３１はゲート電極のＮｉ−Ｐｔシリサイド膜１５上だけでなく、ＰチャネルトランジスタのＰ型ソース・ドレイン領域２４およびＮチャネルトランジスタのＮ型ソース・ドレイン領域２６のＮｉ−Ｐｔシリサイド膜２７上にも堆積される。

次に図７（ｂ）に示すように、シリコン酸化膜３１上に例えばシリコン窒化膜からなる圧縮応力ライナー膜１６を、プラズマＣＶＤ法を用いて３０ｎｍの厚さに堆積する。さらに圧縮応力ライナー膜１６上に例えばプラズマＣＶＤ法で厚さ１０ｎｍの薄いシリコン酸化膜３０を堆積する。その後、シリコン酸化膜３０および圧縮応力ライナー膜１６を、例えばＣＨＦ₃、Ａｒ、Ｏ₂の混合ガスを用い、第２の実施形態と同様な方法で順次選択的にプラズマエッチングし、Ｎチャネル活性領域上に開口部１７を形成する。このエッチングはＮチャネル活性領域上のシリコン酸化膜３１を露出させる。ここで開口部１７の寸法、形状および配置は第２の実施形態と同様である。

この工程を実施することにより、Ｐチャネルトランジスタのゲート電極はサイドウォール２２（図４（ａ）の２２を参照）を含めてシリコン酸化膜３１、圧縮応力ライナー膜１６、およびシリコン酸化膜３０の積層膜で覆われ、また素子分離１０上のゲート電極も同じ膜で被覆される。一方、Ｎチャネル活性領域内ではＮチャネル型トランジスタのゲート電極がシリコン酸化膜３１のみで覆われた状態になる。

図７（ｂ）の工程では、開口部１７を形成するための圧縮応力ライナー膜１６（シリコン窒化膜）のエッチングに対して、シリコン酸化膜３１のエッチング速度が圧縮応力ライナー膜１６より小さいので、シリコン酸化膜３１がエッチングストッパーとして働く。こうしてＮｉ−Ｐｔシリサイド膜１５および２７（図４を参照）はエッチングプラズマから保護される。

次に図７（ｃ）に示すように、シリコン酸化膜３１上およびシリコン酸化膜３０上を含む被処理基板全面に引っ張り応力ライナー膜１８を堆積する。この引っ張り応力ライナー膜１８も例えばシリコン窒化膜であり、プラズマＣＶＤ法を用いて３０ｎｍの厚さに堆積する。その後引っ張り応力ライナー膜１８を、例えばＣＨＦ₃、Ａｒ、Ｏ₂の混合ガスを用い、第２の実施形態と同様な方法で選択的にプラズマエッチングし、Ｐチャネル活性領域上に開口部１９を形成すると共にシリコン酸化膜３０を露出させる。ここで開口部１９の寸法、形状および配置は第１の実施形態と同様である。

この工程を実施することにより、Ｐチャネル活性領域内においてＰチャネルトランジスタのゲート電極はサイドウォール２２を含めてシリコン酸化膜３１、圧縮応力ライナー膜１６、シリコン酸化膜３０からなる積層膜のみで覆われた状態を維持し、Ｎチャネル活性領域内においてはＮチャネルトランジスタのゲート電極は、シリコン酸化膜３１、引っ張り応力ライナー膜１８からなる積層膜のみで被覆される。これに対して素子分離１０上のゲート電極上はシリコン酸化膜３１、圧縮応力ライナー膜１６、シリコン酸化膜３０および引っ張り応力ライナー膜１８からなる積層膜で被覆される結果となる。

図７（ｃ）の工程の後実施する製造工程はすべて、第１の実施形態で説明した図２（ｃ）に示す工程より後に行う工程と同じであり、それらの工程を行うことによって半導体装置を完成することができる。その製造工程は、図３（ａ）、（ｂ）、（ｃ）に示した工程、およびその他第１の実施形態に係るコンタクトホール、コンタクトプラグ、銅配線等の形成工程と同一の工程のすべてを含む。従ってそれらについての詳細な説明は省略する。

本実施形態に係る半導体装置の製造方法は第２の実施形態と同様の効果を有する。それに加えて本実施形態に係る製造方法によれば、上に述べたように、開口部１７を形成するための圧縮応力ライナー膜１６のエッチング時に、Ｎｉ−Ｐｔシリサイド膜１５および２７がシリコン酸化膜３１のような絶縁膜によってエッチングプラズマから保護される。エッチングプラズマにＮｉ−Ｐｔシリサイド膜が直接曝されると、ゲート部やソース・ドレイン領域にイオン衝撃によりダメージが導入され易い。これによりゲート部やソース・ドレイン領域のＰＮ接合等にリーク電流が発生する確率が増加する。しかしながら本実施形態によればそのような問題が回避され、ＭＯＳ型トランジスタに関するリーク電流バラツキによる歩留り低下を防止することができる。

以上、第１〜第３の実施形態について説明した。しかしながらこれらの実施形態を種々変更することが可能である。第１〜第３の実施形態においては、圧縮応力ライナー膜１６の開口部１７および引っ張り応力ライナー膜１８の開口部１９の終端部を素子分離１０の終端部（周縁）とほぼ一致するパターンとした。しかし本発明の目的に好適なパターンはこれに限定されない。図８は、開口部１７および開口部１９のパターンから変更されたパターンを有する開口部を第１の実施形態に係る半導体装置に適用した時の工程断面図であり、図２（ｃ）に示した工程断面図に対応する。また、図９は図８に示した半導体装置に対応する設計上のパターンレイアウトを示す平面図であり、図８は図９のＧ−Ｈを結ぶ線に沿った断面図である。

図８に示すように、圧縮応力ライナー膜３２の開口部３３、および引っ張り応力ライナー膜３４の開口部３５の終端部は、共に素子分離１０の終端部から素子分離１０の内側領域へ後退し、素子分離１０上に位置する。図９において、引っ張り応力ライナー膜３４の開口部３５に対応する開口２ｂ、および圧縮応力ライナー膜３２の開口部３３に対応する開口３ｂは、それぞれＰチャネル活性領域に対応する開口２およびＮチャネル活性領域に対応する開口３を一定寸法だけ拡大したパターンを有する。そしてこれら開口２ｂ、３ｂはそれぞれ開口２、３を包含する位置に配置されている。

図８に示すように開口部３３、３５はそれぞれＮチャネル活性領域およびＰチャネル活性領域より大きい。従って開口部３３を形成するためのフォトリソ工程におけるフォトマスクの合わせズレやレジスト寸法バラツキ等が存在しても、圧縮応力ライナー膜３２が素子分離１０上からＮチャネル活性領域上へ突き出すことがない。同様に引っ張り応力ライナー膜３４が素子分離１０上からＰチャネル活性領域上へ突き出すことがない。このようにして少なくともＰチャネル、Ｎチャネルどちらかの活性領域（特にソース・ドレイン領域）上で圧縮応力ライナー膜３２と引っ張り応力ライナー膜３４とが重なり、ＭＯＳ型トランジスタのチャネル領域に与えられる応力が低下して特性が劣化することが防止される。

開口部３３および３５の終端部の、素子分離１０の終端部から素子分離１０上への水平後退距離として２０ｎｍが適切である。開口部３３および３５を形成するためのマスク合わせズレや加工寸法バラツキを考慮して水平後退距離を０ｎｍより大きく２５ｎｍ以下、また製造プロセスとして許容できるのであれば０ｎｍより大きく１５ｎｍ以下に設定してもよい。図８および図９に示した本発明に係る半導体装置および製造方法の変更形態は第２および第３の実施形態にも適用できることは言うまでもない。

上記第１〜第３の実施形態では、圧縮応力ライナー膜とその開口部を引っ張り応力ライナー膜とその開口部より先に形成したが、この工程の順序を反対にしてもよい。その場合第２の実施形態において使用するエッチングストッパー膜としてのシリコン酸化膜３０は、引っ張り応力ライナー膜上に形成する。さらに上記第１〜第３の実施形態では、２種類の異なるモードの応力を発生する応力ライナー膜を用いる場合を示したが、片方の応力ライナー膜のみを使用する場合にも本発明を適用することができる。この場合、半導体層に複数の活性領域が形成されてもよいが、それら活性領域はＰチャネル活性領域またはＮチャネル活性領域のうちどちらか１つである。

上記第１〜第３の実施形態では、圧縮および引っ張り応力ライナー膜としてシリコン窒化膜を用い、両応力ライナー膜の膜厚を同等とした。圧縮および引っ張り応力ライナー膜は第１の実施形態で述べたように、コンタクトホールのエッチングストッパー膜としても用いられる。この観点からこれらの膜に、シリコン酸化膜を主要膜とする層間絶縁膜に対して大きいエッチング選択比が得られるシリコン窒化膜を使用することが望ましい。しかし下地に対して応力を与えることのできる膜であればシリコン窒化膜以外の膜を使用することができ、また圧縮および引っ張り応力ライナー膜間で異なる膜厚を設定してもよい。

本発明の目的の一つは、ゲート電極の密度の高い領域と低い領域が基板上に存在しても、ＣＭＰ法を用い、層間絶縁膜を基板面内全面に渡って均一に平坦化することである。上記第１〜第３の実施形態では、研磨ストッパー膜として圧縮および引っ張り応力ライナー膜を使用した。しかし基板の半導体層に応力を印加する必要のない半導体装置に関しては、これらの応力ライナー膜に代えて、一般にＣＭＰ法による層間絶縁膜の研磨に対して層間絶縁膜より小さい研磨速度を有する第１研磨ストップ膜および第２研磨ストップ膜を使用することができる。

その他、半導体基板（シリコン単結晶基板）はＰ型とＮ型のいずれも使用できる。また上記実施形態ではロジック回路形成領域を例示したが、半導体基板上にゲート電極が形成された他の回路形成領域にも本発明を適用できる。さらに各実施形態ではゲート絶縁膜としてハフニウムを含むシリコン酸化膜を示したが酸化ハフニウム（ＨｆＯ₂）膜や一般的なシリコン窒化酸化膜であってもよい。さらにゲート電極の材料としてシリコンを用いたが、ゲート電極に要求される有効仕事関数等とゲート絶縁膜材料との組み合わせに従って、シリコン化合物、タングステン化合物、チタン化合物、タンタル化合物、アルミニウム化合物のいずれかの単層もしくは積層構造を選択することができる。

本発明は、半導体基板上にゲート電極を備え、半導体基板面内全面に渡ってその表面が均一に平坦化されるべき層間絶縁膜を有する半導体集積回路装置やその製造に有用である。

１ 素子分離領域
２、２ａ、２ｂ、３、３ａ、３ｂ 開口
４ ゲート電極
５ 境界
１０ 素子分離
１１ Ｎウエル
１２ Ｐウエル
１３ ゲート絶縁膜
１４ シリコン膜
１５、２７ Ｎｉ−Ｐｔシリサイド膜
１６、３２ 圧縮応力ライナー膜
１７、１９、３３、３５ 開口部
１８、３４ 引っ張り応力ライナー膜
２０、２１ 層間絶縁膜
２２ サイドウォール
２３ Ｐ型エクステンション領域
２４ Ｐ型ソース・ドレイン領域
２５ Ｎ型エクステンション領域
２６ Ｎ型ソース・ドレイン領域
３０、３１ シリコン酸化膜

Claims (17)

1. 半導体層に形成された素子分離と、
   前記素子分離に囲まれた前記半導体層からなる第１活性領域と、
   前記第１活性領域上から前記素子分離上へ延びる第１ゲート電極と、
   前記第１活性領域上および前記素子分離上の前記第１ゲート電極を被覆し、前記半導体層に応力を与える第１応力膜と、
   前記第１応力膜上に形成され、前記素子分離上の前記第１ゲート電極を被覆すると共に前記第１活性領域上に開口を有し、前記半導体層に応力を与える第２応力膜と、
   前記第２応力膜の開口内に埋め込まれると共に、前記素子分離上の前記第２応力膜の表面を露出させている第１層間絶縁膜と
   を備えたことを特徴とする半導体装置。
2. 前記素子分離に囲まれた前記半導体層からなる第２活性領域と、前記第２活性領域上から前記素子分離上へ延びる第２ゲート電極と、第２層間絶縁膜とをさらに備え、
   前記第１応力膜は、前記素子分離上の前記第２ゲート電極を被覆すると共に前記第２活性領域上に開口を有し、前記第２応力膜は、前記第２活性領域上および前記素子分離上の前記第２ゲート電極を被覆し、
   前記第２層間絶縁膜は、前記第１応力膜の開口によって前記第２活性領域上の前記第２応力膜に形成された凹部内に埋め込まれると共に、前記素子分離上の前記第２応力膜の表面を露出させている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２応力膜の前記素子分離上の膜厚は、前記第２活性領域上の膜厚より小さいことを特徴とする請求項２に記載の半導体装置。
4. 前記第１応力膜の開口および前記第２応力膜の開口のうち、少なくとも一方の膜の開口の終端部は、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離は０ｎｍ以上、２５ｎｍ以下であることを特徴とする請求項２または３に記載の半導体装置。
5. 前記第１活性領域は、前記第１ゲート電極を有するＰチャネルＭＯＳ型トランジスタが形成されるＰチャネル活性領域であり、前記第２活性領域は、前記第２ゲート電極を有するＮチャネルＭＯＳ型トランジスタが形成されるＮチャネル活性領域であり、前記第１応力膜は前記半導体層に圧縮応力を与える膜であり、前記第２応力膜は前記半導体層に引っ張り応力を与える膜であることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
6. 前記第１ゲート電極の上部および前記第２ゲート電極の上部は金属シリサイド膜からなり、前記第１活性領域および前記第２活性領域の表面に前記金属シリサイド膜が形成されていることを特徴とする請求項５に記載の半導体装置。
7. 前記第１応力膜および前記第２応力膜はシリコン窒化膜からなることを特徴とする請求項６に記載の半導体装置。
8. 前記第１ゲート電極、前記第２ゲート電極、前記第１活性領域、および前記第２活性領域上で、且つ前記第１応力膜および前記第２応力膜より下層に第１絶縁膜が形成されていることを特徴とする請求項２〜７のいずれかに記載の半導体装置。
9. 前記第１応力膜上で、且つ前記第２応力膜より下層に第２絶縁膜が形成されていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
10. 前記第１活性領域は、前記第１ゲート電極を有するＮチャネルＭＯＳ型トランジスタが形成されるＮチャネル活性領域であり、前記第２活性領域は、前記第２ゲート電極を有するＰチャネルＭＯＳ型トランジスタが形成されるＰチャネル活性領域であり、前記第１応力膜は前記半導体層に引っ張り応力を与える膜であり、前記第２応力膜は前記半導体層に圧縮応力を与える膜であることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
11. 半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第１活性領域を形成する工程と、
    前記第１活性領域上から前記素子分離上へ延びる第１ゲート電極を形成する工程と、
    前記第１活性領域上および前記素子分離上の前記第１ゲート電極を被覆し、前記半導体層に応力を与える第１応力膜を形成する工程と、
    前記第１応力膜上に、前記半導体層に応力を与える第２応力膜を形成する工程と、
    前記第２応力膜を選択的にエッチングし、前記第１活性領域上に前記第２応力膜の開口を形成する工程と、
    前記第２応力膜上および前記第２応力膜の開口上を含む全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜をＣＭＰ法を用いて研磨し、前記素子分離上の前記第２応力膜が露出した後研磨を停止する工程と
    を含むことを特徴とする半導体装置の製造方法。
12. 前記半導体層に前記素子分離を形成することによって、前記素子分離で囲まれた前記半導体層からなる第２活性領域を形成する工程と、
    前記第２活性領域上から前記素子分離上へ延びる第２ゲート電極を形成する工程と、
    前記第１応力膜を、前記第２活性領域上および前記素子分離上の前記第２ゲート電極をさらに覆うように形成する工程と、
    前記第１応力膜を選択的にエッチングし、前記第２活性領域上に前記第１応力膜の開口を形成する工程と、
    前記第２応力膜を、前記第１応力膜上と共に前記第１応力膜の開口上をさらに覆うように形成する工程と
    をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第１応力膜の開口および前記第２応力膜の開口のうち、少なくとも一方の膜の開口の終端部は、前記素子分離の終端部上または前記素子分離上にあり、前記一方の膜の開口の終端部と前記素子分離の終端部との水平距離は０ｎｍ以上、２５ｎｍ以下であることを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記第１ゲート電極の上部および前記第２ゲート電極の上部を金属シリサイド膜にする工程と、前記第１活性領域および前記第２活性領域の表面に前記金属シリサイド膜を形成する工程とを含むことを特徴とする請求項１３に記載の半導体装置。
15. 前記第１応力膜を形成する前に、前記第１ゲート電極、前記第２ゲート電極、前記第１活性領域、および前記第２活性領域を覆うように第１絶縁膜を形成する工程を含むことを特徴とする請求項１２〜１４のいずれかに記載の半導体装置の製造方法。
16. 前記第２応力膜を形成する前に、前記第１応力膜上に第２絶縁膜を形成する工程を含み、前記第１応力膜の開口を形成する工程は、前記第２絶縁膜および前記第１応力膜を順次選択的にエッチングして形成する工程であり、前記第２絶縁膜は、前記第２応力膜の開口を形成するためのエッチングに対して、前記第２応力膜よりエッチング速度が小さい膜であることを特徴とする請求項１２〜１５のいずれかに記載の半導体装置の製造方法。
17. 半導体層に素子分離を形成すると共に、前記素子分離で囲まれた前記半導体層からなる第１活性領域および第２活性領域を形成する工程と、
    前記第１活性領域上から前記素子分離上へ延びる第１ゲート電極を形成する工程と、
    前記第２活性領域上から前記素子分離上へ延びる第２ゲート電極を形成する工程と、
    前記第１活性領域上、前記第２活性領域上、前記素子分離上、前記第１ゲート電極および前記第２ゲート電極を被覆する第１の膜を形成する工程と、
    前記第１の膜を選択的にエッチングし、前記第２活性領域上に前記第１の膜の開口を形成する工程と、
    前記第１の膜上および前記第１の膜の開口上を覆うように第２の膜を形成する工程と、
    前記第２の膜を選択的にエッチングし、前記第１活性領域上に前記第２の膜の開口を形成する工程と、
    前記第２の膜上および前記第２の膜の開口上を含む全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜をＣＭＰ法を用いて研磨し、前記素子分離上の前記第２の膜が露出した後研磨を停止する工程と
    を含み、
    前記第２の膜の、前記ＣＭＰ法を用いた研磨に対する研磨速度は、前記層間絶縁膜より小さいことを特徴とする半導体装置の製造方法。

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