CN113394087A - 后栅工艺中伪栅平坦化方法 - Google Patents
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Abstract
本发明公开了一种后栅工艺中伪栅平坦化方法，包括：步骤一、在半导体衬底表面形成伪栅材料层，进行光刻定义同时定义出伪栅的形成区域以及栅极内沟槽的形成区域；步骤二、对伪栅材料层进行刻蚀同时形成伪栅和栅极内沟槽；步骤三、在栅极内沟槽的侧面形成研磨阻障层；步骤四、形成第零层层间膜；步骤五、进行化学机械研磨使第零层层间膜和伪栅表面相平以及将伪栅表面暴露，通过研磨阻障层并结合栅极内沟槽的布局实现对各伪栅的研磨负载的调节，化学机械研磨完成后各伪栅的高度均匀。本发明能使不同尺寸的伪栅的研磨负载均匀，伪栅内部的高度均匀性以及各不同尺寸的伪栅的高度均匀性都得到提高，能使器件的性能稳定并且能提高器件的可靠性。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种后栅工艺中伪栅平坦化方法。
背景技术
随着器件尺寸的不断减小，对于32纳米以下特别是28nm以下工艺节点的高压(HV)COMS器件来说，以高介电常数(HK)栅介质-金属栅(MG)即HKMG制程成为发展的方向。目前有先栅(Gate-first)和后栅(Gate-last)HKMG技术，对于Gate-first技术，由于金属栅需要经历多道高温制程，会严重影响器件的性能和可靠性。相对于此，Gate-last技术可以有效的避免高温制程，有效的保证器件的性能和可靠性，但是赝栅结构平坦性成为了金属栅高度均匀性的关键步骤。
后栅工艺中，赝栅即伪栅平坦化工艺主要通过化学机械研磨(CMP)制程来实现，包括步骤：形成无定形硅即非晶硅(A-Si)赝栅，之后在通过其他制程形成氮化物侧墙，再沉积一层层间介质层，之后通过CMP来形成统一的无定形硅栅高度，保证后续金属栅的形成。
在CMOS集成电路制造中，HV CMOS器件通常和中压CMOS器件以及低压CMOS器件集成在一起，HV CMOS器件、中压CMOS器件和低压CMOS器件的形成区域分别为高压区、中压区和低压区，HV CMOS器件、中压CMOS器件和低压CMOS器件的阈值电压依次降低。其中，高压区和中压区中存在大尺寸的栅极，低压区则存在小尺寸图案，由于CMP对不同尺寸的图案的负载存在差异，相对于密集的小尺寸图案，大尺寸图案会导致高压/中压区的大尺寸赝栅高度远低于低压区如逻辑/存储器件区域的赝栅高度，从而导致后续金属栅高度统一性和完整性较差，进而导致不同器件的性能产生差异并影响可靠性，所以需要对赝栅高度的稳定性进行改善。如图1所示，是现有后栅工艺中伪栅平坦化方法的化学机械研磨完成后器件结构示意图；图1中，虚线AA左侧为低压区，虚线AA和虚线BB之间为中压区，虚线BB右侧为高压区，可以看出，完成标记102对应的CMP之后，各区域的伪栅101的高度不相同，且是伪栅101的尺寸越大，CMP后的高度越低，从低压区、中压区到高压区，伪栅101的高度会依次降低。
现有改进方法包括：
第一方面为改善CMP研磨液的选择性，研磨垫的硬度及增大压力来优化CMP对不同尺寸的图案(Pattern)负载(loading)问题，但不可避免的会引发刮痕(Scratch)以及颗粒(Particle等缺陷(defect)。
另一方面通过增加伪多晶硅(Dummy poly)来改变周围的环境来减少CMP产生的Pattern loading问题。
发明内容
本发明所要解决的技术问题是提供一种后栅工艺中伪栅平坦化方法，能使不同尺寸的伪栅的研磨负载均匀，使化学机械研磨后的大尺寸的伪栅各区域的高度均匀性以及各不同尺寸的伪栅的高度均匀性都得到提高，能使器件的性能稳定并且能提高器件的可靠性。
为解决上述技术问题，本发明提供的后栅工艺中伪栅平坦化方法包括如下步骤：
步骤一、在半导体衬底表面形成伪栅材料层，进行光刻定义同时定义出伪栅的形成区域以及栅极内沟槽的形成区域，伪栅的长度为沿沟道长度方向上的尺寸，所述伪栅的长度大小包括多个，所述栅极内沟槽设置在长度大于第一设定值的所述伪栅中，所述栅极内沟槽的布局结构为使长度大于第一设定值的各所述伪栅内部各区域的研磨负载均匀以及使各所述伪栅之间的研磨负载均匀。
步骤二、对所述伪栅材料层进行刻蚀同时形成伪栅和栅极内沟槽。
步骤三、在所述栅极内沟槽的侧面形成研磨阻障层。
步骤四、形成第零层层间膜，所述第零层层间膜将所述伪栅之间的间隔区以及所述栅极内沟槽完全填充并延伸到所述伪栅之上。
步骤五、进行化学机械研磨，所述化学机械研磨将将所述伪栅之间的所述第零层层间膜和所述伪栅表面相平以及所述伪栅表面的所述第零层层间膜去除并将所述伪栅表面暴露，通过所述研磨阻障层并结合所述栅极内沟槽的布局实现对各所述伪栅的研磨负载的调节，所述化学机械研磨完成后各所述伪栅的高度均匀。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述伪栅材料层的材料包括非晶硅。
进一步的改进是，步骤一中，在形成所述伪栅材料层之前，在所述半导体衬底表面形成有栅介质层。
进一步的改进是，所述半导体衬底上同时集成有低压CMOS、中压CMOS和高压CMOS。
所述低压CMOS、所述中压CMOS和所述高压CMOS的阈值电压依次升高。
进一步的改进是，所述高压CMOS的所述伪栅的长度大于所述第一设定值。
进一步的改进是，在所述中压CMOS的所述伪栅的长度大于所述第一设定值。
进一步的改进是，步骤三中所述研磨阻障层的材料包括氮化硅。
进一步的改进是，所述研磨阻障层由形成于所述栅极内沟槽侧面的氮化硅侧墙和接触刻蚀停止层叠加而成；形成步骤包括：
在所述伪栅和所述栅极内沟槽的侧面形成侧墙，所述侧墙包括氮化硅侧墙。
形成接触刻蚀停止层，所述接触刻蚀停止层形成在所述伪栅和所述栅极内沟槽的侧面并延伸到所述伪栅的表面。
进一步的改进是，所述第一设定值为2微米。
进一步的改进是，所述高压CMOS的栅介质层的厚度大于所述中压CMOS的栅介质层的厚度，所述中压CMOS的栅介质层的厚度大于所述低压CMOS的栅介质层的厚度。
进一步的改进是，所述侧墙形成后以及所述接触刻蚀停止层形成前，还包括：
进行N+源漏注入形成N+掺杂的源区和漏区；
进行P+源漏注入形成P+掺杂的源区和漏区。
进一步的改进是，在进行所述P+源漏注入前，还包括在所述低压CMOS的PMOS的源区和漏区的形成区域中形成嵌入式锗硅外延层的步骤。
进一步的改进是，步骤五完成后，还包括：
去除所述伪栅；
在所述伪栅的去除区域中形成金属栅。
进一步的改进是，步骤四中，所述第零层层间膜采用HARP工艺生长。
进一步的改进是，步骤一中，还包括在所述伪栅材料层表面形成硬质掩膜层和软质掩膜层的步骤。
本发明后栅工艺中在伪栅材料层形成后进行伪栅的形成区域的光刻定义时同时在大尺寸即长度大于第一设定值的伪栅中定义栅极内沟槽的形成区域，在刻蚀形成伪栅的同时刻蚀形成栅极内沟槽，之后再栅极内沟槽的侧面形成研磨阻障层，通过对栅极内沟槽的布局设置以及研磨阻障层的设置能实现对不同尺寸的伪栅的研磨负载进行调节且使大尺寸的伪栅内部各区域的研磨负载均匀以及使各伪栅之间的研磨负载均匀，最后能使化学机械研磨后的大尺寸的伪栅各区域的高度均匀性以及各不同尺寸的伪栅的高度均匀性都得到提高，能保证金属栅的完整性和统一性，能使器件的性能稳定并且能提高器件的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有后栅工艺中伪栅平坦化方法的化学机械研磨完成后器件结构示意图；
图2是本发明实施例后栅工艺中伪栅平坦化方法的流程图；
图3A-图3F是本发明实施例后栅工艺中伪栅平坦化方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例后栅工艺中伪栅9平坦化方法的流程图；如图3A至图3F所示，是本发明实施例后栅工艺中伪栅9平坦化方法各步骤中的器件结构示意图。本发明实施例后栅工艺中伪栅9平坦化方法包括如下步骤：
步骤一、如图3A所示，在半导体衬底1表面形成伪栅9材料层，采用掩模板100进行光刻定义同时定义出伪栅9的形成区域以及栅极内沟槽(slot)14的形成区域，伪栅9的长度为沿沟道长度方向上的尺寸，所述伪栅9的长度大小包括多个，所述栅极内沟槽14设置在长度大于第一设定值的所述伪栅9中，所述栅极内沟槽14的布局结构为使长度大于第一设定值的各所述伪栅9内部各区域的研磨负载均匀以及使各所述伪栅9之间的研磨负载均匀。
本发明实施例中，所述半导体衬底1包括硅衬底。
所述伪栅9材料层的材料包括非晶硅。
在形成所述伪栅9材料层之前，在所述半导体衬底1表面形成有栅介质层。
所述半导体衬底1上同时集成有低压CMOS、中压CMOS和高压CMOS。低压CMOS的形成区域即低压区位于虚线CC的左侧，中压CMOS的形成区域即中压区位于虚线CC和DD之间，高压CMOS的形成区域即高压区位于虚线DD的右侧。
所述低压CMOS、所述中压CMOS和所述高压CMOS的阈值电压依次升高。
所述高压CMOS的所述伪栅9的长度大于所述第一设定值。
在所述中压CMOS的所述伪栅9的长度大于所述第一设定值。
所述第一设定值为2微米。
所述高压CMOS的栅介质层的厚度大于所述中压CMOS的栅介质层的厚度，所述中压CMOS的栅介质层的厚度大于所述低压CMOS的栅介质层的厚度，图3A中，所述低压CMOS的栅介质层用标记8表示，所述中压CMOS的栅介质层则主要有氧化层15组成，所述高压CMOS的栅介质层则主要有氧化层16组成，在氧化层15和16的表面也形成有所述低压CMOS的栅介质层8。所述低压CMOS的栅介质层8由界面层(IL)、高介电常数层和底部阻障层(BBM)叠加而成。高介电常数层通常采用HfO2，界面层通常为氧化层，BBM通常采用TiN。
本发明实施例方法中，在进行光刻工艺之前，还包括在所述伪栅9材料层表面形成硬质掩膜层10和软质掩膜层的步骤。
图3A中，所述硬质掩膜层包括氮化硅硬质掩膜层和氧化硅硬质掩膜层，氮化硅硬质掩膜层通常采用等离子体增强化学气相沉积(PECVD)工艺形成，氧化硅硬质掩膜层通常采用等离子体增强化学气相沉积工艺形成。
软质掩膜层包括无定形α碳层(Amorphous carbon，APF)11和无氮有机抗反射层(NFDARC，SiCO)12。
在无氮有机抗反射层12的表面还形成有盖帽层13，盖帽层13通常采用氧化层。
图3A中，在所述半导体衬底1中浅沟槽隔离4，低压区中形成有低压N型阱区(LVNW)2和低压P型阱区(LVPW)3；在中压区中形成有中压N型阱区(MVNW)5；在高压区中形成有高压N型阱区(HVNW)7，在高压N型阱区7中还形成有高压漂移区(HVNDF)。氧化层15和16通常都采用炉管工艺形成。
步骤二、如图3B所示，对所述伪栅9材料层进行刻蚀同时形成伪栅9和栅极内沟槽14。
图3B1是图3B的俯视图。
步骤三、如图3C所示，在所述栅极内沟槽14的侧面形成研磨阻障层。
本发明实施例方法中，所述研磨阻障层的材料包括氮化硅。
所述研磨阻障层由形成于所述栅极内沟槽14侧面的氮化硅侧墙和接触刻蚀停止层20加而成；形成步骤包括：
在所述伪栅9和所述栅极内沟槽14的侧面形成侧墙，所述侧墙包括氮化硅侧墙。图3C中，侧墙包括侧墙17和侧墙18，侧墙17采用原子层沉积(ALD)工艺形成；侧墙18采用炉管HCD工艺形成，HCD表示六氯乙硅烷，HCD用于在生长中提供硅源，侧墙18形成氮化硅侧墙，氮源采用氨气。
所述侧墙形成后以及后续接触刻蚀停止层20形成前，还包括：
进行N+源漏注入形成N+掺杂的源区和漏区；
进行P+源漏注入形成P+掺杂的源区和漏区。
在进行所述P+源漏注入前，还包括在所述低压CMOS的PMOS的源区和漏区的形成区域中形成嵌入式锗硅外延层19的步骤。
之后还可以根据需要进行中压栅氧去除(IOR)工艺、应力记忆技术(StressMemorization Technique，SMT)、自对准硅化物(Self Aligned Silicide，Salicide)等工艺。
如图3D所示，形成接触刻蚀停止层(CESL)20，所述接触刻蚀停止层20形成在所述伪栅9和所述栅极内沟槽14的侧面并延伸到所述伪栅9的表面。
步骤四、如图3D所示，形成第零层层间膜(ILD0)21，所述第零层层间膜21将所述伪栅9之间的间隔区以及所述栅极内沟槽14完全填充并延伸到所述伪栅9之上。
所述第零层层间膜21采用HARP工艺生长。
步骤五、如图3E所示，进行如标记200所示的化学机械研磨，所述化学机械研磨将将所述伪栅9之间的所述第零层层间膜21和所述伪栅9表面相平以及所述伪栅9表面的所述第零层层间膜21去除并将所述伪栅9表面暴露，通过所述研磨阻障层并结合所述栅极内沟槽14的布局实现对各所述伪栅9的研磨负载的调节，所述化学机械研磨完成后各所述伪栅9的高度均匀。
对于所述第零层层间膜21的CMP工艺，侧墙和CESL形成的填充物对无定型硅(A-Si)的选择性差异导致一方面优化了栅面内的均匀性，另一方面也改善了不同尺寸伪栅负载的统一性。对于显影的伪栅和显影的尺寸和排布，在保持栅整体的电性满足要求的前提下，保持伪栅栅内和不同尺寸伪栅负载均匀性。通过上述结构设计最终形成高度较为统一的伪栅，达到对后续不同尺寸的金属栅高度进行精确控制。
步骤五完成后，还包括：
如图3F所示，去除所述伪栅9。本发明实施例方法中，通过伪栅去除工艺(DummyPoly Remove，DPR)得到最终结构，形成金属填充前高度统一的伪栅凹槽结构，保证后续金属栅高度的均匀性和统一性，进而保持器件的性能及可靠性
在所述伪栅9的去除区域中形成金属栅。
本发明实施例中，通过CMP过刻蚀最终停留在所述伪栅9上。通过所述栅极内沟槽14的填充物组成的阻挡墙，有效的保持了大尺寸伪栅内的均匀性和不同尺寸伪栅的统一性，从而有效的保持的金属栅高度的均匀性和统一性。
本发明实施例方法后栅工艺中在伪栅9材料层形成后进行伪栅9的形成区域的光刻定义时同时在大尺寸即长度大于第一设定值的伪栅9中定义栅极内沟槽14的形成区域，在刻蚀形成伪栅9的同时刻蚀形成栅极内沟槽14，之后再栅极内沟槽14的侧面形成研磨阻障层，通过对栅极内沟槽14的布局设置以及研磨阻障层的设置能实现对不同尺寸的伪栅9的研磨负载进行调节且使大尺寸的伪栅9内部各区域的研磨负载均匀以及使各伪栅9之间的研磨负载均匀，最后能使化学机械研磨后的大尺寸的伪栅9各区域的高度均匀性以及各不同尺寸的伪栅9的高度均匀性都得到提高，能保证金属栅的完整性和统一性，能使器件的性能稳定并且能提高器件的可靠性。
本发明实施例方法能很好的适用于28nm以下的gate-last HKMG HV CMOS工艺中，通过在大尺寸(＞2μm)dummy poly即伪栅9上按规则(rule)形成poly内即栅极内沟槽14结构，并通过后续侧墙、CESL、ILD0HARP工艺形成填充阻碍物，优化ILD0的CMP对于不同pattern即伪栅图案的统一性。实现大尺寸伪栅面内均匀性及不尺寸的伪栅间的统一性，保证了器件的性能和可靠性。也即本发明实施例方法通过在Poly内插入Slot结构，能同时实现大尺寸面内均匀性、不同pattern间统一性、金属栅性能整体性和金属栅高度工艺窗口(Window)的同时优化，最后能使器件的性能提升以及可靠性得到保证。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种后栅工艺中伪栅平坦化方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底表面形成伪栅材料层，进行光刻定义同时定义出伪栅的形成区域以及栅极内沟槽的形成区域，伪栅的长度为沿沟道长度方向上的尺寸，所述伪栅的长度大小包括多个，所述栅极内沟槽设置在长度大于第一设定值的所述伪栅中，所述栅极内沟槽的布局结构为使长度大于第一设定值的各所述伪栅内部各区域的研磨负载均匀以及使各所述伪栅之间的研磨负载均匀；
步骤二、对所述伪栅材料层进行刻蚀同时形成伪栅和栅极内沟槽；
步骤三、在所述栅极内沟槽的侧面形成研磨阻障层；
步骤四、形成第零层层间膜，所述第零层层间膜将所述伪栅之间的间隔区以及所述栅极内沟槽完全填充并延伸到所述伪栅之上；
步骤五、进行化学机械研磨，所述化学机械研磨将将所述伪栅之间的所述第零层层间膜和所述伪栅表面相平以及所述伪栅表面的所述第零层层间膜去除并将所述伪栅表面暴露，通过所述研磨阻障层并结合所述栅极内沟槽的布局实现对各所述伪栅的研磨负载的调节，所述化学机械研磨完成后各所述伪栅的高度均匀。
2.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：所述半导体衬底包括硅衬底。
3.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：所述伪栅材料层的材料包括非晶硅。
4.如权利要求3所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤一中，在形成所述伪栅材料层之前，在所述半导体衬底表面形成有栅介质层。
5.如权利要求4所述的后栅工艺中伪栅平坦化方法，其特征在于：所述半导体衬底上同时集成有低压CMOS、中压CMOS和高压CMOS；
所述低压CMOS、所述中压CMOS和所述高压CMOS的阈值电压依次升高。
6.如权利要求5所述的后栅工艺中伪栅平坦化方法，其特征在于：所述高压CMOS的所述伪栅的长度大于所述第一设定值。
7.如权利要求6所述的后栅工艺中伪栅平坦化方法，其特征在于：在所述中压CMOS的所述伪栅的长度大于所述第一设定值。
8.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤三中所述研磨阻障层的材料包括氮化硅。
9.如权利要求8所述的后栅工艺中伪栅平坦化方法，其特征在于：所述研磨阻障层由形成于所述栅极内沟槽侧面的氮化硅侧墙和接触刻蚀停止层叠加而成；形成步骤包括：
在所述伪栅和所述栅极内沟槽的侧面形成侧墙，所述侧墙包括氮化硅侧墙；
形成接触刻蚀停止层，所述接触刻蚀停止层形成在所述伪栅和所述栅极内沟槽的侧面并延伸到所述伪栅的表面。
10.如权利要求1或6或7所述的后栅工艺中伪栅平坦化方法，其特征在于：所述第一设定值为2微米。
11.如权利要求5所述的后栅工艺中伪栅平坦化方法，其特征在于：所述高压CMOS的栅介质层的厚度大于所述中压CMOS的栅介质层的厚度，所述中压CMOS的栅介质层的厚度大于所述低压CMOS的栅介质层的厚度。
12.如权利要求9所述的后栅工艺中伪栅平坦化方法，其特征在于：所述侧墙形成后以及所述接触刻蚀停止层形成前，还包括：
进行N+源漏注入形成N+掺杂的源区和漏区；
进行P+源漏注入形成P+掺杂的源区和漏区。
13.如权利要求12所述的后栅工艺中伪栅平坦化方法，其特征在于：在进行所述P+源漏注入前，还包括在所述低压CMOS的PMOS的源区和漏区的形成区域中形成嵌入式锗硅外延层的步骤。
14.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤五完成后，还包括：
去除所述伪栅；
在所述伪栅的去除区域中形成金属栅。
15.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤四中，所述第零层层间膜采用HARP工艺生长。
16.如权利要求1所述的后栅工艺中伪栅平坦化方法，其特征在于：步骤一中，还包括在所述伪栅材料层表面形成硬质掩膜层和软质掩膜层的步骤。
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