KR20080098823A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 전극물질로 루테늄막과 루테늄산화막을 이용하되 캐패시터의 하부전극 구조를 미세 반구형의 그레인이 형성된 표면을 가진 기둥으로 제조하여 표면적을 증대시켜 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 공정 신뢰도가 높은 캐패시터의 제조방법에 관한 것으로, 이를 위해 본 발명은, 복수 개의 오픈영역을 갖는 희생막을 형성하는 단계, 상기 오픈영역의 내부단차를 따라 루테늄산화막을 형성하는 단계, 상기 루테늄산화막 상에 상기 오픈영역이 채워지도록 루테늄막을 형성하는 단계, 하부전극 분리 공정으로 상기 오픈영역에 루테늄산화막과 상기 루테늄막을 매립하는 단계, 상기 희생막을 제거하는 단계 및 상기 루테늄산화막을 루테늄막으로 환원시켜 하부전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법을 제공하여, 표면적을 극대화시킨 3차원 기둥 구조의 캐패시터를 구현함으로써 실린더 구조보다 더 높은 종횡비에서 무너짐 현상이 발생하지 않으면서, 동시에 높은 충전용량을 확보할 수 있다.
캐패시터, 충전용량. 희생막, 루테늄막, 루테늄산화막

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
도 4는 하부전극의 표면적 제어를 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 기판 202 : 층간절연막
203 : 스토리지노드 콘택플러그 204 : 식각정지막
209A : 제1전극(하부전극) 208C : 미세 반구의 그레인
210 : 유전막 211 : 제2전극(상부전극)
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 3차원 기둥 구조의 하부전극을 구비한 캐패시터의 제조방법에 관한 것이다.
최근, 반도체 제조 기술의 발달로 인하여 반도체 소자의 고집적화가 가속화되고 있으며, 이에 따라 단위 셀(cell) 면적이 크게 감소하고, 동작전압의 저전압화가 이루어지고 있다. 이러한 환경에서 SIS(polySilicon Insulator polySilicon) 구조의 캐패시터의 경우, 계면산화막의 존재로 인해 셀당 약 25fF이상의 충분한 캐패시터 용량을 확보하기 어려워지고 있으며, 이를 해결하기 위해 금속 전극을 사용한 MIM(Metal Insulator Metal) 실린더(cylinder) 구조의 캐패시터 개발이 이루어지고 있다.
도 1a 및 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(11) 상부에 층간절연막(12)을 형성하고, 층간절연막(12)을 관통하여 기판(11)의 접합영역과 연결되는 스토리지노드콘택플러그(13, storage node contact plug)를 형성한다. 이때, 스토리지노드콘택플러그(13)는 폴리실리콘플러그(13A, polysilicon plug)와 배리어메탈(13B, barrier matal)의 적층구조이다.
이어서, 스토리지노드콘택플러그(13)가 형성된 결과물 상에 희생막(14)을 형성한 후, 이를 식각하여 스토리지노드콘택플러그(13) 표면을 오픈시키는 오픈영역을 형성하고, 이후 하부전극 분리 공정을 진행하여 오픈영역 내에 하부전극(15)을 형성한다. 이때, 하부전극(15)은 티타늄질화막(TiN)과 같은 금속물질이다.
도 1b에 도시된 바와 같이, 풀딥아웃(full dip out)을 통해 희생막(14)을 제거하므로써 실린더 구조의 하부전극(15)을 완성한다.
그러나, 실린더 구조의 캐패시터의 경우 45nm이하의 디자인 룰을 가지는 소자에서는 실린더의 지름(D)이 90nm이하로써 20nm정도 두께의 하부전극(15)을 형성할 경우 물리적으로 유전박막과 상부전극 물질을 매립하기 힘들다. 또한, 실린더 구조는 무너짐(leaning) 현상에 취약하여 12:1 이상의 높은 종횡비(high aspect ratio) 구조의 구현이 어려운 현실이다. 또한, 등가산화막두께(Tox)가 6Å 이하의 유전막을 사용해야 하는데, 이를 위해서는 SrTiO3, (Ba,Sr)TiO3 등의 유전상수가 큰 물질을 도입해야 하며, 매우 좁은 폭의 홀 내부에서 조성이 균일한 유전막을 증착해야 하는 어려움이 발생하게 된다.
한편, 티타늄질화막(TiN) 등의 질화막 전극은 상술한 유전막과의 일함수 차이가 크지 않아 누설전류특성이 열악하며, 높은 유전상수를 얻기 위해 필수적인 열처리 공정시, 전극의 산화로 인해 유전특성의 열화가 발생하여 전극으로 사용하기에 어려움이 있다.
따라서, 전극의 산화를 방지하고 충분한 캐패시터 용량을 확보하기 위하여 새로운 전극물질 및 구조의 캐패시터 개발이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 전 극물질로 루테늄막과 루테늄산화막을 이용하되 캐패시터의 하부전극 구조를 미세 반구형의 그레인이 형성된 표면을 가진 기둥으로 제조하여 표면적을 증대시켜 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있는 공정 신뢰도가 높은 캐패시터의 제조방법을 제공하는데 제1 목적이 있다.
또한, 미세 반구형의 그레인의 크기를 효율적으로 제어할 수 있는 캐패시터의 제조 방법을 제공하는데 제2 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 복수 개의 오픈영역을 갖는 희생막을 형성하는 단계, 상기 오픈영역의 내부단차를 따라 루테늄산화막을 형성하는 단계, 상기 루테늄산화막 상에 상기 오픈영역이 채워지도록 루테늄막을 형성하는 단계, 하부전극 분리 공정으로 상기 오픈영역에 루테늄산화막과 상기 루테늄막을 매립하는 단계, 상기 희생막을 제거하는 단계 및 상기 루테늄산화막을 루테늄막으로 환원시켜 하부전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
후술하는 실시예는 캐패시터의 전극으로 3차원 원기둥 구조를 갖는 루테늄 전극에 관한 것이다. 보다 구체적으로 루테늄 원기둥 전극의 표면에 미세 반구형의 그레인을 형성하여 표면적을 증대시킨다. 따라서, 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다.
또한, 미세 반구형의 그레인의 크기를 효율적으로 제어하여 웨이퍼간 캐패시터의 재현성을 확보한다.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
캐패시터의 제조 방법은, 우선 도 2a에 도시된 바와 같이, 워드라인, 비트라인 등이 형성된 기판(101) 상부에 층간절연막(102)을 형성한 후, 콘택홀을 형성한다. 여기서, 층간절연막(102)은 하부 구조물에 의한 단차를 완화시키기 위해 화학적기계적연마(CMP)를 이용한 평탄화가 진행될 수 있다.
이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(103)를 형성한다. 이때, 스토리지노드콘택플러그(103)는 폴리실리콘플러그(103A)와 배리어메탈(103B)의 적층이다. 먼저, 폴리실리콘플러그(103A)는 폴리실리콘 증착 및 폴리실리콘 에치백 공정을 순차적으로 실시하여 형성하는데, 폴리실리콘플러그(103A)는 에치백 공정에 의해 그 표면이 리세스된 형태이다. 그리고, 배리어메탈(103B)은 티타늄질화막(TiN)을 전면에 증착한 후 화학적기계적연마(CMP) 또는 에치백 공정을 실시하여 형성한다. 따라서, 콘택홀의 내부에는 폴리실리콘플러그(103A)와 배리어메탈(103B)의 적층구조로 이루어진 스토리지노드콘택플러그(103)가 형성된다.
다음으로, 도 2b에 도시된 바와 같이, 전면에 식각정지막(104)과 희생막(105)을 적층한다. 여기서, 식각정지막(104)은 실리콘질화막(SiN)이며, 희생 막(105)은 산화막 물질이다.
이어서, 희생막(105)과 식각정지막(104)을 차례로 식각하여 스토리지노드콘택플러그(103)를 오픈시키는 오픈영역(106)을 형성한다. 이때, 오픈영역(106) 형성을 위해 먼저 식각정지막(104)에서 식각이 멈출때까지 희생막(105)을 식각하고, 이후 식각정지막(104)을 식각한다.
상술한 오픈영역(106)은 캐패시터의 하부전극이 형성될 3차원 구조의 홀(Hole)이다.
다음으로, 도 2c에 도시된 바와 같이, 오픈영역(106)을 포함하는 결과물의 단차를 따라 루테늄산화막(107, RuO2)을 형성한다. 그리고, 루테늄산화막(107) 상에 오픈영역(106)이 채워지도록 루테늄막(108, Ru)을 형성한다.
루테늄산화막(107)은 150~350℃의 공정온도 및 0.1~10torr의 공정압력을 갖는 ALD(Atomic Layer Deposition) 혹은 CVD(Chemical Vapor Deposition) 증착방식을 이용하여 50~300Å의 두께로 형성한다.
다른 방법으로서, 루테늄산화막(107)은 루테늄막을 ALD 혹은 CVD증착방식으로 형성한 후, O2 분위기에서 급속열처리하여 형성할 수 있다. 또는 루테늄막을 ALD 혹은 CVD증착방식으로 형성한 후, O2 분위기에서 퍼니스 열처리하여 형성할 수 있다. 여기서, 급속열처리는 400~700℃의 공정온도 및 30~300초(sec)의 공정시간에서 진행하고, 퍼니스 열처리는 300~600℃의 공정온도 및 10~60분의 공정시간에서 진행하는 것이 바람직하다.
루테늄막(108)은 ALD 혹은 CVD 증착방식을 이용하여 25~200Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이, 하부전극 분리 공정을 진행하기 위해 에치백 또는 화학기계적연마 공정을 진행한다. 이로써, 오픈영역(106) 내에는 루테늄막(108)과 루테늄막(108)을 감싸는 루테늄산화막(107)이 매립된다.
여기서, 에치백공정을 사용하는 경우, 포토레지스트(photo-resist) 또는 산화막 물질을 배리어로 사용할 수도 있다.
이하부터는 설명의 편의를 위해 오픈영역(106)에 매립된 루테늄막(107A)과 루테늄산화막(108A)을 캐패시터의 제1전극(109)이라 표기한다.
다음으로, 도 2e에 도시된 바와 같이, 풀딥아웃(full dip-out)을 진행하여 희생막(105)을 제거한다. 이로써, 제1전극(109)의 측벽면이 노출된다. 자세하게는 루테늄산화막(107A)의 측벽의 노출되는 것이다.
풀딥아웃 공정은 산화막 습식식각이며, 이를 위해 HF 용액을 이용한다. 이때, 식각정지막(104)으로 사용된 질화막에 의해 하부구조가 어택받는 것이 방지된다.
위와 같은 풀딥아웃 공정으로 제1전극(109)이 실린더 형태가 아닌 기둥 형태를 갖기 때문에, 하지면에 견고하게 고정되어 무너지는 현상이 발생하지 않는다.
계속해서, 급속열처리(Rapid Thermal Anneal: RTA) 또는 퍼니스(furnace) 열처리를 선택적으로 수행하여 제1전극(109)의 루테늄산화막(107A)을 루테늄막(108B) 으로 환원시킨다. 열처리 분위기는 Ar, N2 및 H2으로 이루어진 그룹중 적어도 어느하나를 사용하는데, 예를 들면, Ar/N2의 혼합가스 일 수 있다. 그리고, 열처리시 온도는 400℃∼800℃로 하는데, 급속열처리 공정은 30~300초, 퍼니스 열처리 공정은 10~60분 동안 진행하는 것이 바람직하다.
상술한 후속 열처리에 의해 도 2f에 도시된 바와 같이, 루테늄산화막(107A)이 루테늄막(108B)으로 환원될 때 루테늄막(108B)의 표면에는 반구형의 그레인(Grain, 108C)이 형성된다. 열처리에 의해 반구형 그레인(108C)이 형성되는 원리는, 열처리시 루테늄산화막(107A)이 루테늄막(108B)으로 환원되면서 부피 수축을 겪는데, 이때 표면 거칠기가 증가하여 반구형의 그레인(108C)이 형성되는 것이다.
환원반응의 일예는 다음과 같다.
RuO2+2H2-> Ru + 2H2O(↑)
RuO2 + 2N2 -> Ru + 2N2O(↑)
열처리 온도에 의해 H2O와 N2O는 휘발되고, Ru는 부피수축이 일어난다.
결국, 제1전극(109A)의 표면에는 반구형의 그레인(108C)이 형성되어 표면적이 증대된다.
다음으로, 도 2g에 도시된 바와 같이, 반구형 그레인(108C)을 갖는 제1전극(109A) 상에 유전막(110)과 상부전극(111)을 형성한다. 유전막(110)은 실리콘질화막(Si3N4), 하프늄산화막(HfO2), 탄탈늄산화막(Ta2O5) 또는 지르코늄산화막(ZrO2)으 로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있는데, 예를 들면, 하프늄산화막과 지르코늄산화막이 순차적으로 적층된 구조일 수 있다. 그리고, 다른 유전막도 적용이 가능하다.
상부전극(111)은 루테늄막, 루테늄산화막, 티타늄질화막(TiN), 백금(Pt) 또는 이리듐(Ir)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있는데, 예를 들면, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
도 3a 내지 도 3f는 본 발명의 제2실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
캐패시터의 제조 방법은, 우선 도 3a에 도시된 바와 같이, 워드라인, 비트라인 등이 형성된 기판(201) 상부에 층간절연막(202)을 형성한 후, 콘택홀을 형성한다. 여기서, 층간절연막(202)은 하부 구조물에 의한 단차를 완화시키기 위해 화학적기계적연마(CMP)를 이용한 평탄화가 진행될 수 있다.
이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(203)를 형성한다. 이때, 스토리지노드콘택플러그(203)는 폴리실리콘플러그(203A)와 배리어메탈(203B)의 적층이다. 먼저, 폴리실리콘플러그(203A)는 폴리실리콘 증착 및 폴리실리콘 에치백 공정을 순차적으로 실시하여 형성하는데, 폴리실리콘플러그(203A)는 에치백 공정에 의해 그 표면이 리세스된 형태이다. 그리고, 배리어메탈(203B)은 티타늄질화막(TiN)을 전면에 증착한 후 화학적기계적연마(CMP) 또는 에치백 공정을 실시하여 형성한다. 따라서, 콘택홀의 내부에는 폴리실리콘플러그(203A)와 배리어메탈(203B)의 적층구조로 이루어진 스토리지노드콘택플러그(203)가 형성된다.
다음으로, 도 3b에 도시된 바와 같이, 전면에 식각정지막(204)과 희생막(205)을 적층한다. 여기서, 식각정지막(204)은 실리콘질화막(SiN)이며, 희생막(205)은 산화막 물질이다.
이어서, 희생막(205)과 식각정지막(204)을 차례로 식각하여 스토리지노드콘택플러그(203)를 오픈시키는 오픈영역(206)을 형성한다. 이때, 오픈영역(206) 형성을 위해 먼저 식각정지막(204)에서 식각이 멈출때까지 희생막(205)을 식각하고, 이후 식각정지막(204)을 식각한다.
상술한 오픈영역(206)은 캐패시터의 하부전극이 형성될 3차원 구조의 홀(Hole)이다.
다음으로, 도 3c에 도시된 바와 같이, 오픈영역(206)을 포함하는 결과물의 단차를 따라 루테늄산화막(207, RuO2)을 형성한다. 그리고, 루테늄산화막(207) 상에 오픈영역(206)이 채워지도록 루테늄막(208, Ru)을 형성한다.
루테늄산화막(207)은 150~350℃의 공정온도 및 0.1~10torr의 공정압력을 갖는 ALD(Atomic Layer Deposition) 혹은 CVD(Chemical Vapor Deposition) 증착방식을 이용하여 50~300Å의 두께로 형성한다.
다른 방법으로서, 루테늄산화막(207)은 루테늄막을 ALD 혹은 CVD증착방식으로 형성한 후, O2 분위기에서 급속열처리하여 형성할 수 있다. 또는 루테늄막을 ALD 혹은 CVD증착방식으로 형성한 후, O2 분위기에서 퍼니스 열처리하여 형성할 수 있다. 여기서, 급속열처리는 400~700℃의 공정온도 및 30~300초(sec)의 공정시간에서 진행하고, 퍼니스 열처리는 300~600℃의 공정온도 및 10~60분의 공정시간에서 진행하는 것이 바람직하다.
루테늄막(208)은 ALD 혹은 CVD 증착방식을 이용하여 25~200Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 3d에 도시된 바와 같이, 하부전극 분리 공정을 진행하기 위해 에치백 또는 화학기계적연마 공정을 진행한다. 이로써, 오픈영역(206) 내에는 루테늄막(208)과 루테늄막(208)을 감싸는 루테늄산화막(207)이 매립된다.
여기서, 에치백공정을 사용하는 경우, 포토레지스트(photo-resist) 또는 산화막 물질을 배리어로 사용할 수도 있다.
이하부터는 설명의 편의를 위해 오픈영역(206)에 매립된 루테늄막(207A)과 루테늄산화막(208A)을 캐패시터의 제1전극(109)이라 표기한다.
다음으로, 도 3e에 도시된 바와 같이, 급속열처리(Rapid Thermal Anneal: RTA) 또는 퍼니스(furnace) 열처리를 선택적으로 수행하여 제1전극(209)의 루테늄산화막(107A)을 루테늄막(108B)으로 환원시킨다. 열처리 분위기는 Ar, N2 및 H2으로 이루어진 그룹중 적어도 어느하나를 사용하는데, 예를 들면, Ar/N2의 혼합가스 일 수 있다. 그리고, 열처리시 온도는 600℃∼800℃로 하는데, 급속열처리 공정은 30~300초, 퍼니스 열처리 공정은 10~60분 동안 진행하는 것이 바람직하다.
상술한 후속 열처리에 의해 도 3f에 도시된 바와 같이, 루테늄산화막(207A)이 루테늄막(208B)으로 환원될 때 루테늄막(208B)의 표면에는 반구형의 그레 인(Grain, 208C)이 형성된다. 열처리에 의해 반구형 그레인(208C)이 형성되는 원리는, 열처리시 루테늄산화막(207A)이 루테늄막(208B)으로 환원되면서 부피 수축을 겪는데, 이때 표면 거칠기가 증가하여 반구형의 그레인(208C)이 형성되는 것이다.
환원반응의 일예는 다음과 같다.
RuO2+2H2-> Ru + 2H2O(↑)
RuO2 + 2N2 -> Ru + 2N2O(↑)
열처리 온도에 의해 H2O와 N2O는 휘발되고, Ru는 부피수축이 일어난다.
결국, 제1전극(209A)의 표면에는 반구형의 그레인(208C)이 형성되어 표면적이 증대된다.
다음으로, 도 3f에 도시된 바와 같이, 풀딥아웃(full dip-out)을 진행하여 희생막(105)을 제거한다.
풀딥아웃 공정은 산화막 습식식각이며, 이를 위해 HF 용액을 이용한다. 이때, 식각정지막(204)으로 사용된 질화막에 의해 하부구조가 어택받는 것이 방지된다.
위와 같은 풀딥아웃 공정으로 반구형 그레인(208C)을 포함하는 제1전극(209A)이 실린더 형태가 아닌 기둥 형태를 갖기 때문에, 하지면에 견고하게 고정되어 무너지는 현상이 발생하지 않는다.
계속해서, 반구형 그레인(208C)을 갖는 제1전극(209A) 상에 유전막(210)과 상부전극(211)을 형성한다. 유전막(210)은 실리콘질화막(Si3N4), 하프늄산화 막(HfO2), 탄탈늄산화막(Ta2O5) 또는 지르코늄산화막(ZrO2)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있는데, 예를 들면, 하프늄산화막과 지르코늄산화막이 순차적으로 적층된 구조일 수 있다. 그리고, 다른 유전막도 적용이 가능하다.
상부전극(211)은 루테늄막, 루테늄산화막, 티타늄질화막(TiN), 백금(Pt) 또는 이리듐(Ir)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있는데, 예를 들면, 루테늄산화막과 루테늄막이 순차적으로 적층된 구조일 수 있다.
상술한 바와 같은 두 실시예를 정리해 보면, 본 발명은 미세한 반구형의 그레인이 형성된 표면을 가진 기둥 형태로 하부전극을 형성하므로써, 표면적을 증대시켜 고집적소자의 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다. 또한, 기둥 형태로 하부전극을 형성하므로 무너짐 현상이 발생하지 않는다. 그리고, 열안정성이 우수한 루테늄막을 하부전극 물질로 사용하므로써 신뢰도가 높은 캐패시터의 하부전극을 얻을 수 있다.
그리고, 도 4와 같이 하부전극(403)의 표면적 제어는 루테늄산화막(402)의 증착 두께(W1)에 의해 이루어지며, 루테늄산화막(402)이 두꺼우면 큰 지름(W2)의 반구가 형성되고 루테늄산화막(402)이 얇으면 작은 지름(W2)의 반구가 형성이 된다.
따라서, 루테늄산화막(402)의 두께(W1)를 모두 환원시킬 만큼의 두께로 증착하면, 웨이퍼간(wafer to wafer) 환원되는 루테늄산화막(402A)의 두께(W2)의 재현 성은 향상될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 하부전극 물질로서 우수한 열적안정성을 가진 Ru/RuO2 박막을 적용하고, 표면적을 극대화시킨 3차원 기둥 구조의 캐패시터를 구현함으로써 실린더 구조보다 더 높은 종횡비에서 무너짐 현상이 발생하지 않으면서, 동시에 높은 충전용량을 확보할 수 있다.
또한, 반구의 그레인을 갖는 하부전극의 표면적을 루테늄산화막의 증착 두께로 제어하므로써, 웨이퍼간 반구의 그레인 형성의 재현성을 향상시킬 수 있다.
따라서, 누설전류 특성 및 항복전압 특성을 향상시키고, 유전막의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 45nm이하의 디자인 룰을 가지는 고집적 소자 동작에 요구되는 충분한 캐패시터 용량을 확보할 수 있다.

Claims (12)

  1. 복수 개의 오픈영역을 갖는 희생막을 형성하는 단계;
    상기 오픈영역의 내부단차를 따라 루테늄산화막을 형성하는 단계;
    상기 루테늄산화막 상에 상기 오픈영역이 채워지도록 루테늄막을 형성하는 단계;
    하부전극 분리 공정으로 상기 오픈영역에 루테늄산화막과 상기 루테늄막을 매립하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 루테늄산화막을 루테늄막으로 환원시켜 하부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  2. 제1항에 있어서,
    상기 하부전극은 표면에 반구형의 그레인 형성됨을 특징으로 하는 캐패시터의 제조 방법.
  3. 제1항에 있어서,
    상기 루테늄산화막의 환원은 급속 열처리 또는 퍼니스 열처리 중에서 선택되 어 진행하는 캐패시터의 제조 방법.
  4. 제3항에 있어서,
    상기 급속 열처리 또는 퍼니스 열처리의 분위기는 Ar, N2 및 H2으로 이루어진 그룹 중에서 선택된 적어도 어느하나로 진행하는 캐패시터의 제조 방법.
  5. 제3항에 있어서,
    상기 급속 열처리 또는 퍼니스 열처리는 400℃∼800℃의 공정온도로 진행하는 캐패시터의 제조 방법.
  6. 제3항에 있어서,
    상기 급속 열처리는 30~300초의 공정시간으로 진행하는 캐패시터의 제조 방법.
  7. 제3항에 있어서,
    상기 퍼니스 열처리는 10~60분의 공정시간으로 진행하는 캐패시터의 제조 방법.
  8. 제1항에 있어서,
    상기 루테늄산화막은 150~350℃의 공정온도 및 0.1~10torr의 공정압력을 갖는 ALD(Atomic Layer Deposition) 혹은 CVD(Chemical Vapor Deposition) 증착방식으로 형성하는 캐패시터의 제조 방법.
  9. 제1항에 있어서,
    상기 루테늄산화막은 루테늄막을 형성한 후에 O2 분위기, 400~700℃의 공정온도 및 30~300초(sec)의 공정시간의 조건으로 급속열처리하여 형성하는 캐패시터의 제조 방법.
  10. 제1항에 있어서,
    상기 루테늄산화막은 루테늄막을 형성한 후에 O2 분위기, 300~600℃의 공정온도 및 10~60분의 공정시간의 조건으로 퍼니스열처리하여 형성하는 캐패시터의 제 조 방법.
  11. 제1항에 있어서,
    상기 루테늄산화막은 50~300Å의 두께로 형성하는 캐패시터의 제조 방법.
  12. 제1항에 있어서,
    상기 하부전극 분리 공정은 에치백 또는 화학기계적연마 공정으로 진행하는 캐패시터의 제조 방법.
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