KR20040000656A - 산화 방지층을 포함하는 반도체 소자의 커패시터 및 그제조 방법 - Google Patents

산화 방지층을 포함하는 반도체 소자의 커패시터 및 그제조 방법 Download PDF

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KR20040000656A
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Abstract

산화 방지층을 포함하는 반도체 소자의 커패시터(capacitor) 및 그 제조 방법 본 발명의 일 관점에 의한 제조 방법은 반도체 기판 상에 도전성 콘택 플러그(contact plug)를 형성하고, 도전성 콘택에 전기적으로 연결되게 형성된 스토리지 전극(storage node)을 형성하고, 스토리지 전극을 형성하기 이전에 터널링(tunneling) 영역의 누설 전류 특성이 발생하는 얇은 두께로 적어도 스토리지 전극과 도전성 콘택 플러그의 계면을 차단하도록 도입되어 도전성 콘택 플러그의 산화를 방지하는 산화물의 산화 방지층을 형성하고, 스토리지 전극 상에 유전층을 형성하고, 유전층 상에 플레이트 전극(plate node)을 형성한다.

Description

산화 방지층을 포함하는 반도체 소자의 커패시터 및 그 제조 방법{Capacitor of semiconductor device including anti-oxidation layer and manufacturing method therefor}
본 발명은 반도체 소자에 관한 것으로, 특히, MIM(Metal-Insulator-Metal) r조의 커패시터(capacitor)에서 하부 기판과의 전기적인 연결을 위한 도전성 플러그(conductive plug)가 산화되는 것을 방지하는 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.
디램(DRAM:Dynamic Random Access Memory) 소자와 같은 반도체 기억 소자의 집적화가 높아짐에 따라 셀(cell) 단면적의 감소가 심화되고 있다. 이에 따라, 소자의 동작에 요구되는 커패시터의 정전 용량을 확보하기가 매우 힘들어지고 있다. 특히, 기가(giga)급 세대의 DRAM 소자를 동작하는 데 필요한 정전 용량을 구현하는커패시터를 반도체 기판 상에 형성하기가 매우 어려워지고 있다. 따라서, 커패시터의 정전 용량을 확보하는 여러 방안들이 제시되고 있다.
커패시터의 정전 용량을 확보하는 방안으로는, 유전층의 두께를 줄이는 박막화 방안과, 커패시터의 유효 표면적(effective surface area)을 늘리기 위한 실린더 형태(cylinder type), 핀 형태(fin-type), 반구형 그레인(HSG:HemiSpherical Grain) 구조 등과 같은 3차원 구조의 스토리지 전극(storage node)을 도입하는 방안 등이 제시되고 있다.
이러한 노력 및 시도에도 불구하고, 종래에 커패시터의 유전층으로 사용되고 있는 ONO(Oxide/Nitride/Oxide) 유전체로는 차세대의 대용량의 DRAM 소자의 동작을 위해 필요한 유효 정전 용량을 얻기가 매우 어렵다. 이에 따라, ONO 유전체 보다 수배에서 수백 배 큰 유전 상수 값을 갖는 금속 산화물의 유전체와 페로브스카이트(perovskite) 구조를 갖는 고유전 물질로 ONO 유전체를 대체하고자 하는 시도가 제시되고 있다.
이러한 고유전체를 채용하는 커패시터를 구성하기 위해서, 전형적인 폴리 실리콘(poly silicon)으로 이루어지는 스토리지 전극을 금속 전극으로 대체하는 MIM 구조의 커패시터가 제시되고 있다. 폴리 실리콘 전극의 경우, 안정된 누설 전류 특성을 얻기 위해 폴리 실리콘과 유전층 간의 반응을 억제하기 위한 저유전층이 필요하고 또한 유전층 증착 시 쉽게 산화되어 원하지 않는 저유전물의 층을 형성하여 정전 용량 특성을 열화시키기 경향을 나타내므로, MIM 구조가 대안으로 제시되고 있다.
도 1은 종래의 반도체 소자의 커패시터 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 종래의 컨케이브(concave) 형태의 MIM 커패시터를 제시된 방법은, 반도체 기판(10) 상에 층간 절연층(ILD:Inter Layer Dielectric:20)이 형성된다. 그리고, 반도체 기판(10)과 스토리지 전극(50)을 통전시키기 위해, 콘택 플러그(contact plug:30)가 층간 절연층(20)을 관통하여 도입된다. 이러한 콘택 플러그(30)는 바람직하게 텅스텐(W), 텅스텐 질화물(WN), 티타늄(Ti), 티타늄 질화물(TiN) 등과 같은 내화 금속(refractory metal) 또는 내화 금속의 질화물과 같은 도전성 물질로 형성될 수 있다.
몰드(mold:45)를 도입하여 컨케이브 형태의 스토리지 전극(50)을 형성한다. 몰드(45)는 몰드용 희생 절연층을 증착하고 스토리지 전극(50)이 형성될 오프닝홀(opening hole)을 몰드용 희생 절연층에 형성함으로써 형성된다. 이때, 몰드(45)의 패터닝을 위해서 몰드 하부층(41)과 몰드(45) 사이에 식각 종료층(etch stopper:43)이 도입될 수 있다.
몰드(45) 상에 백금(Pt) 계열의 귀금속 물질과 도전성 산화물을 화학 기상 증착(CVD:Chemical Vapor Deposition), 원자층 증착(ALD:Atomic Layered Deposition) 또는 물리적 기상 증착(PVD:Physical Vapor Deposition) 등의 증착 방법을 통해 오프닝홀 안에 증착하여 스토리지 전극층을 형성한다. 이후에, 스토리지 전극층을 화학 기계적 연마(CMP:Chemical Mechanical Polishing)나 건식 에치 백(dry etch-back) 등의 일반적인 전극 분리 공정을 사용하여 스토리지 전극(50)으로 분리한다.
스토리지 전극(50) 상에 유전층(60)으로 Ta2O5와 같은 금속 산화물 계열의 유전체나 STO(SrTiO3)와 같은 페로브스카이트(perovskite) 계열의 고유전체를 증착한다. 유전층(60)에는 백금(Pt) 계열의 귀금속 물질로 이루어지는 플레이트 전극(70:plate node)이 도입되어 MIM 형태의 커패시터가 완성된다.
이러한 종래 기술에 의한 컨케이브 형태의 MIM 커패시터에서 효과적인 정전용량을 얻기 위해서는 유전층(50)을 증착 한 이후에 반드시 유전층(50)막을 결정화하는 단계가 수행된다. 이러한 유전층(50)을 결정화하는 단계는 대략 500℃ 이상의 고온 열처리 과정으로 수행된다. 또한, 후속에 배선용 도전성 금속을 증착할 시 450℃ 이상의 열량(thermal budget)을 이러한 커패시터 구조는 받게 된다.
전극(50, 70)들로 주로 사용되는 백금 등의 귀금속 물질과 루테늄 산화물(RuO2), 이리듐 산화물(IrO2) 등과 같은 도전성 귀금속 산화물들은, 대부분 산소가 포함된 가스와 반응하여 층이 형성된다. 따라서, 전극(50, 70)을 이루는 물질층 내에 다량의 산소가 필연적으로 포함되게 된다. 또한, 유전층(60)으로 적용되는 Ta2O5등과 같은 금속 산화물과 STO 등과 같은 페로브스카이트 계열의 고유전체들도 마찬가지로 산소가 포함된 가스와 반응하여 층이 형성된다. 따라서, 이러한 층들의 증착 과정 중에 스토리지 전극(50) 막내로 산소가 유입될 수 있다.
이렇게 스토리지 전극(50)에 유입된 산소들은 500℃ 이상의 상기한 바와 같은 후속 열량(thermal budget)에 의해, 스토리지 전극(50) 하부 쪽에 맞닿아 있는TiN 등과 같은 콘택 플러그(30)를 이루는 물질로 유입되어 Ti와 산화 반응을 일으키게 된다. 이러한 산화에 의해서 스토리지 전극(50)과 하부 기판(10) 사이에 전기적인 단락이 유발될 수 있다.
더욱이, 귀금속 물질들은 촉매성이 강하기 때문에 스토리지 전극(50) 내에 포함된 산소가 TiN 등의 콘택 플러그(30)를 이루는 물질 내로 유입되는 경향이 더욱 강화될 수 있다. 이와 같이 산소들이 콘택 플러그(30) 내로 유입되면, 상기한 열적 과정에 수반되는 열량에 의해 산화 반응이 유발되여 콘택 플러그(30) 및 커패시터 등의 전기적 특성을 크게 열화시키는 문제가 발생될 수 있다.
도 2는 후속 열처리 과정에 따른 콘택 플러그의 저항 증가를 설명하기 위해서 개략적으로 도시한 측정 결과이다.
도 3은 후속 열처리 후의 콘택 플러그 부위의 단면을 보여주는 주사 전자 현미경(SEM) 사진이다.
도 2를 참조하면, TiN을 콘택 플러그 물질로 사용하고, CVD-Ru을 스토리지 전극으로, CVD-Ta2O5를 유전층으로 사용한 커패시터 구조에서, 600℃ 후속 열처리 공정에 따른 콘택 플러그의 저항을 접촉 저항(contact resistance)으로 측정한 결과이다. 도 2에서 도시된 바에 따르면, 열처리에 의해서 접촉 저항이 수 기가 옴(Ω)으로 증가된다.
도 3에서 보여지듯이 Ru 층내에 포함되었던 다량의 산소가 후속 고온 열처리 중에 TiN 쪽으로 유입되어 TiN을 산화시켰음을 알 수 있다. 이에 따라, 도 2에서와 같이 콘택 플러그의 저항이 수 기가 옴대로 크게 증가된 것을 확인할 수 있다. 이러한 콘택 플러그의 저항 증가는 커패시터와 실리콘의 반도체 기판 간의 전기적인 단락을 유발하여 소자 특성을 크게 열화시킨다.
따라서, 현재, 상기와 같은 콘택 플러그에의 산화 반응 발생을 억제하기 위한 해결 방안에 관심이 집중되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지 전극과 반도체 기판과의 전기적 연결에 콘택 플러그의 산화에 의해서 문제가 발생하는 것을 방지하는 반도체 소자의 커패시터 및 그 제조 방법을 제공하는 데 있다.
도 1은 종래의 반도체 소자의 커패시터 구조를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 커패시터 제조 과정에 수반되는 후속 열처리 과정에 따른 콘택 플러그(contact plug)의 접촉 저항 증가를 설명하기 위해서 개략적으로 도시한 측정 결과이다.
도 3은 커패시터 제조 과정에 수반되는 후속 열처리 후의 콘택 플러그 부위의 단면을 보여주는 주사 전자 현미경(SEM) 사진이다.
도 4 내지 도 9는 본 발명의 제1실시예에 의한 반도체 소자의 커패시터 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 10은 본 발명의 실시예에 의한 반도체 소자의 커패시터 제조 방법에 의한 효과를 설명하기 위해서 도시한 접촉 저항 측정 결과이다.
도 11은 본 발명의 제1실시예에서 제시되는 산화 방지층이 실린더(cylinder) 구조의 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 12는 본 발명의 제1실시예에서 제시되는 산화 방지층이 스택(stack) 구조의 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 13 내지 도 18은 본 발명의 제2실시예에 의한 반도체 소자의 커패시터 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 19는 본 발명의 제2실시예에서 제시되는 산화 방지층이 실린더(cylinder) 구조의 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 20은 본 발명의 제2실시예에서 제시되는 산화 방지층이 스택(stack) 구조의 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 21은 본 발명의 실시예에 의한 반도체 소자의 커패시터 제조 방법에 의한 효과를 설명하기 위해서 도시한 누설 전류 특성 결과이다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, MIM(Metal-Insulator-Metal) 형태의 반도체 소자의 커패시터를 제공한다. 상기 반도체 소자의 커패시터는 반도체 기판 상에 상기 반도체 기판 부분에 전기적으로 연결되게 형성된 도전성 콘택 플러그(contact plug)와, 상기 도전성 콘택에 전기적으로 연결되게 형성된 스토리지 전극(storage node)과, 터널링(tunneling) 영역의 누설 전류 특성이 발생하는 얇은 두께로 적어도 상기 스토리지 전극과 상기 도전성 콘택 플러그의 계면을 차단하도록 도입되어 상기 도전성 콘택 플러그의 산화를 방지하는 산화물의 산화 방지층과, 상기 스토리지 전극 상에 도입되는 유전층, 및 상기 유전층 상에 도입되는 플레이트 전극(plate node)을 포함한다.
상기 도전성 콘택 플러그는 Ti, W 및 Ta로 이루어지는 일군의 내화 금속들 또는 TiN, WN 및 TaN로 이루어지는 일군의 내화 금속 질화물들에서 선택되는 어느하나를 포함하는 단일층 또는 복합층을 포함할 수 있다.
상기 산화 방지층은 대략 5Å 내지 60Å의 두께이다. 상기 산화 방지층은 Ta2O5층을 포함할 수 있다. 또는, 상기 산화 방지층은 Ta2O5N, Al2O3, HfO2및 TiO2로 이루어지는 일군의 금속 산화물 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층일 수 있다. 또는, 상기 산화 방지층은 (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 일군의 페로브스카이트(perovskite) 구조의 물질 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층일 수 있다.
상기 전극은 Ru, Pt 및 Ir으로 이루어지는 일군의 귀금속 물질들 또는 PtO, RuO2및 IrO2으로 이루어지는 일군의 도전성 귀금속 산화물들 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층일 수 있다.
상기 유전층은 (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 일군의 페로브스카이트(perovskite) 구조의 물질 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층일 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, MIM(Metal-Insulator-Metal) 형태의 반도체 소자의 커패시터 제조 방법을 제공한다. 상기 제조 방법은 반도체 기판 상에 상기 반도체 기판 부분에 전기적으로 연결되게 도전성콘택 플러그(contact plug)를 형성하는 단계와, 상기 도전성 콘택에 전기적으로 연결되게 형성된 스토리지 전극(storage node)을 형성하는 단계와, 상기 스토리지 전극을 형성하기 이전에 터널링(tunneling) 영역의 누설 전류 특성이 발생하는 얇은 두께로 적어도 상기 스토리지 전극과 상기 도전성 콘택 플러그의 계면을 차단하도록 도입되어 상기 도전성 콘택 플러그의 산화를 방지하는 산화물의 산화 방지층을 형성하는 단계와, 상기 스토리지 전극 상에 유전층을 형성하는 단계, 및 상기 유전층 상에 플레이트 전극(plate node)을 형성하는 단계를 포함하여 이루어질 수 있다.
상기 스토리지 전극을 형성하는 단계는 상기 스토리지 전극에 형상을 부여하기 위한 몰드(mold)를 위한 몰드층을 형성하는 단계와, 상기 몰드층을 패터닝하여 오프닝홀(opening hole)을 가지는 상기 몰드를 형성하는 단계와, 상기 스토리지 전극을 위한 층을 증착하는 단계, 및 상기 층을 평탄화하여 상기 스토리지 전극으로 분리하는 단계를 포함하고, 상기 산화 방지층을 형성하는 단계는 상기 몰드층을 형성하는 단계 이전에 수행될 수 있다.
또는, 상기 스토리지 전극을 형성하는 단계는 상기 스토리지 전극에 형상을 부여하기 위한 몰드를 위한 몰드층을 형성하는 단계와, 상기 몰드층을 패터닝하여 오프닝홀(opening hole)을 가지는 상기 몰드를 형성하는 단계와, 상기 스토리지 전극을 위한 층을 증착하는 단계, 및 상기 층을 평탄화하여 상기 스토리지 전극으로 분리하는 단계를 포함하고, 상기 산화 방지층을 형성하는 단계는 상기 스토리지 전극을 위한 층을 증착하는 단계 이전에 상기 몰드 상에 상기 산화 방지층이 증착되도록 수행할 수 있다.
상기 제조 방법은 상기 스토리지 전극을 대략 300℃ 내지 800℃ 온도 영역에서 수소나 아르곤(Ar) 또는 질소가 포함된 분위기 또는 진공 분위기에서 플라즈마(plasma) 처리나 열처리하는 단계를 더 포함할 수 있다.
상기 제조 방법은 상기 유전층을 오존(ozone)이나 산소 또는 질소가 포함된 분위기에서 플라즈마 처리하거나 대략 500℃ 내지 800℃ 온도 영역에서 열처리하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 콘택 플러그의 산화를 효과적으로 방지할 수 있어 스토리지 전극과 반도체 기판 사이의 전기적 연결을 안정적으로 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예들에서는 MIM 형태의 커패시터를 구현할 때, 커패시터와 반도체 기판 간을 전기적으로 연결하기 위해서 도입되는 도전성 콘택 플러그와 커패시터의 스토리지 전극 사이에 산화 방지층을 도입하는 바를 제시한다. 산화 방지층은 커패시터 형성 후 후속되는 열처리 과정에서 산소가 전극 또는 유전층 등으로부터 도전성 콘택 플러그로 이동하여 도전성 콘택 플러그와 산화 반응을 일으키는 것을 효과적으로 억제 및 방지하는 역할을 한다.
본 발명의 실시예들에서 제시되는 산화 방지층으로는 탄탈륨 산화물(Ta2O5)층 등과 같은 금속 산화물층을 예시할 수 있다. 이러한 산화 방지층으로 이용될 수 있는 금속 산화물층으로는 알루미늄 산화물(Al2O3)층, 하프늄 산화물(Hf2O2) 또는 티타늄 산화물(TiO2)층 등을 예시할 수 있다. 또는 페로브스카이트 구조를 이루는 물질층으로 산화 방지층을 도입할 수 있다. 이러한 산화 방지층은 도전성을 갖도록 터널링(tunneling) 영역의 누설 전류 특성을 나타낼 수 있을 정도로 얇은 두께, 예컨대, 대략 5Å 내지 60Å의 두께로 형성되는 것이 바람직하다. 상기한 물질층은 일반적으로 절연체로 알려져 있으나 충분히 얇은 두께로 형성되면, 터널링 현상을 일으킬 수 있게 된다. 이러한 터널링을 일으킬 수 있는 층의 두께는 에너지 밴드 갭(energy band gap)에 의존하나, 탄탈륨 산화물(Ta2O5)의 경우 대략 60Å 정도까지 두께에서 이러한 터널링 현상을 발현할 수 있다.
이러한 산화 방지층은 증착 후 열처리 또는 어닐링(annealing) 형태의 큐어링(curing) 과정이 수반되지 않은 상태로 도입된다. 따라서, 산화 방지층은 실질적으로 산소가 결핍된 상태로 커패시터 제조 과정에 도입된다. 즉, 큐어링 과정이 도입되지 않아 막질 내에 잔류 탄소나 산소 공공(oxygen vacancies) 등과 같은 누설 전류 특성을 증가시키는 결함(defect)들이 제거되지 않고 유지된 상태로 산화 방지층이 도입된다.
일반적으로 증착된 막질은 증착 과정에의 특성에 따라 다수의 상기한 바와 같은 결함들을 내포한 상태이며, 또한, 완전한 산소에 대한 비율이 충족되지 못하여 산소가 실질적으로 결핍된 상태이다. 따라서, 큐어링의 수반을 배제하여 이러한 결함 또는 산소 결핍이 유지된 상태인 금속 산화물층 또는 페로브스카이트 구조의 물질층을 산화 방지층으로 도입하면, 이러한 산화 방지층은 산소에 대한 싱킹(sinking) 작용을 할 수 있다. 이에 따라, 산화 방지층은 후속 열처리 과정 등에서 전극 또는 유전층으로부터 콘택 플러그로 이동되는 산소들을 싱킹하여 소모시키는 작용을 수행할 수 있어, 콘택 플러그로 산소가 이동하여 이동된 산소와 콘택 플러그를 이루는 물질이 산화 반응을 일으키는 것을 방지 및 억제하는 역할을 구현할 수 있다.
제1실시예
도 4 내지 도 9는 본 발명의 제1실시예에 의한 반도체 소자의 커패시터 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 상에 도전성 콘택 플러그(300)를 형성하고, 그 상에 산화 방지층(400)을 형성한다. 구체적으로, 트랜지스터(도시되지 않음) 등과 같은 소자가 형성된 반도체 기판(100) 상에 실리콘 산화물 등과 같은 절연 물질을 증착하여 층간 절연층(200)을 형성한다. 이러한 층간 절연층(200)을 형성하는 과정 이전에, 비트 라인(bit line) 등을 형성하는 과정이 더 수행될 수 있다.
층간 절연층(200)에 사진 식각 공정을 수행하여 반도체 기판(100)을 노출하는 콘택홀을 형성한 후, 이러한 콘택홀을 채우는 도전 물질을 증착한다. 이후에, 도전 물질 상을 CMP 또는 건식 에치 백 등으로 평탄화하여, 콘택홀 내로 한정되어 층간 절연층(200)을 관통하여 반도체 기판(100)에 전기적으로 연결되는 도전성 콘택 플러그(300)가 형성된다.
도전성 콘택 플러그(300)는 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등과 같은 내화 금속(refractory metal) 또는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 등과 같은 내화 금속의 질화물로 이루어질 수 있으며, 이때, 이러한 질화물의 증착은 CVD, ALD 또는 PVD 등을 사용하여 수행될 수 있다. 또한, 상기한 내화 금속 또는 내화 금속의 질화물의 층이 단일층으로나 복합층으로 증착될 수 있다.
실제 소자에 적용하기 위한 MIM 커패시터를 제작하는데 있어서 고려되어야 할 중요한 부분의 하나는 실리콘의 기판과 스토리지 전극 사이를 전기적으로 연결해 주는 도전성 콘택 플러그를 형성할 물질에 관한 것이다. 폴리 실리콘의 콘택 플러그는 MIM 커패시터의 귀금속 계열의 전극 물질들과 잘 반응하고 후속 공정에 쉽게 산화되는 단점으로 인해 적용이 어렵다. 따라서, 귀금속 전극 물질과 잘 반응하지 않고, 내산화성이 우수하며, 전극 저항을 낮출 수 있는 상기한 바와 같은 W, WN, Ti, TiN 계열의 내화 금속 또는 내화 금속 산화물로 도전성 콘택 플러그(300)를 형성한다.
한편, 이러한 콘택 플러그(300)는 반도체 기판(100)과의 사이에 도입되는 도전성 콘택 패드(도시되지 않음)를 통해서 상기 반도체 기판(100)과 전기적으로 연결될 수 있다.
이러한 산화 방지층(400) 상에는 스토리지 전극에 형상을 부여하기 위한 몰드가 희생 절연층으로 도입되므로, 이러한 몰드를 형성하기 위한 식각 공정에서 희생 절연층과 식각 선택비가 있는 물질로 산화 방지층(400)이 형성될 수 있다.
예를 들어, 산화 방지층(400)은 탄탈륨 산화물(Ta2O5)층 등과 같은 금속 산화물층으로 형성될 수 있다. 이러한 산화 방지층(400)으로 이용될 수 있는 금속 산화물층으로는 탄탈륨 질화 산화물(Ta2O5N), 알루미늄 산화물(Al2O3)층, 하프늄 산화물(Hf2O2) 또는 티타늄 산화물(TiO2)층 등을 더 예시할 수 있다. 또는, 페로브스카이트 구조를 이루는 물질층, 예컨대, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3(PZT) 또는 Bi4Ti3O12등으로 산화 방지층(400)을 도입할 수 있다.
이러한 산화 방지층(400)은 단차 피복 특성이 우수한 CVD나 ALD 방식이 바람직하고, PVD 등의 증착법으로 증착할 수도 있다. 더욱이, 산화 방지층(400)은 상기한 물질의 층을 단일층으로 증착하여 구현되거나 복합층으로 증착되어 구현될 수 있다.
이러한 산화 방지층(400)은 도전성을 갖도록 터널링(tunneling) 영역의 누설 전류 특성을 나타낼 수 있을 정도로 얇은 두께로 형성되는 것이 바람직하다. 터널링 현상을 일으키는 층의 두께 한계는 층을 이루는 물질의 에너지 밴드 갭에 의존하므로, 산화 방지층(400)을 이루는 물질에 따라 산화 방지층(400)의 두께를 달리할 수 있으나, 대략 5Å 내지 60Å의 두께로 형성되는 것이 바람직하다.
산화 방지층(400)을 이루는 상기한 물질들은 일반적으로 절연체로 알려져 있으나, 충분히 얇은 두께로 형성되면 터널링 영역의 누설 전류 특성을 전류를 통전시키게 된다.
이러한 산화 방지층(400)은 증착 후 열처리 또는 어닐링 형태의 큐어링 과정을 수반하지 않는다. 일반적으로, 상기한 물질들이 증착되어 형성된 층의 막질은 증착 과정에 의해 발생되는 특성에 따라 다수의 잔류 탄소 또는 산소 공공 등과 같은 결함들을 내포한 상태이다. 또한, 층의 막질 내에서 산소에 대한 비율이 일반적으로 증착된 막질은 증착 과정에의 특성에 따라 다수의 상기한 바와 같은 결함들을 내포한 상태이며, 또한, 완전한 산소에 대한 비율이 완전히 충족되지 못하여 산소가 실질적으로 결핍된 상태이다. 결함들의 존재는 누설 전류 특성을 증가시키는 효과를 얻을 수 있어 산화 방지층(400)의 도전성을 제고하는 데 도움이 된다.
따라서, 큐어링의 수반을 배제하여 이러한 결함 또는 산소 결핍이 유지된 상태인 금속 산화물층 또는 페로브스카이트 구조의 물질층을 산화 방지층(400)으로 도입하면, 이러한 산화 방지층(400)은 산소에 대한 비율을 충족시키기 위해 그리고 결함을 해소하기 위해서 산소에 대한 싱킹(sinking) 작용을 할 수 있다. 이에 따라, 산화 방지층(400)은 후속 열처리 과정 등에서 콘택 플러그(300)로 산소가 이동하는 것을 차단할 수 있다.
도 5를 참조하면, 산화 방지층(400) 상에 몰드를 위한 몰드층(550)을 희생 절연층으로 도입한다. 이때, 몰드층(550)의 아래에 몰드를 위해 몰드층(550)을 패터닝하는 후속 식각 공정에서 식각 종료 역할을 할 식각 종료층(530)을 도입하고, 식각 종료층(530) 아래에 전극 지지 등을 위한 몰드 하부층(510)을 도입할 수 있다.
몰드 하부층(510)은 실리콘 산화물 등과 같은 절연 물질로 형성될 수 있다. 식각 종료층(530)은 후속에 형성될 몰드층(650)을 패터닝할 때 식각 종료점으로 이용되므로, 몰드층(550)을 이루는 물질과 식각 선택비를 가질 수 있는 물질, 예컨대, 실리콘 질화물 등으로 형성될 수 있다.
몰드층(550)은 스토리지 전극에 3차원 입체 형상을 부여하기 위해서 도입되는 희생층이다. 따라서, 몰드층(550)의 두께는 실질적으로 구현하고자하는 스토리지 전극의 높이에 따라 설정된다. 이때, 몰드층(550)은 실리콘 산화물 등과 같은 절연 물질로 형성될 수 있다. 예를 들어, TEOS(TetraEthylOrthoSilicate)를 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)로 증착하여 이루어지는 실리콘 산화물층을 몰드층(550)으로 이용할 수 있다.
도 6을 참조하면, 몰드층(550)을 패터닝하여 오프닝홀(opening hole:570)을 가지는 몰드(550')을 형성한다. 구체적으로, 몰드층(550)을 사진 식각 공정을 따라 선택적으로 식각하여 몰드층(550)에 오프닝홀(570)을 형성한다. 이때, 몰드층(550)이 실리콘 산화물 등으로 형성될 경우, RIE(Reactive Ion Etcher) 등과 같은 실리콘 산화물을 건식 식각하는 방법으로 오프닝홀(570)이 형성될 수 있다.
식각 종료층(530)에서 이러한 식각이 1차 종료되도록 제어될 수 있다. 식각 종료층(530)을 검출한 이후에도 몰드층(550)을 패터닝을 위한 식각을 계속하여 식각 종료층(530) 및 하부의 몰드 하부층(510)을 계속 식각하여 오프닝홀(570)이 산화 방지층(400)의 상측 표면을 노출하도록 한다. 이와 같이 계속하여 진행되는 식각 정도는 타임 식각(time etch) 방법에 따라 제어된다.
산화 방지층(530)을 이루는 상기한 물질들은 실리콘 산화물 등과 바람직하게 식각 선택비를 가질 수 있으므로, 오프닝홀(570)을 위한 식각은 오프닝홀(570)이 산화 방지층(530)의 표면을 충분히 노출하도록 제어된다.
도 7을 참조하면, 오프닝홀(570) 내에 스토리지 전극층(600)을 형성한다. 몰드의 오프닝홀(570)의 프로파일(profile)을 따라 3차원적 형상이 부여되는 스토리지 전극층(600)을 증착한다. 이러한 스토리지 전극층(600)은 MIM 형태의 커패시터를 구현하는 데 이용되는 전극 물질로 구성될 수 있다.
고유전체로 DRAM 소자 동작에 필요한 커패시터를 제작하기 위해서는 폴리 실리콘 전극 대신에 귀금속 물질들을 전극으로 사용하는 MIM 커패시터가 유리하다. 폴리 실리콘 전극의 경우 안정된 누설 전류 특성을 얻기 위해 폴리 실리콘과 유전층 간의 반응을 억제하기 위해서, 계면에 별도의 저유전층의 도입이 필요하다. 또한, 유전층 증착 시 쉽게 산화되어 원하지 않는 저유전층을 형성하여 정전 용량 특성을 열화시키는 경향이 있다.
이를 극복하기 위해서 귀금속 물질 전극을 도입한다. 귀금속 물질은 일 함수(work function)가 커, 전극과 유전층 계면에 두 물질 고유의 일 함수 차이에 인한 누설 전류 장벽층이 형성되어 누설 전류를 제어해줌으로, 안정된 누설 전류 특성을 확보할 수 있는 유리한 점이 있다. 또한, 전극이 쉽게 산화되지 않고 산화되더라도 도전성을 유지할 수 있어, 유전층의 박막화를 통한 정전 용량 값의 증대를 가져오게 된다.
따라서, 스토리지 전극층(600)은 Pt, Ru 또는 Ir 등의 귀금속 물질을 포함하여 구성되는 것이 바람직하며, PtO, RuO2, IrO2등과 같은 도전성의 귀금속의 산화물을 포함하여 스토리지 전극층(600)이 형성될 수 있다. 더하여, SRO(SrRuO2), BSRO((Ba,Sr)RuO2), LSCo 등의 도전성 산화물들을 포함하여 스토리지 전극층(600)이 형성될 수 있다. 이러한 스토리지 전극층(600)을 증착은 단차 피복 특성이 우수한 CVD 증착 방식으로 수행되는 것이 바람직하며, PVD 또는 ALD 등의 증착법으로 수행될 수 있다. 또한, 스토리지 전극층(600)은 상기한 물질층의 단일층이나 또는 상기한 물질층들의 복합층으로 증착되어 형성될 수 있다.
스토리지 전극층(600)으로부터 분리되어 형성될 스토리지 전극의 전기적 특성을 개선시키기 위한 목적으로, 수소나 아르곤(Ar) 혹은 질소가 포함된 분위기나 진공 분위기에서 플라즈마 처리나 열처리를 300~800℃ 온도 영역에서 진행할 수 있다.
이와 같이 스토리지 전극층(600)을 형성한 후, 스토리지 전극층(600)으로부터 스토리지 전극을 분리하는 과정에서 오프닝홀(570) 내의 스토리지 전극층(600) 부분이 식각되는 것을 방지하기 위한 식각 방지층(590)을 증착한다. 이러한 식각 방지층(590)은 후속되는 과정에서 제거될 희생층으로 도입된다.
도 8을 참조하면, 스토리지 전극층(600)을 에치 백 또는 CMP하여 개별 스토리지 전극(600')으로 분리한다. 스토리지 전극(600')은 스토리지 전극층(600)이 오프닝홀(570)의 프로파일을 따라 증착되었으므로, 3차원의 입체 구조를 가지게 된다. 이후에, 잔류하는 식각 방지층(590)을 제거한다.
도 9를 참조하면, 커패시터의 하부 전극인 스토리지 전극(600') 상에 유전층(700) 및 상부 전극인 플레이트 전극(plate node:800)을 형성한다. 구체적으로, 커패시터가 보다 높은 정전 용량을 구현하도록, 고유전 물질을 이용하여 유전층(700)을 형성한다.
유전층(700)으로 이용될 유전체로는 Ta2O5, Ta2O5N, Al2O5, HfO2, TiO2등과 같은 금속 산화물을 예로 들 수 있다. 또한, 페로브스카이트 구조의 (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3(PLZT) 또는 Bi4Ti3O12등과 같은 고유전 물질을 사용하여 유전층(700)을 형성할 수 있다. 이러한 유전체를 증착하기 위한 증착법으로는 CVD, ALD 등의 증착 방식이 바람직하며, 유전층(700)은 단일층으로 증착되거나 또는 다단계로 증착되며, 또한 복합층으로 증착될 수도 있다.
유전층(700)을 증착한 이후, 전기적 특성을 개선시키기 위해서 오존(ozone),산소 혹은 질소가 포함된 분위기의 플라즈마 처리나 열처리를 진행하는 것이 바람직하다. 또한, 열처리 온도가 500~800℃인 영역에서 산소 혹은 질소가 포함된 분위기나 진공 분위기에서 유전층(700)의 결정화를 위한 열처리가 진행될 수 있다. 상기와 같은 유전층(700)의 전기적 특성을 개선시키기 위한 공정들은 다단계로 진행될 수 있다.
플레이트 전극(800)은 Pt, Ru, Ir 등의 귀금속 물질로 형성되는 것이 바람직하다. 그 외, PtO, RuO2, IrO2등의 도전성의 귀금속 산화물이 이러한 플레이트 전극(800)의 형성에 사용될 수 있다. 상기의 상부 전극(800)을 증착하기 위한 증착법으로는 단차 피복 특성이 우수한 CVD나 ALD 증착 방식이 바람직하다.
이와 같이 MIM 형태의 커패시터를 제조할 때, 산화 방지층(400)을 도입함으로써, 스토리지 전극(600')의 증착 이후에 도입되는 열처리나 유전층(700)의 증착 이후에 도입되는 열처리 등에서 수반되는 열량에 의해서 하부의 도전성 콘택 플러그(300)가 산화되는 것을 효과적으로 방지할 수 있다. 이러한 본 발명의 효과는 다음과 같은 실험 결과에 의해서 보다 명확히 이해될 수 있다.
도 10은 본 발명의 실시예에 의한 반도체 소자의 커패시터 제조 방법에 의한 효과를 설명하기 위해서 도시한 접촉 저항 측정 결과이다.
도 10의 접촉 저항 측정 결과는, CVD-Ru를 스토리지 전극 물질로 이용하고, TiN을 도전성 콘택 플러그 물질로 사용한 경우로 콘택 플러그 저항 측정을 위해 준비된 시편들에 대해서 얻어졌다. 도 10의 결과는 50Å 이하의 얇은 Ta2O5의 산화 방지층 유무에 따른 저항 결과를 나타내고 있다. 도 10에 묘사되듯이, 산화 방지층의 Ta2O5층을 적용한 시편은 후속 고온 열처리(예컨대, 700℃, N2분위기) 후에도 콘택 플러그의 저항이 거의 증가하지 않은 반면, 산화 방지층의 Ta2O5층을 채용하지 않는 경우의 시편에서는 TiN의 산화로 인해 저항이 크게 증가하였다.
이러한 결과는 본 발명이 종래의 MIM 형태의 커패시터를 제작할 때 수반되는 콘택 플러그 물질의 산화 문제를 효과적으로 해결할 수 있음을 명확히 입증하고 있다. 즉, 이러한 결과는, 본 발명의 실시예에서 제시되는 바에 의해서 후속 열적 공정에 수반되는 열량(thermal budget)에 의한 콘택 플러그 물질의 산화로 인한 저항 증가를 효과적으로 방지할 수 있어, 실제 소자에 적용 가능한 MIM 형태의 커패시터를 실현할 수 있음을 보여준다.
한편, 도 4 내지 도 9를 참조하여 설명한 본 발명의 제1실시예에서는 컨케이브 형태의 커패시터의 스토리지 전극 구조를 구현하는 방법을 제시하고 있으나, 본 발명의 제1실시예에서와 같은 산화 방지층은 실린더(cylinder)나 스택(stack) 구조의 MIM 커패시터 제조에도 제1실시예에서와 마찬가지로 적용될 수 있고, 콘택 플러그의 산화를 방지하는 효과를 구현할 수 있다.
도 11은 본 발명의 제1실시예에서 제시되는 산화 방지층(400)이 실린더 구조의 MIM 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 11을 참조하면, 실린더 구조 형태의 스토리지 전극(601)과 이에 따른 유전층(701) 및 플레이트 전극(801)을 포함하는 실린더 구조의 MIM 커패시터의 제조에서도, 본 발명의 제1실시예에 따른 산화 방지층(400)은 콘택 플러그(300)의 산화를 효과적으로 방지할 수 있다.
도 12는 본 발명의 제1실시예에서 제시되는 산화 방지층(400)이 스택 구조의 MIM 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 12를 참조하면, 스택 구조 형태의 스토리지 전극(603)과 이에 따른 유전층(703) 및 플레이트 전극(803)을 포함하는 스택 구조의 MIM 커패시터의 제조에서도, 본 발명의 제1실시예에 따른 산화 방지층(400)은 콘택 플러그(300)의 산화를 효과적으로 방지할 수 있다.
본 발명에서 제시되는 산화 방지층은 스토리지 전극과 콘택 플러그의 접촉 계면에 위치함으로써, 콘택 플러그의 산화를 방지할 수 있다. 따라서, 산화 방지층의 도입 과정은 앞서의 제1실시예에서와 달리 몰드를 형성한 이후에 수행될 수도 있다.
제2실시예
도 13 내지 도 18은 본 발명의 제2실시예에 의한 반도체 소자의 커패시터 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13을 참조하면, 반도체 기판(100) 상에 도전성 콘택 플러그(300)를 형성하고, 그 상에 몰드를 위한 몰드층(550)을 희생 절연층으로 도입한다. 구체적으로, 트랜지스터(도시되지 않음) 등과 같은 소자가 형성된 반도체 기판(100) 상에 실리콘 산화물 등과 같은 절연 물질을 증착하여 층간 절연층(200)을 형성한다. 이러한 층간 절연층(200)을 형성하는 과정 이전에, 비트 라인(bit line) 등을 형성하는 과정이 더 수행될 수 있다.
층간 절연층(200)에 사진 식각 공정을 수행하여 반도체 기판(100)을 노출하는 콘택홀을 형성한 후, 이러한 콘택홀을 채우는 도전 물질을 증착한다. 이후에, 도전 물질 상을 CMP 또는 건식 에치 백 등으로 평탄화하여, 콘택홀 내로 한정되어 층간 절연층(200)을 관통하여 반도체 기판(100)에 전기적으로 연결되는 도전성 콘택 플러그(300)가 형성된다.
도전성 콘택 플러그(300)는 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등과 같은 내화 금속(refractory metal) 또는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 등과 같은 내화 금속의 질화물로 이루어질 수 있으며, 이때, 이러한 질화물의 증착은 CVD, ALD 또는 PVD 등을 사용하여 수행될 수 있다. 또한, 상기한 내화 금속 또는 내화 금속의 질화물의 층이 단일층으로나 복합층으로 증착될 수 있다. 이러한 콘택 플러그(300)는 반도체 기판(100)과의 사이에 도입되는 도전성 콘택 패드(도시되지 않음)를 통해서 상기 반도체 기판(100)과 전기적으로 연결될 수 있다.
한편, 몰드층(550)의 아래에 몰드를 위해 몰드층(550)을 패터닝하는 후속 식각 공정에서 식각 종료 역할을 할 식각 종료층(530)을 도입하고, 식각 종료층(530) 아래에 전극 지지 등을 위한 몰드 하부층(510)을 도입할 수 있다. 몰드 하부층(510)은 실리콘 산화물 등과 같은 절연 물질로 형성될 수 있다. 식각 종료층(530)은 후속에 형성될 몰드층(650)을 패터닝할 때 식각 종료점으로 이용되므로, 몰드층(550)을 이루는 물질과 식각 선택비를 가질 수 있는 물질, 예컨대, 실리콘 질화물 등으로 형성될 수 있다.
몰드층(550)은 스토리지 전극에 3차원 입체 형상을 부여하기 위해서 도입되는 희생층이다. 따라서, 몰드층(550)의 두께는 실질적으로 구현하고자하는 스토리지 전극의 높이에 따라 설정된다. 이때, 몰드층(550)은 실리콘 산화물 등과 같은 절연 물질로 형성될 수 있다. 예를 들어, TEOS(TetraEthylOrthoSilicate)를 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)로 증착하여 이루어지는 실리콘 산화물층을 몰드층(550)으로 이용할 수 있다.
도 14를 참조하면, 몰드층(550)을 패터닝하여 오프닝홀(opening hole:570)을 가지는 몰드(550')을 형성한다. 구체적으로, 몰드층(550)을 사진 식각 공정을 따라 선택적으로 식각하여 몰드층(550)에 오프닝홀(570)을 형성한다. 이때, 몰드층(550)이 실리콘 산화물 등으로 형성될 경우, RIE(Reactive Ion Etcher) 등과 같은 실리콘 산화물을 건식 식각하는 방법으로 오프닝홀(570)이 형성될 수 있다. 식각 종료를 위해 식각 종료층(530)을 검출한 이후에도 몰드층(550)을 패터닝을 위한 식각을 계속하여 식각 종료층(530) 및 하부의 몰드 하부층(510)을 계속 식각하여 오프닝홀(570)이 콘택 플러그(300)의 상측 표면을 노출하도록 한다. 이와 같이 계속하여 진행되는 식각 정도는 타임 식각(time etch) 방법에 따라 제어된다.
도 15를 참조하면, 몰드(550')의 오프닝홀(570) 내에 산화 방지층(401)을 형성한다. 이때, 산화 방지층(401)은 적어도 콘택 플러그(300)의 상측 표면을 완전히 덮도록 형성되는 것이 바람직하다.
산화 방지층(401)은 탄탈륨 산화물(Ta2O5)층 등과 같은 금속 산화물층으로 형성될 수 있다. 이러한 산화 방지층(401)으로 이용될 수 있는 금속 산화물층으로는 알루미늄 산화물(Al2O3)층, 하프늄 산화물(Hf2O2) 또는 티타늄 산화물(TiO2)층 등을 더 예시할 수 있다. 또는, 페로브스카이트 구조를 이루는 물질층, 예컨대, (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3(PZT) 또는 Bi4Ti3O12등으로 산화 방지층(401)을 도입할 수 있다.
이러한 산화 방지층(401)은 단차 피복 특성이 우수한 CVD나 ALD 방식이 바람직하고, PVD 등의 증착법으로 증착할 수도 있다. 더욱이, 산화 방지층(401)은 상기한 물질의 층을 단일층으로 증착하여 구현되거나 복합층으로 증착되어 구현될 수 있다.
이러한 산화 방지층(401)은 제1실시예에서 설명한 바와 같이 도전성을 갖도록 터널링(tunneling) 영역의 누설 전류 특성을 나타낼 수 있을 정도로 얇은 두께, 예컨대, 대략 5Å 내지 60Å의 두께로 형성되는 것이 바람직하다. 이러한 산화 방지층(401)은 증착 후 열처리 또는 어닐링 형태의 큐어링 과정을 수반하지 않아, 잔류 탄소 및 산소 공공 등과 같은 결함 또는 산소 결핍이 유지된 상태인 것이 바람직하다.
도 16을 참조하면, 산화 방지층(401) 상에 오프닝홀(570) 내로 연장되게 스토리지 전극층(600)을 형성한다. 몰드의 오프닝홀(570)의 프로파일(profile)을 따라 3차원적 형상이 부여되는 스토리지 전극층(600)을 증착한다. 이러한 스토리지전극층(600)은 MIM 형태의 커패시터를 구현하는 데 이용되는 전극 물질, 예컨대, Pt, Ru 또는 Ir 등의 귀금속 물질 또는 PtO, RuO2, IrO2등과 같은 도전성의 귀금속의 산화물을 포함하여 형성될 수 있다. 더하여, SRO(SrRuO2), BSRO((Ba,Sr)RuO2), LSCo 등의 도전성 산화물들을 포함하여 스토리지 전극층(600)이 형성될 수 있다.
이러한 스토리지 전극층(600)을 증착은 단차 피복 특성이 우수한 CVD 증착 방식으로 수행되는 것이 바람직하며, PVD 또는 ALD 등의 증착법으로 수행될 수 있다. 또한, 스토리지 전극층(600)은 상기한 물질층의 단일층이나 또는 상기한 물질층들의 복합층으로 증착되어 형성될 수 있다.
스토리지 전극층(600)으로부터 분리되어 형성될 스토리지 전극의 전기적 특성을 개선시키기 위한 목적으로, 수소나 아르곤(Ar) 혹은 질소가 포함된 분위기나 진공 분위기에서 플라즈마 처리나 열처리를 300~800℃ 온도 영역에서 진행할 수 있다.
이와 같이 스토리지 전극층(600)을 형성한 후, 도 7을 참조하여 설명한 바와 같이 식각 방지층(도 7의 590)을 도입할 수 있다.
도 17을 참조하면, 스토리지 전극층(600)을 에치 백 또는 CMP 등으로 평탄화하여 개별 스토리지 전극(600')으로 분리한다. 이때, 스토리지 전극층(600)의 평탄화는 몰드(550') 상측의 산화 방지층(401) 부분이 노출될 때까지 수행된다. 스토리지 전극(600')은 스토리지 전극층(600)이 오프닝홀(570)의 프로파일을 따라 증착되었으므로, 3차원의 입체 구조를 가지게 된다. 이후에, 잔류하는 식각 방지층(도 7의 590)을 제거한다.
도 18을 참조하면, 커패시터의 하부 전극인 스토리지 전극(600') 상에 유전층(700) 및 상부 전극인 플레이트 전극(800)을 형성한다. 구체적으로, 커패시터가 보다 높은 정전 용량을 구현하도록, 고유전 물질을 이용하여 유전층(700)을 형성한다.
유전층(700)으로 이용될 유전체로는 Ta2O5, Ta2O5N, Al2O5, HfO2, TiO2등과 같은 금속 산화물을 예로 들 수 있다. 또한, 페로브스카이트 구조의 (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT)막, (Pb,La)(Zr,Ti)O3(PLZT) 또는 Bi4Ti3O12등과 같은 고유전 물질을 사용하여 유전층(700)을 형성할 수 있다. 이러한 유전체를 증착하기 위한 증착법으로는 CVD, ALD 등의 증착 방식이 바람직하며, 유전층(700)은 단일층으로 증착되거나 또는 다단계로 증착되며, 또한 복합층으로 증착될 수도 있다.
유전층(700)을 증착한 이후, 전기적 특성을 개선시키기 위해서 오존(ozone), 산소 혹은 질소가 포함된 분위기의 플라즈마 처리나 열처리를 진행하는 것이 바람직하다. 또한, 열처리 온도가 500~800℃인 영역에서 산소 혹은 질소가 포함된 분위기나 진공 분위기에서 유전층(700)의 결정화를 위한 열처리가 진행될 수 있다. 상기와 같은 유전층(700)의 전기적 특성을 개선시키기 위한 공정들은 다단계로 진행될 수 있다.
플레이트 전극(800)은 Pt, Ru, Ir 등의 귀금속 물질로 형성되는 것이 바람직하다. 그 외, PtO, RuO2, IrO2등의 도전성의 귀금속 산화물이 이러한 플레이트 전극(800)의 형성에 사용될 수 있다. 상기의 상부 전극(800)을 증착하기 위한 증착법으로는 단차 피복 특성이 우수한 CVD나 ALD 증착 방식이 바람직하다.
상술한 바와 같이 도입되는 산화 방지층(401)은 스토리지 전극(600')의 증착 이후에 도입되는 열처리나 유전층(700)의 증착 이후에 도입되는 열처리 등에서 수반되는 열량에 의해서 하부의 도전성 콘택 플러그(300)가 산화되는 것을 효과적으로 방지할 수 있다. 더욱이, 산화 방지층(401)이 몰드(550') 형성 이후에 형성되므로, 구조적인 안정성을 제고할 수 있다.
한편, 도 13 내지 도 18을 참조하여 설명한 본 발명의 제2실시예에서는 컨케이브 형태의 커패시터의 스토리지 전극 구조를 구현하는 방법을 제시하고 있으나, 본 발명의 제2실시예에서와 같은 산화 방지층은 실린더(cylinder)나 스택(stack) 구조의 MIM 커패시터 제조에도 제2실시예에서와 마찬가지로 적용될 수 있고, 콘택 플러그의 산화를 방지하는 효과를 구현할 수 있다.
도 19는 본 발명의 제2실시예에서 제시되는 산화 방지층(401)이 실린더 구조의 MIM 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 19를 참조하면, 실린더 구조 형태의 스토리지 전극(601)과 이에 따른 유전층(701) 및 플레이트 전극(801)을 포함하는 실린더 구조의 MIM 커패시터의 제조에서도, 본 발명의 제2실시예에 따른 산화 방지층(401)은 콘택 플러그(300)의 산화를 효과적으로 방지할 수 있다. 더욱이, 산화 방지층(401)은 유전층(701)에 부가되어 커패시터 작동 시에 유전층(701)의 일부로 사용되어 질 수 있다.
도 20은 본 발명의 제2실시예에서 제시되는 산화 방지층(401)이 스택 구조의 MIM 커패시터에 적용되는 예를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 20을 참조하면, 스택 구조 형태의 스토리지 전극(603)과 이에 따른 유전층(703) 및 플레이트 전극(803)을 포함하는 스택 구조의 MIM 커패시터의 제조에서도, 본 발명의 제2실시예에 따른 산화 방지층(400)은 콘택 플러그(300)의 산화를 효과적으로 방지할 수 있다. 더욱이, 산화 방지층(401)은 유전층(703)에 부가되어 커패시터 작동 시에 유전층(703)의 일부로 사용되어 질 수 있다.
도 21은 본 발명의 실시예에 의한 반도체 소자의 커패시터 제조 방법에 의한 효과를 설명하기 위해서 도시한 누설 전류 특성 결과이다.
도 21의 누설 전류 밀도 측정 결과는 본 발명의 실시예에 따라 Ta2O5산화 방지층을 채용하여 컨케이브 형태의 MIM 커패시터로 제조된 시편에 대해서 얻어진 것이다. CVD-Ru를 전극 물질로 이용하고, TiN을 도전성 콘택 플러그 물질로 사용하고, CVD-Ta2O5를 유전층 물질로 사용한 경우로 이러한 시편용 MIM 커패시터가 제조되었다. 도 21의 결과는 Ta2O5산화 방지층을 적용하여 요구되는 누설 전류 밀도 범위를 만족하는 안정된 전기적 특성을 얻을 수 있음을 보여준다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 커패시터의 스토리지 전극과 하부의 반도체 기판 간을 전기적으로 연결시키는 콘택 플러그의 후속 열적 공정에 의한 산화를 효과적으로 방지할 수 있다.

Claims (19)

  1. 반도체 기판 상에 상기 반도체 기판 부분에 전기적으로 연결되게 형성된 도전성 콘택 플러그(contact plug);
    상기 도전성 콘택에 전기적으로 연결되게 형성된 스토리지 전극(storage node);
    터널링(tunneling) 영역의 누설 전류 특성이 발생하는 얇은 두께로 적어도 상기 스토리지 전극과 상기 도전성 콘택 플러그의 계면을 차단하도록 도입되어 상기 도전성 콘택 플러그의 산화를 방지하는 산화물의 산화 방지층;
    상기 스토리지 전극 상에 도입되는 유전층; 및
    상기 유전층 상에 도입되는 플레이트 전극(plate node)을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  2. 제1항에 있어서, 상기 도전성 콘택 플러그는
    Ti, W 및 Ta로 이루어지는 일군의 내화 금속들 또는 TiN, WN 및 TaN로 이루어지는 일군의 내화 금속 질화물들에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제1항에 있어서, 상기 산화 방지층은
    대략 5Å 내지 60Å의 두께인 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제1항에 있어서, 상기 산화 방지층은
    Ta2O5층을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제1항에 있어서, 상기 산화 방지층은
    Ta2O5N, Al2O3, HfO2및 TiO2로 이루어지는 일군의 금속 산화물 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층인 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 제1항에 있어서, 상기 산화 방지층은
    (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 일군의 페로브스카이트(perovskite) 구조의 물질 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층인 것을 특징으로 하는 반도체 소자의 커패시터.
  7. 제1항에 있어서, 상기 전극은
    Ru, Pt 및 Ir으로 이루어지는 일군의 귀금속 물질들 또는 PtO, RuO2및 IrO2으로 이루어지는 일군의 도전성 귀금속 산화물들 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층인 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제1항에 있어서, 상기 유전층은
    (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 일군의 페로브스카이트(perovskite) 구조의 물질 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층인 것을 특징으로 하는 반도체 소자의 커패시터.
  9. 반도체 기판 상에 상기 반도체 기판 부분에 전기적으로 연결되게 도전성 콘택 플러그(contact plug)를 형성하는 단계;
    상기 도전성 콘택에 전기적으로 연결되게 형성된 스토리지 전극(storage node)을 형성하는 단계;
    상기 스토리지 전극을 형성하기 이전에 터널링(tunneling) 영역의 누설 전류 특성이 발생하는 얇은 두께로 적어도 상기 스토리지 전극과 상기 도전성 콘택 플러그의 계면을 차단하도록 도입되어 상기 도전성 콘택 플러그의 산화를 방지하는 산화물의 산화 방지층을 형성하는 단계;
    상기 스토리지 전극 상에 유전층을 형성하는 단계; 및
    상기 유전층 상에 플레이트 전극(plate node)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제9항에 있어서, 상기 스토리지 전극을 형성하는 단계는
    상기 스토리지 전극에 형상을 부여하기 위한 몰드(mold)를 위한 몰드층을 형성하는 단계;
    상기 몰드층을 패터닝하여 오프닝홀(opening hole)을 가지는 상기 몰드를 형성하는 단계;
    상기 스토리지 전극을 위한 층을 증착하는 단계; 및
    상기 층을 평탄화하여 상기 스토리지 전극으로 분리하는 단계를 포함하고,
    상기 산화 방지층을 형성하는 단계는 상기 몰드층을 형성하는 단계 이전에 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 제9항에 있어서, 상기 스토리지 전극을 형성하는 단계는
    상기 스토리지 전극에 형상을 부여하기 위한 몰드를 위한 몰드층을 형성하는 단계;
    상기 몰드층을 패터닝하여 오프닝홀(opening hole)을 가지는 상기 몰드를 형성하는 단계;
    상기 스토리지 전극을 위한 층을 증착하는 단계; 및
    상기 층을 평탄화하여 상기 스토리지 전극으로 분리하는 단계를 포함하고,
    상기 산화 방지층을 형성하는 단계는 상기 스토리지 전극을 위한 층을 증착하는 단계 이전에 상기 몰드 상에 상기 산화 방지층이 증착되도록 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  12. 제9항에 있어서, 상기 도전성 콘택 플러그를 형성하는 단계는
    Ti, W 및 Ta로 이루어지는 일군의 내화 금속들 또는 TiN, WN 및 TaN로 이루어지는 일군의 내화 금속 질화물들에서 선택되는 어느 하나를 포함하는 단일층을 또는 복합층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  13. 제9항에 있어서, 상기 산화 방지층은
    대략 5Å 내지 60Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  14. 제9항에 있어서, 상기 산화 방지층을 형성하는 단계는
    Ta2O5, Ta2O5N, Al2O3, HfO2및 TiO2로 이루어지는 일군의 금속 산화물 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  15. 제9항에 있어서, 상기 산화 방지층을 형성하는 단계는
    (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 일군의 페로브스카이트(perovskite) 구조의 물질 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  16. 제9항에 있어서, 상기 스토리지 전극을 형성하는 단계는
    Ru, Pt 및 Ir으로 이루어지는 일군의 귀금속 물질들 또는 PtO, RuO2및 IrO2으로 이루어지는 일군의 도전성 귀금속 산화물들 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  17. 제9항에 있어서,
    상기 스토리지 전극을 대략 300℃ 내지 800℃ 온도 영역에서 수소나 아르곤(Ar) 또는 질소가 포함된 분위기 또는 진공 분위기에서 플라즈마(plasma) 처리나 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  18. 제9항에 있어서, 상기 유전층을 형성하는 단계는
    (Ba,Sr)TiO3(BST), SrTiO3(STO), BaTiO3(BTO), PbTiO3, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 일군의 페로브스카이트(perovskite) 구조의 물질 중에서 선택되는 어느 하나를 포함하는 단일층 또는 복합층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  19. 제9항에 있어서,
    상기 유전층을 오존(ozone)이나 산소 또는 질소가 포함된 분위기에서 플라즈마 처리하거나 대략 500℃ 내지 800℃ 온도 영역에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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