KR20210106580A - 셀 교란을 감소시키기 위해 리커 디바이스를 커패시터 구성에 통합하는 방법, 및 리커 디바이스를 통합하는 커패시터 구성 - Google Patents

셀 교란을 감소시키기 위해 리커 디바이스를 커패시터 구성에 통합하는 방법, 및 리커 디바이스를 통합하는 커패시터 구성 Download PDF

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알레산드로 칼데로니
베쓰 알. 쿡
두라이 비샤크 니르말 라마스와미
아쇼니타 에이. 차반
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마이크론 테크놀로지, 인크
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Abstract

일부 실시 예들은 상면들, 및 상면들로부터 하향으로 연장되는 측벽면들을 갖는 제1 전극들을 갖는 집적 집합체를 포함한다. 제1 전극들은 중실형 필라들이다. 절연성 물질이 제1 전극들의 측벽면들을 따라 있다. 제2 전극들이 제1 전극들의 측벽면들을 따라 연장되고 절연성 물질에 의해 측벽면들로부터 이격되어 있다. 전도성 플레이트 물질이 제1 전극들 및 제2 전극들에 걸쳐 연장되고, 제2 전극들을 서로 커플링시킨다. 리커 디바이스들(leaker-devices)이 제1 전극들을 전도성 플레이트 물질에 전기적으로 커플링시키고 제1 전극들로부터 전도성 플레이트 물질로 과잉 전하의 적어도 일부분을 방전시키도록 구성된다. 일부 실시 예들은 집적 집합체들을 형성하는 방법들을 포함한다.

Description

셀 교란을 감소시키기 위해 리커 디바이스를 커패시터 구성에 통합하는 방법, 및 리커 디바이스를 통합하는 커패시터 구성
관련 특허 정보
본 특허는 2019년 1월 23일에 출원된 미국 특허 출원 제16/255,569호에 대한 우선권을 주장하며, 이의 개시 내용이 참조로 본 명세서에 통합된다.
기술분야
셀 교란을 감소시키기 위해 리커 디바이스들(leaker-devices)을 커패시터 구성에 통합하는 방법, 및 리커 디바이스들을 통합하는 커패시터 구성.
컴퓨터들 및 다른 전자 시스템들(예를 들어, 디지털 텔레비전들, 디지털 카메라들, 휴대폰들 등)은 정보 저장을 위해 보통 하나 이상의 메모리 디바이스를 가진다. 점점 더, 더 높은 밀도의 저장 용량을 달성하기 위해 크기는 메모리 디바이스들은 감소되고 있다. 밀도 증가가 달성될 때에도, 소비자들은 보통 메모리 디바이스들 상에 저장된 데이터의 고속 액세스 및 신뢰도를 유지하면서 메모리 디바이스들이 또한 전력을 덜 사용할 것을 요구한다.
메모리 셀들 내의 전하 축적은 적어도 데이터를 신뢰할 수 있게 저장하는 것을 어렵게 할 수 있는 이유들로 인해 문제가 될 수 있다. 전하 축적은 회로부가 점점 더 작은 치수들로 스케일링됨에 따라 제어하기가 점점 더 어려워질 수 있다.
바람직하지 않은 전하 축적을 완화시키거나, 또는 방지하기도 하는 아키텍처들을 개발하는 것; 그리고 이러한 아키텍처들을 제작하기 위한 방법들을 개발하는 것이 바람직할 수 있을 것이다.
도 1은 예시적인 집적 구조체를 형성하기 위한 예시적인 방법의 예시적인 공정 단계에서의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 1a는 도 1의 예시적인 집합체의 도식적인 측단면도이다. 도 1a의 도면은 도 1의 A-A 선을 따른다.
도 2는 도 1의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 2a는 도 2의 예시적인 집합체의 도식적인 측단면도이다. 도 2a의 도면은 도 2의 A-A 선을 따른다.
도 3은 도 2의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 3a는 도 3의 예시적인 집합체의 도식적인 측단면도이다. 도 3a의 도면은 도 3의 A-A 선을 따른다.
도 4는 도 3의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 4a는 도 4의 예시적인 집합체의 도식적인 측단면도이다. 도 4a의 도면은 도 4의 A-A 선을 따른다.
도 5는 도 4의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 5a는 도 5의 예시적인 집합체의 도식적인 측단면도이다. 도 5a의 도면은 도 5의 A-A 선을 따른다.
도 6은 도 5의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 6a는 도 6의 예시적인 집합체의 도식적인 측단면도이다. 도 6a의 도면은 도 6의 A-A 선을 따른다.
도 7은 도 6의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 7a는 도 7의 예시적인 집합체의 도식적인 측단면도이다. 도 7a의 도면은 도 7의 A-A 선을 따른다.
도 8은 도 7의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 8a는 도 8의 예시적인 집합체의 도식적인 측단면도이다. 도 8a의 도면은 도 8의 A-A 선을 따른다.
도 9는 도 8의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 9a는 도 9의 예시적인 집합체의 도식적인 측단면도이다. 도 9a의 도면은 도 9의 A-A 선을 따른다.
도 10은 도 9의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 10a는 도 10의 예시적인 집합체의 도식적인 측단면도이다. 도 10a의 도면은 도 10의 A-A 선을 따른다.
도 11은 도 10의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 11a는 도 11의 예시적인 집합체의 도식적인 측단면도이다. 도 11a의 도면은 도 11의 A-A 선을 따른다.
도 12는 도 11의 단계에 후속하는 예시적인 공정 단계에서의 도 1의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 12a는 도 12의 예시적인 집합체의 도식적인 측단면도이다. 도 12a의 도면은 도 12의 A-A 선을 따른다.
도 13은 예시적인 집적 구조체를 형성하기 위한 예시적인 방법의 예시적인 공정 단계에서의 예시적인 집합체의 영역의 도식적인 평면도이다. 도 13의 공정 단계는 도 4의 공정 단계에 따를 수 있다.
도 13a는 도 13의 예시적인 집합체의 도식적인 측단면도이다. 도 13a의 도면은 도 13의 A-A 선을 따른다.
도 14는 도 13의 단계에 후속하는 예시적인 공정 단계에서의 도 13의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 14a는 도 14의 예시적인 집합체의 도식적인 측단면도이다. 도 14a의 도면은 도 14의 A-A 선을 따른다.
도 15는 도 14의 단계에 후속하는 예시적인 공정 단계에서의 도 13의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 15a는 도 15의 예시적인 집합체의 도식적인 측단면도이다. 도 15a의 도면은 도 15의 A-A 선을 따른다.
도 16은 도 15의 단계에 후속하는 예시적인 공정 단계에서의 도 13의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 16a는 도 16의 예시적인 집합체의 도식적인 측단면도이다. 도 16a의 도면은 도 16의 A-A 선을 따른다.
도 17은 도 16의 단계에 후속하는 예시적인 공정 단계에서의 도 13의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 17a는 도 17의 예시적인 집합체의 도식적인 측단면도이다. 도 17a의 도면은 도 17의 A-A 선을 따른다.
도 18은 도 17의 단계에 후속하는 예시적인 공정 단계에서의 도 13의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 18a는 도 18의 예시적인 집합체의 도식적인 측단면도이다. 도 18a의 도면은 도 18의 A-A 선을 따른다.
도 19는 도 18의 단계에 후속하는 예시적인 공정 단계에서의 도 13의 예시적인 집합체의 영역의 도식적인 평면도이다.
도 19a는 도 19의 예시적인 집합체의 도식적인 측단면도이다. 도 19a의 도면은 도 19의 A-A 선을 따른다.
도 20은 강유전 커패시터들을 포함하는 예시적인 메모리 어레이의 개략도이다.
도 21은 강유전 커패시터를 포함하는 예시적인 메모리 셀의 개략도이다.
일부 실시 예들은 커패시터들의 하부 전극들을 따르는 전하 축적을 감소시키기 위해 리커 디바이스들(leaker-devices)의 이용을 포함한다. 리커 디바이스들은 하부 전극들을 전도성 플레이트에 커플링시킬 수 있다. 전도성 플레이트는 커패시터들의 상부 전극들을 따라 있을 수 있고, 상부 전극들을 서로 전기적으로 커플링시키기 위해 이용될 수 있다. 리커 디바이스들은 과잉 전하가 하부 전극들로부터 전도성 플레이트로 드레인될 수 있게 하면서, 하부 전극들과 전도성 플레이트 사이의 문제가 되는 단락을 가능하게 하지 않도록 조정된 전도도(또는 대안적으로, 저항)를 가질 수 있다.
대부분은 아니지만, 많은 주요 메모리 셀 교란 메커니즘들은 셀 하부(cell bottom; CB) 전극 노드들에의 전위의 축적에 기인한다. 아래에서 더 상세히 논의될 바와 같이, 이 교란 메커니즘은 강유전 RAM(ferroelectric RAM; FERAM)에 적용 가능하다. 그러나, 또한 다른 유형들의 전자 디바이스들도 개시되는 발명의 요지로부터 이익을 얻을 수 있다.
일 실시 예에서, 메모리 어레이에서의 메모리 셀들 각각은 "0" 또는 "1"의 이진 값을 단일 비트로 나타내기 위해 두 개의 데이터 상태들 중 하나로 프로그래밍될 수 있다. 이러한 셀은 때로 단일 레벨 셀(single-level cell; SLC)이라고 불린다. 이러한 유형들의 셀들에 대한 다양한 동작들은 반도체 및 관련 기술에서 독립적으로 알려져 있다.
메모리 셀 배열에 관계 없이, 위에서 논의된 주요 교란 메커니즘들은 상이한 요인들로 인해 발생할 수 있다. 예를 들어, 셀 하부 노드 상의 전하는 플레이트 글리치, 액세스 트랜지스터 누설, 셀간 상호 작용들, 및/또는 다른 요인들과 같은 요인들로 인해 상승할 수 있다. 메모리 셀 내의 유전 물질이 상당히 누설되면, 셀의 상태에 악영향을 미칠 수 있다.
본 명세서에서 설명되는 다양한 실시 예들에서, 개개의 메모리 셀들과 연관된 커패시터들의 하부 노드들에 전위의 축적을 방지하기 위해 메모리 어레이에 리커 디바이스들이 도입된다. 예시적인 실시 예들은 도 1 내지 도 21을 참조하여 설명된다.
도 1 및 도 1a를 참조하면, 어셈블리(즉, 장치, 구성 등)(10)는 베이스(12) 위의 구조체(14)를 포함한다.
베이스(12)는 반도체 물질을 포함할 수 있고; 예를 들어, 단결정질 실리콘을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다. 베이스(12)는 반도체 기판으로서 지칭될 수 있다. 용어 "반도체 기판"은 (단독으로 또는 다른 물질들을 포함하는 집합체들로) 반도체 웨이퍼와 같은 벌크 반도체 물질들, 및 (단독으로 또는 다른 물질들을 포함하는 집합체들로) 반도체 물질층들을 포함하지만 이에 제한되지 않는, 반도체 물질을 포함하는 임의의 구성을 의미한다. 용어 "기판"은 위에서 설명된 반도체 기판들을 포함하지만 이에 제한되지 않는 임의의 지지 구조체를 지칭한다. 일부 적용 예들에서, 베이스(12)는 집적 회로 제작과 연관된 하나 이상의 물질을 함유하는 반도체 기판에 대응할 수 있다. 이러한 물질들은 예를 들어, 내화 금속 물질들, 배리어 물질들, 확산 물질들, 절연체 물질들 등 중 하나 이상을 포함할 수 있다.
베이스(12)와 구조체(14) 사이에는 베이스(12)와 구조체(14) 사이에 추가적인 물질들, 구성요소들 등이 제공될 수 있음을 나타내기 위해 갭이 도시되어 있다.
구조체(14)는 제1 및 제2 물질들(16 및 18)을 포함하는 것으로 도시되어 있다. 제1 물질(16)은 희생 물질일 수 있고; 일부 실시 예들에서, 실리콘(예를 들어, 다결정 실리콘 또는 폴리실리콘)을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다.
제2 물질(18)은 절연성 격자를 형성하는 것으로 고려될 수 있고, 절연성 격자 물질로서 지칭될 수 있다. 일부 실시 예들에서, 제2 물질(18)은 실리콘 질화물을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다.
도시된 실시 예에서, 절연성 격자 물질(18)은 희생 물질(16) 위의 수평 빔(horizontal beam)(20)을 포함한다. 수평 빔(20)은 상측면(즉, 상면)(21)을 가진다.
수평 빔(20)은 구조체(14)를 통해 형성되는 전도성 필라들(conductive pillars)(후술됨)에의 지지를 제공할 것이다. 일부 실시 예들(도시되지 않음)에서, 전도성 필라들에의 추가적인 지지를 제공하기 위해 격자 물질(18)의 추가적인 빔들이 희생물(16)을 통과할 수 있다. 일부 실시 예들에서, 구조체(14)는 내부에 형성되는 전도성 필러들에의 지지를 제공할 것이라는 점에서, 지지 구조체로서 지칭될 수 있다.
일부 실시 예들에서, 제1 물질(16)은 제2 물질(18)에 관해 선택적으로 에칭 가능할 수 있다. 용어 "선택적으로 에칭 가능한"은 제1 물질이 적합한 에칭 조건들로 제2 물질보다 더 빨리 제거될 수 있음을 의미하고; 조건들이 제2 물질에 관한 제1 물질의 제거에 대해 100% 선택적인 적용 예들을 포함할 수 있지만, 이에 제한되지는 않는다.
도시된 실시 예에서 물질들(16 및 18)은 동질인 것으로 도시되지만, 다른 실시 예들에서 물질들(16 및 18) 중 하나 또는 둘 모두는 둘 이상의 조성들의 이질적인 조합일 수 있다.
물질(18)은 희생 물질(16) 아래에 세그먼트들로 제공될 뿐만 아니라, 희생 물질(16) 위의 빔(20) 내에 있는 것으로 도시되어 있다. 다른 실시 예들에서는, 물질(18)과 상이한 절연성 물질이 물질(18)의 도시된 세그먼트들 대신에 희생 물질(16) 아래에 제공될 수도 있다.
구조체(14)의 하부 영역 내에 전도성 구조체들(즉, 전도성 콘택트들)(22)이 도시되어 있다. 본 명세서에서 설명되는 공정은 커패시터들(예를 들어, 도 12에 도시된 커패시터들)을 형성하고, 전도성 구조체들(22)은 이러한 커패시터들의 전극들을 추가적인 회로부(예를 들면, 트랜지스터들)와 커플링시키는 데 이용될 수 있다.
전도성 구조체들(22)은 전도성 물질(23)을 포함한다. 이러한 전도성 물질은 예를 들어, 다양한 금속들(예를 들어, 타이타늄, 텅스텐, 코발트, 루테늄, 니켈, 플래티넘 등), 금속 함유 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등), 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시 예들에서, 전도성 물질(23)은 텅스텐을 포함할 수 있다.
도 2 및 도 2a를 참조하면, 지지 구조체(14) 내에 개구들(24)이 형성된다. 개구들(24)은 물질들(16 및 18)을 통과해 연장되고, 전도성 구조체들(22)의 상측면들을 노출시킨다. 개구들(24)은 임의의 적합한 공정으로 형성될 수 있다. 예를 들어, 패터닝된 마스크(도시되지 않음)가 지지 구조체(14) 위에 제공될 수 있고 개구들(24)의 위치들을 정의하기 위해 이용될 수 있으며, 그 다음 한 번 이상의 적합한 에칭으로 지지 구조체(14) 내로 개구들(24)이 연장될 수 있다. 후속해서, 패터닝된 마스크는 도 2 및 도 2a의 집합체를 남기고 제거될 수 있다.
베이스(12)(도 1a)는 도면들의 전체 크기들을 감소시키기 위해, 도 2a에 또는 뒤따르는 다른 도면들들 중 임의의 도면에 도시되지 않음에 유의한다. 그러나, 베이스는 이러한 도면들의 공정 단계들에 존재할 것으로 이해되어야 한다.
개구들(22)은 임의의 적합한 형상을 가질 수 있다. 도 2는 위에서 볼 때 개구들이 원형인 예시적인 적용 예를 도시한다. 다른 실시 예들에서, 개구들(22)은 예를 들어 타원형, 다각형 등을 포함하여, 다른 형상들을 가질 수도 있다.
도 3 및 도 3a를 참조하면, 개구(24) 내에 전도성 물질(25)이 형성된다. 전도성 물질(25)은 최종적으로 커패시터들의 전극들을 형성하는 데 이용되고, 전극 물질 또는 제1 전극 물질로서 지칭될 수 있다. 전극 물질(25)은 예를 들어, 다양한 금속들(예를 들어, 타이타늄, 텅스텐, 코발트, 루테늄, 니켈, 플래티넘 등), 금속 함유 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등), 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시 예들에서, 전극 물질(25)은 타이타늄 질화물을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다.
전도성 물질(25)은 필라들(26)(본 명세서에서 전도성 필라들로서, 수직 연장 필라들로서, 제1 전극들로서, 제1 커패시터 전극들로서, 또는 제1 전극 필라들로서 지칭될 수 있음)로 패터닝된다. 전도성 필라들(26)은 지지 구조체(14)를 통해 전도성 콘택트들(22)로 수직으로 연장된다. 필라들(26) 각각은 상면(31) 및 하면(33)을 포함한다. 필라들 각각은 또한 상면(31)으로부터 하면(33)으로 연장되는 측벽면(35)을 포함한다. 필라들(33) 각각은 도 3a의 단면을 따라 양측벽면들의 쌍(35)을 포함하지만; 도 3의 평면도는 이러한 양측벽면들이 실제로는 필라들 각각의 하나의 측벽면으로 맞닿는 것을 도시한다. 도시된 실시 예에서, 필라들(26)은 중실형(solid)이다(구체적으로는, 중공 또는 용기 형상이 아니다).
도시된 실시 예에서 필라들(26)의 하면들(33)은 콘택트들(22)의 전도성 물질(23)에 바로 접한다.
전도성 물질(25)은 예를 들어, 물리 증기 퇴적(PVD), 원자층 퇴적(ALD) 및 화학 증기 퇴적(CVD) 중 하나 이상을 포함하여, 임의의 적합한 처리를 이용하여 개구(24) 내에 형성될 수 있다. 일부 실시 예들에서, 전도성 물질(25)은 개구들(24)을 과충전하도록 형성될 수 있고, 후속해서 평탄화(예를 들어, 화학적 기계적 폴리싱(CMP))가 이용되어 과잉 물질(25)을 제거하고 절연성 격자 물질(18)의 상면(21)을 걸쳐, 그리고 필라들(26)의 상면들(31)을 걸쳐 연장되는 평탄화된 상측면(27)을 형성할 수 있다.
도 3a의 수직 연장 필라들(26)은 도시된 단면을 따라 서로 수평으로 이격되어 있고; 구체적으로는, 사이에 오는 공간들(28)에 의해 서로 이격되어 있다(도 3a에서는 이 중 하나만 라벨링됨). 도 3a의 수직 연장 필라들(26)은 격자 물질(18)을 포함하는 격자 구조의 수평 빔(20)에 의해 횡측으로 지지되는 것으로 고려될 수 있다. 수평 빔은 이웃하는 필라들의 측벽면들(35) 사이에서 연장된다.
도 4 및 도 4a를 참조하면, 전도성 필라들(26)의 상면들(31)이 절연성 격자 물질(18)의 상면(21)에 관해 리세싱된다. 이러한 것은 전도성 필라들(26) 위에 리세스들(30)을 형성한다. 상면들(31)은 상면들이 여전히 절연성 격자 물질(18)을 따라 있도록(즉, 희생 물질(16)이 노출되지 않도록) 깊이 D로 리세싱된다. 일부 실시 예들에서, 깊이(D)는 절연성 격자 물질(18)의 두께의 적어도 약 10%로부터 절연성 격자 물질(18)의 적어도 약 90%까지의 범위 내에 있을 수 있다. 일부 실시 예들에서, 깊이 D는 적어도 약 50 옹스트롬(Å)일 수 있다. 일부 실시 예들에서, 물질(18)은 약 100Å 내지 약 500Å의 범위 내의 두께를 가질 수 있고, 깊이 D는 약 50Å 내지 약 490Å의 범위 내일 수 있다.
필라들(26)의 상면들(31)은 예를 들어, 절연성 물질(18)에 관한 전도성 물질(25)에 대해 선택적인 에칭의 이용을 포함하여, 임의의 적합한 처리로 리세싱될 수 있다. 에칭은 리세스들(30)이 원하는 깊이로 형성되도록 타이밍될 수 있다.
도 5 및 도 5a를 참조하면, 리세스들(30) 내에 그리고 절연성 격자 물질(18)의 상측면(21) 위에 리커 디바이스 물질(32)이 형성된다. 리커 디바이스 물질은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시 예들에서, 리커 디바이스 물질(32)은 게르마늄, 실리콘, 산소, 질소 및 탄소 중 하나 이상과 조합된 타이타늄, 니켈 및 니오븀 중 하나 이상을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다. 일부 실시 예들에서, 리커 디바이스 물질은 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있으며; 여기서 화학식들은 특정 화학량론이 아니라 주요 구성 성분들을 나타낸다. 일부 실시 예들에서, 리커 디바이스 물질은 타이타늄, 산소 및 질화물을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다. 일부 실시 예들에서, 리커 디바이스 물질은 비정질 실리콘, 니오븀 산화물, 실리콘 풍부 실리콘 질화물 등을 단독으로 또는 임의의 적합한 조합으로 포함할 수 있다.
도 6 및 도 6a를 참조하면, 집합체(10)는 평탄화(예를 들어, CMP)를 거쳐 절연성 격자 물질(18) 및 리커 디바이스 물질(32)에 걸쳐 연장되는 평탄화된 상측면(39)을 형성한다.
도 7 및 도 7a를 참조하면, 개구들(34)이 물질들(18, 32 및 25)을 통해 연장되도록, 그리고 이에 의해 희생 물질(16)의 영역들을 노출시키도록 형성된다. 개구들(34)은 패터닝 및 에칭의 임의의 적합한 조합으로 형성될 수 있다.
도 8 및 도 8a를 참조하면, 희생 물질(16)(도 7 및 도 7a)이 제거되어 보이드들(36)을 형성하고 전도성 필라들(26)의 측벽면들(35)을 노출시킨다. 보이드들(36)은 이웃하는 전도성 필라들(26) 사이의 개구들인 것으로 고려될 수 있다.
도 9 및 도 9a를 참조하면, 보이드들(개구들)(36)이 절연성 물질(38)로 라이닝되어 전도성 필라들(26)의 측벽면들(35)을 따라 절연성 물질(38)을 형성한다. 절연성 물질(38)은 최종적으로 커패시터 구성에서 이용됨에 따라, 절연성 커패시터 물질로서 지칭될 수 있다. 절연성 캐패시터 물질(38)의 적어도 일부는 강유전 절연성 물질을 포함할 수 있고, 일부 실시 예들에서 절연성 커패시터 물질 전체가 강유전 절연성 물질이다.
강유전 절연성 물질은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있고; 일부 예시적인 실시 예들에서 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 니오븀, 니오븀 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티탄산염, 및 바륨 스트론튬 티탄산염 중 하나 이상을 포함할 수 있다. 또한, 일부 예시적인 실시 예들에서, 강유전 절연성 물질은 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 내부에 가질 수 있다.
절연성 커패시터 물질(38)은 임의의 적합한 두께로 형성될 수 있고; 일부 실시 예들에서는 약 30Å 내지 약 250Å 범위 내의 두께를 가질 수 있다.
도 10 및 도 10a를 참조하면, 라이닝된 보이드들(개구들)(36) 내에 전도성 물질(40)이 형성된다. 전도성 물질(40)은 최종적으로 커패시터들의 전극들을 형성하는 데 이용되고, 전극 물질로서, 커패시터 전극 물질로서, 제2 커패시터 전극 물질로서, 또는 제2 전극 물질로서 지칭될 수 있다. 전극 물질(40)은 예를 들어, 다양한 금속들(예를 들어, 타이타늄, 텅스텐, 코발트, 루테늄, 니켈, 플래티넘 등), 금속 함유 합성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등), 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시 예들에서, 전극 물질(40)은 몰리브덴 실리사이드, 타이타늄 질화물, 타이타늄 실리콘 질화물, 루테늄 실리사이드, 루테늄, 몰리브덴, 탄탈륨 질화물, 탄탈륨 실리콘 질화물 및 텅스텐 중 하나 이상을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다.
도 11 및 도 11a를 참조하면, 집합체(10)는 평탄화(예를 들어, CMP)를 거쳐 물질들(18, 32, 38 및 40)에 걸쳐 연장되는 평탄화된 표면(41)을 형성한다. 이러한 패턴들은 물질(40)을 커패시터 전극들(42)로 패터닝한다. 일부 실시 예들에서, 필라들(26)은 제1 커패시터 전극들로서(또는 제1 전극들로서) 지칭될 수 있고, 전극들(42)은 제2 캐패시터 전극들로서(또는 제2 전극들로서) 지칭될 수 있다. 제2 커패시터 전극들은 제1 커패시터 전극들 사이에 횡측으로 있고(즉, 수직 연장 필라들(26) 사이에 횡측으로 있고), 절연성 물질(38)에 의해 제1 커패시터 전극들로부터 이격되어 있다.
제1 커패시터 전극들(26) 및 제2 커패시터 전극들(42)은 절연성 커패시터 물질(38)과 함께, 복수의 커패시터들(44)을 형성한다. 각 커패시터는 하나의 필라(26)를 갖고, 제2 커패시터 전극(42)을 다른 이웃하는 커패시터들과 공유한다.
도 12 및 도 12a를 참조하면, 평탄화된 상면(41)에 걸쳐 전도성 플레이트 물질(46)이 형성된다. 전도성 플레이트 물질(46)은 커패시터 전극 물질(40), 및 리커 디바이스 물질(32)과 전기적으로 커플링된다.
전도성 플레이트 물질(46)은 예를 들어, 다양한 금속들(예를 들어, 타이타늄, 텅스텐, 코발트, 니켈, 루테늄, 플래티넘 등), 금속 함유 조성물들(예를 들어, 규화 금속, 질화 금속, 탄화 금속 등), 및/또는 전도성으로 도핑된 반도체 물질들(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상과 같은 임의의 적합한 전기 전도성 물질들을 포함할 수 있다. 전도성 플레이트 물질(46)은 전극들(42)과 상이한 조성을 포함할 수 있다. 예를 들어, 일부 실시 예들에서, 전극들(42)은 TiSiN 및/또는 TiN(여기서 화학식들은 특정 화학량론이 아니라 주요 조성들을 나열함)을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있고, 전도성 플레이트 물질(46)은 텅스텐을 포함하거나, 필수적으로 구성되거나, 또는 구성될 수 있다.
리커 디바이스 물질(32)은 커패시터들(44)의 제1 전극들(26)을 전도성 플레이트 물질(46)과 전기적으로 커플링시켜 제1 전극들(26)로부터 전도성 플레이트 물질(46)로 임의의 과잉 전하의 적어도 일부분의 방전을 가능하게 하는 리커 디바이스들(48)로서 구성된다. 일부 실시 예들에서, 리커 디바이스들(48)의 전기 저항은 리커 디바이스들(48)이 제1 전극들(26)로부터 과잉 전하를 제거하기에 적절한 전도도를 가지면서 리커 디바이스들(48)이 제1 전극들(26)을 전도성 플레이트 물질(46)에 바람직하지 않게 전기적으로 단락시키지 않도록 충분히 낮은 전도도(예를 들어, 충분히 높은 저항)를 갖도록 조정된다. 도 12a의 실시 예에서, 리커 디바이스들(48)은 수평으로 신장된다. 예를 들어, 필라들(26)은 축(5)으로서 도시된 수직 축을 따라 연장되는 것으로(즉, 이를 따라 신장되는 것으로) 고려될 수 있고, 리커 디바이스들(48)은 축(7)으로서 도시된 수평 축을 따라 신장되는 것으로 고려될 수 있다. 리커 디바이스들(48) 각각은 제1 전극의 전도성 물질(25)에 바로 접하는 하면(43)을 갖고, 전도성 플레이트 물질(46)에 바로 접하는 상면(45)을 가진다. 도시된 실시 예에서, 리커 디바이스들(48)의 상면들(45)은 절연성 격자 물질(18)의 수평 연장 빔(20)의 상면(21)과 실질적으로 동일 평면상에 있으며; 용어 "실질적으로 동일 평면상"은 제작 및 측정의 적정한 허용 오차들 내에서 동일 평면을 의미한다.
일부 실시 예들에서, 커패시터들(44)은 커패시터들을 적절한 회로 부품들과 커플링시킴으로써 메모리 셀들(50)(예를 들어, 강유전 메모리 셀들)에 통합될 수 있다. 예를 들어, 액세스 트랜지스터들(49)이 전도성 콘택트들(즉, 전도성 상호 연결부들)(22)을 통해 제1 전극들(26)에 커플링되는 것으로서 도 12a에 도식적으로 도시된다. 트랜지스터들(49), 및/또는 다른 적합한 부품들은 임의의 적합한 공정 단계에서 제작될 수 있다. 예를 들어, 일부 실시 예들에서, 트랜지스터들(49)은 도 1의 도시된 공정 단계 이전의 공정 단계에서 제작될 수 있다.
메모리 셀들(50)은 예를 들어, FeRAM(Ferroelectric Random Access Memory) 어레이와 같은 메모리 어레이(52)의 일부일 수 있다.
일부 실시 예들에서, 리커 디바이스들(48)은 메모리 셀들(50) 내의 전극들(26)을 전도성 플레이트 물질(46)(플레이트 라인 또는 플레이트 구조체로서 지칭될 수 있음)에 커플링시키는 저항성 상호 연결부들인 것으로 고려될 수 있다. 리커 디바이스들이 너무 누설되면, 하나 이상의 메모리 셀은 셀간 교란을 경험할 수 있다. 리커 디바이스들(48)이 충분히 누설(전도성)되지 않으면, 전극들(26)로부터의 과잉 전하는 드레인되지 않을 것이다. 당업자들은 소정의 메모리 어레이에 대한 리커 디바이스들(48)에 필요한 저항을 계산하는 방법을 인식할 것이다. 일부 실시 예들에서, 리커 디바이스들(48)은 약 0.1 메가 오옴 내지 약 5 메가 오옴의 범위 내의 저항을 가질 수 있다. 리커 디바이스들(48)에 적절한 저항을 결정할 때, 인접한 메모리 셀들 사이의 분리, 메모리 셀들 사이에 사용되는 절연성(유전) 물질, 메모리 셀들의 물리적 치수들, 메모리 셀들에 놓인 전하의 양, 메모리 어레이의 크기, 메모리 어레이에 의해 수행되는 동작들의 빈도 등과 같은 요인들이 고려될 수 있다.
도 1 내지 도 12는 예시적인 커패시터들을 제작하기 위한 예시적인 방법을 설명한다. 예시적인 커패시터를 제작하기 위한 또 다른 예시적인 방법이 도 13 내지 도 19를 참조하여 설명된다.
도 13 및 도 13a를 참조하면, 집합체(10)는 도 4 및 도 4a의 공정 단계에 따를 수 있는 공정 단계에서 도시되어 있다. 그 다음, 전도성 필라들(26)의 상측면들(31)이 리세스들(30)을 형성하도록 절연성 격자 물질(18)의 상측면(21)에 관해 리세싱된다. 리세스들(30) 내로 그리고 절연성 격자 물질(18)의 상면에 걸쳐 높낮이가 있는 토포그래피(undulating topography)가 연장된다. 높낮이가 있는 토포그래피에 걸쳐 물질(60)이 형성된다. 물질(60)은 도 5 및 도 5a를 참조하여 위에서 설명된 물질(32)과 동일한 리커 디바이스 물질을 포함할 수 있다. 대안적으로, 물질(60)은 리커 디바이스 물질의 전구체를 포함할 수 있고; 일부 실시 예들에서는 산화시 리커 디바이스 물질이 될 물질을 포함할 수 있다. 예를 들어, 물질(60)은 타이타늄 및 질소(예를 들어, 타이타늄 질화물)를 포함하거나, 필수적으로 구성되거나, 또는 구성되고; 산화시 타이타늄, 질소 및 산소를 포함하거나, 필수적으로 구성되거나, 또는 구성된 리커 디바이스 물질(32)이 되는 전구체일 수 있다. 본 명세서에서 설명된 실시 예에서, 물질(60)은 전구체 물질로서 지칭될 것이다.
전구체 물질(60)은 임의의 적합한 두께로 형성될 수 있다. 일부 실시 예들에서, 전구체 물질(60)은 약 2Å 내지 약 20Å의 범위 내의 두께를 갖는 연속층일 수 있다. 전구체 물질(60)은 (도시된 바와 같이) 연속적일 수 있거나, 불연속적일 수 있다.
도 14 및 도 14a를 참조하면, 희생 물질(16)의 영역들을 노출시키도록 개구들(34a)이 형성된다. 일부 실시 예들에서, 개구들(34a)의 형성은 전구체 물질(16) 및 절연성 격자 물질(18)의 영역들을 통한 펀칭을 포함하는 것으로 고려될 수 있다. 개구들(34a)의 형성 후에 필라들(26) 위에는 전구체 물질(60)의 세그먼트들이 남는다.
도 14a의 도시된 실시 예에서, 전도성 필라들(26)은 쌍들로 배열되는 것으로 고려될 수 있으며; 필라들 중 두 개가 26a 및 26b로서 라벨링되어 있고, 서로 쌍을 이루는 관계에 있다. 쌍을 이루는 필라들(26a 및 26b)은 함께 쌍을 이루는 이웃 필라 구조체(62a)를 형성하는 것으로 고려될 수 있다. 다른 쌍을 이룬 이웃 필라 구조체들(62b 및 62c)의 부분들이 구조체(62a)에 근접하고, 갭들(64a, 64b)이 사이에 옴으로써 구조체(62a)로부터 이격되어 있는 것으로 도 14a에 도시되어 있다. 도 14a의 처리 단계는 쌍을 이루는 이웃 필라 구조체들의 전도성 필라들 사이에(예를 들어, 전도성 필라들(26a 및 26b) 사이에) 전구체 물질(60) 및 절연성 격자 물질(18)의 영역들을 남기면서 사이에 오는 갭들(34a 및 34b)로부터 전구체 물질(60) 및 절연성 격자 물질(18)의 영역들을 제거하였다. 전구체 물질(60) 및 절연성 격자 물질(18)의 나머지 영역들은 쌍을 이루는 이웃 필라 구조들의 일부인 것으로 고려될 수 있다. 예를 들어, 쌍을 이루는 이웃 필라 구조체(62a)는 전구체 물질(60) 및 절연성 격자 물질(18)을 포함하는 일부분(66)을 포함한다.
도 15 및 도 15a를 참조하면, 희생 물질(16)이 제거되어 보이드들(개구들)(36)이 남는다.
도 16 및 도 16a를 참조하면, 도 9 및 도 9a를 참조하여 위에서 설명된 공정과 유사한 공정으로 절연성 물질(38)이 보이드들(36)을 라이닝하도록 형성된다. 절연성 물질은 산화 조건들을 이용하여(예를 들어, 플라즈마로 또는 플라즈마 없이, O2, O3, H2O2 등 중 하나 이상을 이용하여) 형성될 수 있다. 도시된 실시 예에서, 절연성 물질(38)의 형성은 전구체 물질(60)(도 15 및 도 15a)을 산화시켜 이러한 물질을 리커 디바이스 물질(32)로 변환한다. 일부 실시 예들에서, 결과적인 리커 디바이스 물질(32)은 약 2Å 내지 약 20Å의 범위 내의 두께를 갖는 연속층일 수 있다. 일부 실시 예들에서, 리커 디바이스 물질(32)은 약 6Å 내지 약 15Å의 범위 내의 두께를 갖는 연속층일 수 있다. 일부 실시 예들에서, 도 16 및 도 16a의 리커 디바이스 물질(32)은 불연속적일 수 있다.
도 17 및 도 17a를 참조하면, 도 10 및 도 10a를 참조하여 위에서 설명된 공정과 유사한 공정으로 전극 물질(40)이 보이드들(36)을 채우도록 형성된다.
도 18 및 도 18a를 참조하면, 도 11 및 도 11a를 참조하여 위에서 설명된 공정과 유사한 공정으로 평탄화가 수행되어 평탄화된 표면(41)을 형성한다. 이러한 것은 도 11 및 도 11a를 참조하여 위에서 설명된 커패시터들(44)과 유사한 커패시터들(44a)을 형성한다.
도 19 및 도 19a를 참조하면, 캐패시터들(44a)의 상측면들에 걸쳐 전도성 플레이트 물질(46)이 형성된다. 캐패시터들(44a)은 도 12 및 도 12a를 참조하여 위에서 설명된 메모리 셀들(50)과 유사한 메모리 셀들(50a)에 통합되고, 이러한 메모리 셀들(50a)은 메모리 어레이(52a)에 통합된다.
도 19a의 리커 디바이스 물질(32)은 도 12a의 리커 디바이스 물질과 유사하고, 전극들(26)을 전도성 플레이트 물질(46)에 커플링시키는 리커 디바이스들(48a)을 형성한다. 도 19a의 리커 디바이스들(48a)은 디바이스들(48a)이 필라들(26)의 상면들로부터 상향으로 연장되는 수직으로 신장된 구조체들(64)을 포함한다는 점에서 도 12a의 디바이스들(48)과 상이하다.
위에서 설명된 메모리 어레이들(도 12의 메모리 어레이(52) 및 도 19의 메모리 어레이(52a))은 강유전 메모리 어레이들일 수 있고, 임의의 적합한 구성을 가질 수 있다. 예시적인 강유전 메모리 어레이가 도 20을 참조하여 설명된다. 도 20의 메모리 어레이는 구체적으로 메모리 어레이(52)로서 설명되지만, 대안적으로는 메모리 어레이(52a)이다. 도 20의 메모리 어레이는 복수의 실질적으로 동일한 강유전 커패시터들(44)(이는 메모리 어레이가 메모리 어레이(52a)라면 커패시터들(44a)일 것이다)을 포함한다. 워드 라인들(70)은 메모리 어레이의 로우들을 따라 연장되고, 디지트 라인들(72)은 메모리 어레이의 컬럼들을 따라 연장된다. 커패시터들(44) 각각은 워드 라인 및 디지트 라인의 조합을 이용하여 고유하게 어드레싱되는 메모리 셀(50) 내에 있다. 워드 라인들(70)은 드라이버 회로(76)로 연장되고, 디지트 라인들(72)은 검출 회로부(78)로 연장된다. 일부 적용 예들에서, 메모리 어레이(52)는 강유전 랜덤 액세스 메모리(FeRAM)로서 구성될 수 있다.
메모리 셀들(50)은 강유전 커패시터들과 조합하여 트랜지스터들(49)(도 12를 참조하여 위에서 설명됨)을 포함할 수 있다. 예를 들어, 일부 적용 예들에서, 메모리 셀들(50) 각각은 도 21에 도시된 바와 같이, 강유전 커패시터(44)와 조합하여 트랜지스터들(49) 중 하나를 포함할 수 있다. 메모리 셀(50)은 워드 라인(70) 및 디지트 라인(72)과 커플링되는 것으로 도시된다. 또한, 커패시터(44)의 전극들 중 하나는 플레이트 물질(46)을 포함하는 플레이트 라인과 커플링되는 것으로 도시된다. 플레이트 라인은 워드 라인(70)과 조합하여 이용되어 강유전 커패시터(44)의 동작 상태를 제어할 수 있다.
위에서 논의된 집합체들 및 구조체들은 집적 회로들 내에 이용될 수 있고(용어 "집적 회로"는 반도체 기판에 의해 지지되는 전자 회로를 의미함); 전자 시스템들에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어, 메모리 모듈들, 디바이스 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들, 및 용도 특정 모듈들에 사용될 수 있고, 다층의 다중 칩 모듈들을 포함할 수 있다. 전자 시스템들은 예를 들어, 카메라들, 무선 디바이스들, 디스플레이들, 칩셋들, 셋탑 박스들, 게임들, 조명, 차량들, 시계들, 텔레비전들, 휴대폰들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은 광범위한 시스템들 중 어느 하나일 수 있다.
달리 명시되지 않는 한, 본 명세서에서 설명된 다양한 물질들, 재료들, 조성들 등은 예를 들어, ALD, CVD, PVD 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은 임의의 적합한 방법들로 형성될 수 있다.
용어들 "유전(dielectric)" 및 "절연성(insulative)"은 절연의 전기적 속성들을 갖는 물질들을 설명하기 위해 이용될 수 있다. 용어들은 본 개시에서 동의어로 고려된다. 일부 사례들에서 용어 "유전", 및 다른 사례들에서 용어 "절연성"(또는 "전기 절연성")의 이용은 뒤따르는 청구항들 내에서 선행 기준을 간단히 하기 위해 본 개시 내에서 언어 변이를 제공하는 것일 수 있고, 임의의 유의한 화학적 또는 전기적 차이들을 나타내기 위해 이용되지 않는다.
도면들에서 다양한 실시 예들의 특정 배향은 단지 설명을 위함이고, 실시 예들은 일부 적용 예들에서 도시된 배향들에 관해 회전될 수 있다. 본 명세서에서 제공된 설명, 및 뒤따르는 청구항들은 구조들이 도면들의 특정 배향으로 있든, 또는 이러한 배향에 관해 회전되든지에 관계없이, 다양한 피처들 사이에 설명된 관계들을 갖는 임의의 구조들과 관련된다.
첨부 도면들의 단면도들은 단지 단면들의 평면들 내에 피처들을 도시하고, 도면들을 간략하게 하기 위해, 달리 나타내어지지 않는 한, 단면들의 평면들 뒤의 물질들은 도시하지 않는다.
위에서 구조체가 또 다른 구조체 "상에(on)" 또는 "에 접해(against)" 있는 것으로서 지칭될 때, 이는 다른 구조체 상에 바로 있을 수 있거나 또한 사이에 오는 구조체들이 존재할 수도 있다. 그에 반해, 구조가 또 다른 구조 "상에 바로" 또는 "에 바로 접해" 있는 것으로서 지칭될 때에는, 어떠한 사이에 오는 구조체도 존재하지 않는 것이다. 용어 "바로 아래", "바로 위" 등은 직접적인 물리적 접촉을 나타내는 것이 아니라(달리 명시적으로 언급되지 않는 한), 직립 정렬을 나타낸다.
구조체들(예를 들어, 층들, 물질들 등)은 구조체들이 아래에 놓이는 베이스(예를 들어, 기판)로부터 대체로 상향으로 연장됨을 나타내기 위해 "수직으로 연장되는"으로서 지칭될 수 있다. 수직 연장 구조체들은 베이스의 상측면에 관해 실질적으로 직교하여 연장될 수도 있고, 그렇지 않을 수도 있다.
일부 실시 예들은 상면들, 및 상면들로부터 하향으로 연장되는 측벽면들을 갖는 제1 전극들을 갖는 집적 집합체를 포함한다. 제1 전극들은 중실형 필라들이다. 절연성 물질이 제1 전극들의 측벽면들을 따라 있다. 제2 전극들이 제1 전극들의 측벽면들을 따라 연장되고 절연성 물질에 의해 측벽면들로부터 이격되어 있다. 전도성 플레이트 물질이 제1 전극들 및 제2 전극들에 걸쳐 연장되고, 제2 전극들을 서로 커플링시킨다. 리커 디바이스들이 제1 전극들을 전도성 플레이트 물질에 전기적으로 커플링시키고 제1 전극들로부터 전도성 플레이트 물질로 과잉 전하의 적어도 일부분을 방전시키도록 구성된다.
일부 실시 예들은 서로 수평으로 이격되어 있고 수직 연장 필라들로서 구성되는 제1 전극들을 갖는 집적 집합체를 포함한다. 수직 연장 필라들 각각은 단면을 따라 측벽면들, 하면, 및 상면을 가지며, 측벽면들은 하면으로부터 상면으로 연장된다. 절연성 물질이 수직 연장 필라들의 측벽면들을 따라 있다. 제2 전극들이 수직 연장 필라들 사이에 횡측으로 있고 절연성 물질에 의해 측벽면들로부터 이격되어 있다. 전도성 플레이트 물질이 제1 전극들 및 제2 전극들에 걸쳐 연장되고, 제2 전극들을 서로 커플링시킨다. 리커 디바이스들이 수직 연장 필라들의 상면들로부터 전도성 플레이트 물질로 연장된다. 리커 디바이스들은 제1 전극들로부터 전도성 플레이트 물질로 과잉 전하의 적어도 일부분을 방전시키도록 구성된다.
일부 실시예들은 장치를 형성하는 방법을 포함한다. 지지 구조체를 통해 전도성 콘택트들로 수직으로 연장되는 전도성 필라들을 포함하는 집합체가 제공된다. 지지 구조체는 희생 물질 위에 절연성 격자 물질을 포함한다. 집합체의 평탄화된 상측면은 전도성 필라들의 상면들에 걸쳐 그리고 절연성 격자 물질의 상면에 걸쳐 연장된다. 전도성 필라들의 상면들이 절연성 격자 물질의 상면에 관해 리세싱된다. 리커 디바이스 물질이 전도성 필라들의 리세싱된 상면들을 따라 형성된다. 희생 물질이 제거되어 전도성 필라들의 측벽면들을 노출시키고 전도성 필라들 사이에 개구들을 남긴다. 개구들이 절연성 캐패시터 물질로 라이닝되어 전도성 필라들의 측벽면들을 따라 절연성 커패시터 물질을 형성한다. 커패시터 전극 물질이 라이닝된 개구들 내에 형성된다. 커패시터 전극 물질, 절연성 커패시터 물질 및 전도성 필라들은 함께 복수의 커패시터들을 형성한다. 전도성 플레이트 물질이 커패시터 전극 물질 및 리커 디바이스 물질에 걸쳐 연장되도록 형성된다. 전도성 플레이트 물질은 커패시터 전극 물질 및 리커 디바이스 물질과 전기적으로 커플링된다. 리커 디바이스 물질은 전도성 필라들을 전도성 플레이트 물질에 전기적으로 커플링시킨다.
법규에 따라, 본 명세서에서 개시된 본 발명의 요지는 구조적 및 방법론적 피처들에 관해 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에서 개시된 수단들이 예시적인 실시 예들을 포함하기 때문에, 청구항들이 도시되고 설명된 구체적인 피처들로 제한되지 않는 것으로 이해되어야 한다. 따라서, 청구항들은 문언 그대로 전 범위를 보호받아야 하고, 균등론에 따라 적절하게 해석되어야 한다.

Claims (34)

  1. 집적 집합체로서,
    상면들 및 상기 상면들로부터 하향으로 연장되는 측벽면들을 갖는 제1 전극들로서, 중실 필라들(solid pillars)인 것인, 상기 제1 전극들;
    상기 제1 전극들의 상기 측벽면들을 따라 있는 절연성 물질;
    상기 제1 전극들의 상기 측벽면들을 따라 연장되고 상기 절연성 물질에 의해 상기 측벽면들로부터 이격되어 있는 제2 전극들;
    상기 제1 전극들 및 상기 제2 전극들에 걸쳐 연장되고, 상기 제2 전극들을 서로 커플링시키는 전도성 플레이트 물질; 및
    상기 제1 전극들을 상기 전도성 플레이트 물질에 전기적으로 커플링시키고 상기 제1 전극들로부터 상기 전도성 플레이트 물질로 과잉 전하의 적어도 일부분을 방전시키도록 구성되는 리커 디바이스들(leaker-devices)을 포함하는, 집적 집합체.
  2. 제1항에 있어서, 상기 리커 디바이스들은 상기 제1 전극들의 상면들로부터 상기 전도성 플레이트 물질로 연장되는 것인, 집적 집합체.
  3. 제2항에 있어서, 상기 리커 디바이스들은 상기 제1 전극들의 상면들을 따라 연장되는 수평 신장 구조체들인 것인, 집적 집합체.
  4. 제2항에 있어서, 상기 리커 디바이스들은 상기 제1 전극들의 상면들로부터 상향으로 연장되는 수직 신장 구조체들을 포함하는 것인, 집적 집합체.
  5. 제1항에 있어서, 상기 제1 전극들, 절연성 물질, 제2 전극들, 및 리커 디바이스들은 함께 커패시터들을 포함하고, 상기 커패시터들 각각은 메모리 어레이의 메모리 셀에 의해 포함되는 것인, 집적 집합체.
  6. 제1항에 있어서, 상기 리커 디바이스들은 Ti, Ni 및 Nb 중 하나 이상을, Ge, Si, O, N 및 C 중 하나 이상과 조합하여 포함하는 것인, 집적 집합체.
  7. 제1항에 있어서, 상기 리커 디바이스들은 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하며, 여기서 상기한 화학식들은 특정 화학량론이 아니라 주요 구성 성분들을 나타내는 것인, 집적 집합체.
  8. 제1항에 있어서, 상기 리커 디바이스들은 타이타늄, 산소 및 질소를 포함하는 것인, 집적 집합체.
  9. 제1항에 있어서, 상기 절연성 물질은 강유전 절연성 물질인 것인, 집적 집합체.
  10. 집적 집합체로서,
    서로 수평으로 이격되어 있고 수직 연장 필라들로서 구성되는 제1 전극들로서, 상기 수직 연장 필라들 각각은 단면을 따라 측벽면들, 하면, 및 상면을 가지며, 상기 측벽면들은 상기 하면으로부터 상기 상면으로 연장되는 것인, 상기 제1 전극들;
    상기 수직 연장 필라들의 상기 측벽면들을 따라 있는 절연성 물질;
    상기 수직 연장 필라들 사이에 횡측으로 있고 상기 절연성 물질에 의해 상기 측벽면들로부터 이격되어 있는 제2 전극들;
    상기 제1 전극들 및 상기 제2 전극들에 걸쳐 연장되고, 상기 제2 전극들을 서로 커플링시키는 전도성 플레이트 물질; 및
    상기 수직 연장 필라들의 상면들로부터 상기 전도성 플레이트 물질로 연장하는 리커 디바이스들로서, 상기 제1 전극들로부터 상기 전도성 플레이트 물질로 과잉 전하의 적어도 일부분을 방전시키도록 구성된 것인, 상기 리커 디바이스들을 포함하는, 집적 집합체.
  11. 제10항에 있어서, 상기 리커 디바이스들은 상기 수직 연장 필라들의 상면들을 따라 연장되는 수평 신장 구조체들인 것인, 집적 집합체.
  12. 제10항에 있어서, 상기 리커 디바이스들은 상기 수직 연장 필라들의 상면들로부터 상향으로 연장되는 수직 신장 구조체들을 포함하는 것인, 집적 집합체.
  13. 제10항에 있어서, 상기 제1 전극들, 절연성 물질, 제2 전극들, 및 리커 디바이스들은 함께 커패시터들을 포함하고, 상기 커패시터들 각각은 메모리 어레이의 메모리 셀에 의해 포함되는 것인, 집적 집합체.
  14. 제13항에 있어서, 상기 제1 전극들 각각의 하면은 액세스 트랜지스터와 커플링되는 전도성 콘택트를 따라 있는 것인, 집적 집합체.
  15. 제10항에 있어서, 상기 리커 디바이스들은 Ti, Ni 및 Nb 중 하나 이상을, Ge, Si, O, N 및 C 중 하나 이상과 조합하여 포함하는 것인, 집적 집합체.
  16. 제10항에 있어서, 상기 리커 디바이스들은 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하며, 여기서 상기한 화학식들은 특정 화학량들이 아니라 주요 구성 성분들을 나타내는 것인, 집적 집합체.
  17. 제10항에 있어서, 상기 리커 디바이스들은 타이타늄, 산소 및 질소를 포함하는 것인, 집적 집합체.
  18. 제10항에 있어서, 상기 절연성 물질은 강유전 절연성 물질인 것인, 집적 집합체.
  19. 제10항에 있어서, 상기 수직 연장 필라들은 격자 구조의 수평 빔들에 의해 횡측으로 지지되고, 상기 수평 빔들은 이웃하는 수직 연장 필라들의 측벽면들 사이에서 연장되는 것인, 집적 집합체.
  20. 제19항에 있어서, 상기 수평 빔들은 상측면들을 갖고, 상기 리커 디바이스들은 상측면들을 가지며, 상기 수평 빔들의 상측면들은 상기 리커 디바이스들의 상측면들과 실질적으로 동일 평면상에 있는 것인, 집적 집합체.
  21. 제20항에 있어서, 상기 리커 디바이스들은 수평으로 신장되는 것인, 직접 집합체.
  22. 제20항에 있어서, 상기 리커 디바이스들은 수직 신장 구조체들을 포함하는 것인, 집적 집합체.
  23. 제19항에 있어서, 상기 수평 빔들은 실리콘 질화물을 포함하는 것인, 집적 집합체.
  24. 장치를 형성하는 방법으로서,
    지지 구조체를 통해 전도성 콘택트들로 수직으로 연장되는 전도성 필라들을 포함하는 집합체를 제공하는 단계로서, 상기 지지 구조체는 희생 물질 위의 절연성 격자 물질을 포함하고, 상기 집합체의 평탄화된 상측면은 상기 전도성 필라들의 상면들에 걸쳐 그리고 상기 절연성 격자 물질의 상면에 걸쳐 연장되는 것인, 상기 집합체를 제공하는 단계;
    상기 절연성 격자 물질의 상면에 관해 상기 전도성 필라들의 상면들을 리세싱하는 단계;
    상기 전도성 필라들의 리세싱된 상면들을 따라 리커 디바이스 물질을 형성하는 단계;
    상기 희생 물질을 제거하여 상기 전도성 필라들의 측벽면들을 노출시키고 상기 전도성 필라들 사이에 개구들을 남기는 단계;
    상기 개구들을 절연성 캐패시터 물질로 라이닝하여 상기 전도성 필라들의 측벽면들을 따라 상기 절연성 커패시터 물질을 형성하는 단계;
    라이닝된 상기 개구들 내에 커패시터 전극 물질을 형성하는 단계로서, 상기 커패시터 전극 물질, 절연성 커패시터 물질 및 전도성 필라들은 함께 복수의 커패시터들을 형성하는 것인, 상기 커패시터 전극 물질을 형성하는 단계; 및
    상기 커패시터 전극 물질 및 상기 리커 디바이스 물질에 걸쳐 연장되는 전도성 플레이트 물질을 형성하는 단계로서, 상기 전도성 플레이트 물질은 상기 커패시터 전극 물질 및 상기 리커 디바이스 물질과 전기적으로 커플링되고, 상기 리커 디바이스 물질은 상기 전도성 필라들을 상기 전도성 플레이트 물질에 전기적으로 커플링시키는 것인, 상기 전도성 플레이트 물질을 형성하는 단계를 포함하는, 방법.
  25. 제24항에 있어서, 상기 희생 물질은 다결정 실리콘을 포함하는 것인, 방법.
  26. 청구항 25에 있어서, 상기 절연성 격자 물질은 실리콘 질화물을 포함하는 것인, 방법.
  27. 제24항에 있어서, 상기 절연성 커패시터 물질은 강유전 절연성 물질인 것인, 방법.
  28. 제24항에 있어서, 상기 리커 디바이스 물질은 Ti, Ni 및 Nb 중 하나 이상을, Ge, Si, O, N 및 C 중 하나 이상과 조합하여 포함하는 것인, 방법.
  29. 제24항에 있어서, 상기 리커 디바이스 물질은 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하며, 여기서 상기한 화학식들은 특정 화학량들이 아니라 주요 구성 성분들을 나타내는 것인, 방법.
  30. 제24항에 있어서, 상기 리커 디바이스 물질은 타이타늄, 산소 및 질소를 포함하는 것인, 방법.
  31. 제24항에 있어서, 상기 전도성 필라들의 상면들을 리세싱하는 단계는 상기 전도성 필라들 위의 리세스들을 형성하고,
    상기 리세스들 내에 그리고 상기 절연성 격자 물질 위에 상기 리커 디바이스 물질을 형성하는 단계; 및
    상기 리커 디바이스 물질 및 상기 절연성 격자 물질에 걸쳐 연장되는 평탄화된 표면을 형성하는 평탄화 공정으로 상기 절연성 격자 물질 위로부터 상기 리커 디바이스 물질을 제거하는 단계를 포함하는 것인, 방법.
  32. 제24항에 있어서, 상기 전도성 필라들의 상면들을 리세싱하는 단계는 상기 전도성 필라들 위의 리세스들을 형성하고, 상기 리세스들 내로 그리고 상기 절연성 격자 물질의 상기 상면에 걸쳐 높낮이가 있는 토포그래피(undulating topography)가 연장되며,
    상기 리세스들을 라이닝하고 상기 절연성 격자 물질의 상기 상면을 따라 연장되도록 상기 높낮이가 있는 토포그래피를 따라 상기 리커 디바이스 물질의 전구체를 형성하는 단계;
    상기 희생 물질을 노출시키도록 상기 전도성 필라들 사이의 상기 전구체 및 상기 절연성 격자 물질의 영역들을 통해 펀칭하고, 그 다음 상기 희생 물질의 상기 제거를 수행하는 단계로서, 상기 전구체의 상기 영역들을 통해 펀칭하는 단계는 상기 전도성 필라들 위에 상기 전구체의 나머지 세그먼트들을 남기면서 상기 전구체의 일부를 제거하는 것인, 상기 영역들을 통해 펀칭하는 단계; 및
    상기 절연성 커패시터 물질로 상기 개구들의 상기 라이닝을 수행하면서 상기 전구체의 상기 나머지 세그먼트들 위에 상기 절연성 커패시터 물질을 형성하는 단계로서, 상기 전구체의 상기 나머지 세그먼트들을 산화시켜 상기 나머지 세그먼트들을 상기 리커 디바이스 물질로 변환시키는 것인, 상기 전구체의 상기 나머지 세그먼트들 위에 상기 절연성 커패시터 물질을 형성하는 단계를 포함하는 것인, 방법.
  33. 제32항에 있어서, 상기 전구체는 타이타늄 및 질소를 포함하고, 상기 리커 디바이스 물질은 타이타늄, 질소 및 산소를 포함하는 것인, 방법.
  34. 제32항에 있어서, 상기 전도성 필라들은, 단면을 따라, 쌍을 이룬 이웃 필라 구조체들 및 상기 쌍을 이룬 이웃 필라 구조체들 사이에 오는 갭들을 포함하고, 상기 전도성 필라들 사이의 상기 전구체 및 상기 절연성 격자 물질의 상기 영역들 중 일부가 상기 사이에 오는 갭들 위에 있고, 상기 전도성 필라들 사이의 상기 전구체 및 상기 절연성 격자 물질의 상기 영역들 중 일부는 상기 쌍을 이룬 이웃 필라 구조체들의 일부이며, 상기 전구체 및 상기 절연성 격자 물질의 상기 영역들을 통한 상기 펀칭은 상기 갭들 위에 있는 상기 전구체 및 상기 절연성 격자 물질의 상기 영역들을 통한 펀칭을 포함하고, 상기 쌍을 이룬 이웃 필라 구조체들의 일부인 상기 전구체 및 상기 절연성 격자 물질의 상기 영역들을 통해서는 펀칭하지 않는 것인, 방법.
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