CN1828904A - 具有双存储节点的半导体存储装置及其制备和操作方法 - Google Patents
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- CN1828904A CN1828904A CNA2006100070122A CN200610007012A CN1828904A CN 1828904 A CN1828904 A CN 1828904A CN A2006100070122 A CNA2006100070122 A CN A2006100070122A CN 200610007012 A CN200610007012 A CN 200610007012A CN 1828904 A CN1828904 A CN 1828904A
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Links
- 238000003860 storage Methods 0.000 title claims abstract description 93
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 230000009977 dual effect Effects 0.000 title abstract 2
- 238000011017 operating method Methods 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 72
- 239000011229 interlayer Substances 0.000 claims description 65
- 239000003990 capacitor Substances 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 15
- 238000002360 preparation method Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- 230000010287 polarization Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 229910002115 bismuth titanate Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
Landscapes
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了具有双存储节点结构的半导体存储装置及其制备和操作方法。该半导体存储装置包括：衬底；形成在所述衬底上的第一晶体管；连接到所述第一晶体管的源极区域的第一存储节点；连接到所述第一晶体管的漏极区域的第二存储节点；以及共同接触所述第一存储节点和第二存储节点的板线。可以每单位单元写2位数据，增加了该半导体存储装置的集成度。
Description
技术领域
本发明涉及半导体存储装置及其制备和操作，更特别地，本发明涉及具有双存储节点的半导体存储装置及其制备和操作方法。
背景技术
半导体存储装置可以划分为易失性存储装置和非易失性存储装置。易失性存储装置在未连续供电的情形下不能保持数据。一种代表性的易失性存储装置是动态随机存取存储器(DRAM)。另一方面，非易失性存储装置即使在没有电的情形也可以保持所存储的数据。闪存是非易失性存储装置的一种示例。
传统的易失性存储装置和非易失性存储装置成互补的关系。近来，对于既具有易失性存储装置又具有非易失性存储装置的优点的存储装置的吸引力正在增加。因此，引入了各种类型的存储装置。图1图示了近来引入的一种传统存储装置。这是一种铁电随机存取存储器(FRAM)，具有包括形成在位线上的铁电电容器的圆块(cob)结构。
参考图1，晶体管Tr形成至半导体衬底10。第一层间绝缘层18形成在衬底10上。第一层间绝缘层18覆盖晶体管Tr的栅极16。第一层间绝缘层18的部分被移除以形成显露晶体管Tr的源极区域12的第一接触孔20。位线22形成在第一层间绝缘层18上，填充第一接触孔20。第二层间绝缘层24形成在第一层间绝缘层18上，覆盖位线22。显露漏极区域14的第二接触孔25通过穿透第一层间绝缘层18和第二层间绝缘层24而形成，第二接触孔25用导电栓塞26填充。覆盖导电栓塞26的底电极28形成在第二层间绝缘层24上。底电极28由铅-锆酸盐-钛酸盐(PZT)层30覆盖。PZT层30由顶电极32覆盖。底电极28、PZT层30和顶电极32构成铁电电容器。覆盖该铁电电容器的第三层间绝缘层34形成在第二层间绝缘层24上。连接到顶电极32的板线36形成在第三层间绝缘层34上。
上述传统存储装置具有由一个晶体管和一个电容器构成的易失性存储装置即DRAM结构的特性，并且用铁电电容器替代其电容器，由此获得非易失性存储装置的优点。
但是，由于传统存储装置能够每个单元仅写入一位数据，所以每个单元的数据的集成尺度有限。
发明内容
本发明提供了一种具有双存储节点的半导体存储装置，其可以每单位单元写2位数据并且增加了该半导体存储装置的集成尺度。
本发明也提供了该半导体存储装置的制备方法。
本发明还提供了该半导体存储装置的操作方法。
根据本发明的一个方面，提供了一种半导体存储装置，包括：衬底；形成在所述衬底上的第一晶体管；连接到所述第一晶体管的源极区域的第一存储节点；连接到所述第一晶体管的漏极区域的第二存储节点；以及共同接触所述第一存储节点和第二存储节点的第一板线。
该半导体存储装置还可以包括：形成在所述衬底上并共享所述源极区域和所述第一存储节点的第二晶体管；和形成在所述衬底上并共享所述漏极区域和所述第二存储节点的第三晶体管。
所述第一存储节点可以接触形成在所述第二晶体管之上的第二板线，并且所述第一板线和第二板线可以电绝缘。
所述第二存储节点可以接触形成在所述第三晶体管之上的第二板线，并且所述第一板线和在所述第三晶体管上方的第二板线可以电绝缘。
所述第一存储节点和第二存储节点可以是电容器和铁电电容器之一。而且，所述第一存储节点和第二存储节点可以是相变随机存取存储器(PRAM)存储节点和电阻RAM(RRAM)存储节点之一。
选自PRAM存储节点和RRAM存储节点之一可以包括最小电阻大于当导通时所述第一晶体管的电阻的材料。
根据本发明的另一个方面，提供了一种半导体存储装置，包括：衬底，掺杂有导电杂质并且包括间隔开的多个掺杂区域；形成在所述掺杂区域之间的衬底上的栅极；一对一连接到所述掺杂区域的多个存储节点；以及板线，形成在所述存储节点之间并接触两个相邻的所述存储节点。
所述多个存储节点可以是电容器和铁电电容器之一。
所述多个存储节点可以是PRAM存储节点和RRAM存储节点之一。
选自PRAM存储节点和RRAM存储节点之一可以包括最小电阻大于当导通时所述第一晶体管的电阻的材料。
根据本发明的另一个方面，提供了一种制备半导体存储装置的方法，包括：在衬底上形成晶体管；形成覆盖所述衬底上的晶体管的第一层间绝缘层；在所述第一层间绝缘层中形成显露所述晶体管的源极区域和漏极区域的第一接触孔和第二接触孔；使用第一导电栓塞和第二导电栓塞分别填充第一接触孔和第二接触孔；以及在所述第一层间绝缘层上形成分别覆盖所述第一导电栓塞和第二导电栓塞的第一存储节点和第二存储节点。
所述第一存储节点和第二存储节点可以形成来彼此隔离，或所述第一存储节点和第二存储节点形成来使得它们的元件的部分相连接。
所述第一存储节点和第二存储节点可以是电容器和铁电电容器之一。
所述第一存储节点和第二存储节点可以是PRAM存储节点和RRAM存储节点之一。
选自PRAM存储节点和RRAM存储节点之一可以由最小电阻大于当导通时所述第一晶体管的电阻的材料制成。
根据本发明的一个实施例，当所述第一存储节点和第二存储节点是电容器时，所述第一存储节点和第二存储节点的形成可以包括：在所述第一层间绝缘层上形成覆盖所述第一导电栓塞和第二导电栓塞的第二层间绝缘层；在所述第二层间绝缘层上形成分别显露所述第一导电栓塞和第二导电栓塞的第一过孔和第二过孔；使用所述第一电容器和第二电容器的底电极填充所述第一过孔和第二过孔；去除所述第二层间绝缘层的部分使得所述底电极的部分被显露；形成覆盖所述底电极被显露的部分的介电层；以及在所述介电层上形成顶电极，使得顶电极在所述底电极上是非连续的。
根据本发明的另一个实施例，当所述第一存储节点和第二存储节点是电容器时，所述第一存储节点和第二存储节点的形成可以包括：在所述第一层间绝缘层上形成覆盖所述第一导电栓塞和第二导电栓塞的第二层间绝缘层；在所述第二层间绝缘层上形成蚀刻阻挡层；在所述蚀刻阻挡层上形成第三层间绝缘层；在所述第二层间绝缘层、蚀刻阻挡层和第三层间绝缘层上形成分别显露所述第一导电栓塞和第二导电栓塞的第一过孔和第二过孔；使用所述第一电容器和第二电容器的底电极填充所述第一过孔和第二过孔；去除所述第三层间绝缘层，由此显露所述底电极的部分；形成覆盖所述底电极被显露的部分的介电层；以及在所述介电层上形成顶电极，使得顶电极在所述底电极上是非连续的。
根据本发明的另一个实施例，所述第一存储节点和第二存储节点的形成可以包括：在所述第一层间绝缘层上形成覆盖所述第一导电栓塞和第二导电栓塞的第二层间绝缘层；在所述第二层间绝缘层上形成分别显露所述第一导电栓塞和第二导电栓塞的第一过孔和第二过孔；使用第一底电极和第二底电极填充所述第一过孔和第二过孔；在所述第二层间绝缘层上形成覆盖所述第一底电极和第二底电极的存储节点层；在所述存储节点层上形成顶电极，使得所述顶电极的一部分对应于所述第一底电极和第二底电极。
根据本发明的另一方面，提供了一种半导体存储装置的操作方法，所述半导体存储装置包括：衬底；形成在所述衬底上的第一晶体管；连接到所述第一晶体管的源极区域的第一存储节点；连接到所述第一晶体管的漏极区域的第二存储节点；以及共同接触所述第一存储节点和第二存储节点的板线，所述操作方法包括：浮置所述漏极区域同时保持所述第一晶体管截止；以及在所述第一晶体管的源极区域和所述板线之间产生第一电势差。
在产生所述第一电势差之后，该操作方法还可包括：浮置所述源极区域同时保持所述第一晶体管截止；以及在所述漏极区域和所述板线之间产生第二电势差。
可以通过向所述源极区域提供写电压并向所述板线提供约0V来产生所述第一电势差。
可以通过向所述源极区域提供约0V并向所述板线提供写电压来产生所述第一电势差。
可以通过向所述漏极区域提供写电压并向所述板线提供约0V来产生所述第二电势差。
可以通过向所述漏极区域提供约0V并向所述板线提供写电压来产生所述第二电势差。
所述第一存储节点和第二存储节点可以是电容器和铁电电容器之一。
所述第一存储节点和第二存储节点可以是PRAM存储节点和RRAM存储节点之一。
选自PRAM存储节点和RRAM存储节点之一可以包括最小电阻大于当导通时所述第一晶体管的电阻的材料。
此外，该操作方法还可以包括：共享所述源极区域和所述第一存储节点的第二晶体管；以及共享所述漏极区域和所述第二存储节点的第三晶体管。
基于本发明的示范性实施例，半导体存储装置的集成尺度可以得以增加，并且2位数据可以写入每个单位单元。
附图说明
通过参考附图详细地说明本发明的示范性实施例，本发明的上述及其它特征和优点将变得更加明显，在附图中：
图1是传统半导体存储装置的横截面视图；
图2是根据本发明实施例的具有双存储节点的半导体存储装置的横截面视图；
图3是基于图2所示的半导体存储装置的NAND存储装置的示意性横截面视图；
图4到11是图2所示的半导体存储装置的横截面视图，示出了它的制备方法；
图12到15是写入2位数据到图3中的NAND存储装置中的示例的横截面视图；
图16是根据本发明另一个实施例的具有双存储节点的半导体存储装置的横截面视图；以及
图17是根据本发明的具有双存储节点的半导体存储装置的等效电路图。
具体实施方式
将参考附图更加全面地说明根据本发明的示范性实施例的半导体存储装置及其制备和操作方法。在附图中，为了清楚起见，夸大了层和区域的厚度。
将给出根据本发明实施例的具有双存储节点的半导体存储装置(以下简称存储装置)的详细描述。
参考图2，提供具有场效应晶体管T1的衬底40例如P型衬底。场效应晶体管T1包括彼此间隔开并掺杂有导电杂质的源极区域42和漏极区域44，以及包括形成在源极区域42和漏极区域44之间的衬底40的部分上的堆叠的栅极结构46。堆叠的栅极结构46包括栅极绝缘层和栅电极。
覆盖场效应晶体管T1的层间绝缘层48形成在衬底40上。第一导电栓塞50和第二导电栓塞52穿过层间绝缘层48的部分并分别连接到源极区域42和漏极区域44。第一导电栓塞50和第二导电栓塞52可以是导电材料或掺杂有导电杂质的半导体材料。第一底电极54和第二底电极56存在于层间绝缘层48的顶上。第一底电极54和第二底电极56间隔开并通过第一导电栓塞50和第二导电栓塞52分别连接到源极区域42和漏极区域44。覆盖第一底电极54和第二底电极56的介电层58形成在层间绝缘层48上。介电层58是公共介电层。介电层58可以优选地包括PZT层或钛酸铋(BIT)层，但是也可以包括其它典型的介电材料。顶电极60形成在介电层58上。顶电极60围绕第一底电极54和第二底电极56。顶电极60在第一底电极54和第二底电极56的顶上是非连续的。即，顶电极60在第一底电极54的顶部和相邻第二底电极56的顶部之间的介电层58上是连续的，而在第一底电极54和第二底电极56的顶部之上是非连续的。
多个板线62中每个设置在顶电极60上。板线62填充第一底电极54和第二底电极56之间的空间。第一底电极54、介电层58和顶电极60构成连接到源极区域42的第一电容器C1。第二底电极56、介电层58和顶电极60构成连接到漏极区域44的第二电容器C2。
应该注意到，顶电极60的一半包括在第一电容器C1中，而另一半包括在第二电容器C2中。鉴于第一电容器C1和第二电容器C2，第一电容器C1和第二电容器C2中每个包括彼此分隔开的两个顶电极60。当电源通过板线62提供时，因为与板线62接触的顶电极60也与第一电容器C1和第二电容器C2接触，所以该电源被提供至第一电容器C1和第二电容器C2。场效应晶体管T1和它的相邻部件(图3的第二晶体管T2和第三晶体管T3)都被用于控制第一电容器C1。当场效应晶体管T1截止、第二晶体管T2导通并且第三晶体管T3截止时，数据(例如，“0”或“1”)可以被写入包括在第一电容器C1中的介电层58的第一区域A1。在图3中，当第二晶体管T2和第三晶体管T3的导通/截至状态颠倒时，数据可以被写入包括在第二电容器C2中的介电层58的第二区域A2。将更加详细地说明该操作方法。
根据本发明实施例的半导体存储装置可以被用来通过将多个晶体管串联至一条位线以实现NAND存储装置。图3图示了NAND存储装置的配置的示例。虽然该位线连接到第二晶体管T2和第三晶体管T3，但是这一连接并未在图3中图示。
分别连接到场效应晶体管T1的源极区域42和漏极区域44的第一电容器C1和第二电容器C2是能够存储数据的多种存储节点的一种示例。因此，第一电容器C1和第二电容器C2可以被替换为其它类型的存储节点。例如，第一电容器C1和第二电容器C2可以是不包括电容器的存储节点，比如电阻RAM或相变RAM(PRAM)存储节点。下文提供对这些各种类型存储节点的详细说明。
如图2所示，该半导体存储装置包括一个晶体管和分别连接到该晶体管的源极区域和漏极区域的两个存储节点。如上所述，两个存储节点可以由多种结构形成。因此，本发明的半导体存储装置能够在每个存储节点中存储一位数据，因此每个单位单元可以存储两位数据(例如，“00”、“01”、“10”或“11”)。
现在将说明如图2所示的半导体存储装置的制备方法。在不同的附图中类似的数字表示类似的元件。
参考图4，源极区域42和漏极区域44形成在掺杂的衬底40中，例如P型衬底。源极区域42与漏极区域44间隔开。堆叠的栅极结构46形成在源极区域42和漏极区域44之间的衬底40上。堆叠的栅极结构46包括依序沉积的栅极绝缘层和栅电极。源极区域42、漏极区域44和堆叠的栅极结构46构成场效应晶体管(以下简称晶体管)。覆盖晶体管的第一层间绝缘层L1形成在衬底40上然后被平面化。第一接触孔H1和第二接触孔H2形成在第一层间绝缘层L1中。第一接触孔H1和第二接触孔H2分别显露源极区域42与漏极区域44。之后，第一导电栓塞50和第二导电栓塞52分别填充第一接触孔H1和第二接触孔H2。
参考图5，第二层间绝缘层L2、蚀刻阻挡层70和第三层间绝缘层L3依序形成在第一层间绝缘层L1上。蚀刻阻挡层70在后续的湿法蚀刻工艺中保护第二层间绝缘层L2。
参考图6，显露第一导电栓塞50的第一过孔b1和显露第二导电栓塞52的第二过孔b2形成在堆叠结构S中，该堆叠结构S包括第二层间绝缘层L2、蚀刻阻挡层70和第三层间绝缘层L3。
参考图7，填充第一过孔b1和第二过孔b2的导电层53形成在堆叠结构S上。在导电层53上执行平面化工艺直到显露堆叠结构S。由于平面化工艺，如图8所示，形成了填充第一过孔b1的第一底电极54和填充第二过孔b2的第二底电极56。在如图8所示的结果中，去除在第一底电极54和第二底电极56之间的第三层间绝缘层L3，如图9所示。可以使用预定的蚀刻方法去除第三层间绝缘层L3。例如，使用对于蚀刻阻挡层70具有高蚀刻选择率的蚀刻剂的湿法蚀刻可以用来去除第三层间绝缘层L3。湿法蚀刻显露了第一底电极54和第二底电极56的侧壁。在去除第三层间绝缘层L3之后，可以去除蚀刻阻挡层70，虽然并非必须去除蚀刻阻挡层70。
参考图10，覆盖第一底电极54和第二底电极56的介电层58形成在蚀刻阻挡层70上。介电层58可以由比如氧化硅的低k材料以及比如PZT或BIT的铁电材料形成。
参考图11，顶电极60形成在介电层58之上。优选地，顶电极60形成为非完全填充第一底电极54和第二底电极56之间的空间的厚度。顶电极60在第一底电极54和第二底电极56的顶上形成为非连续的，但是在第一底电极54和第二底电极56之间是连续的。通过光刻工艺可以很容易地获得顶电极60的这种类型。基于如上所述的操作，提供了包括一个晶体管和分别与该晶体管的源极区域42和漏极区域44连接的两个电容器的存储装置。之后，多个板线62形成在顶电极60上，填充第一底电极54和第二底电极56之间的空间。虽然未示出，但是连接到源极区域42和漏极区域44的位线可以在形成板线62之前或之后形成。
现在将提供根据本发明实施例的半导体存储装置的操作方法的详细说明。特别地，使用包括电容器作为存储节点的半导体存储装置作为示例。这里所阐述的操作方法也可以用于包括不含有电容器的存储节点的存储装置。
首先，将说明写操作。在不同的附图中类似的标号指代类似的元件。
图12图示了其中数据写入到分别连接到第一晶体管T1的源极区域42和漏极区域44的第一电容器C1和第二电容器C2的例子。假设第一电容器C1和第二电容器C2是铁电电容器。
第一晶体管T1和第三晶体管T3截止，而第二晶体管T2导通。例如大约5V的用于写操作的电压提供到位线BL，例如大约0V的接地电压提供到在第一晶体管T1的第一电容器C1和第二电容器C2之间的板线62。对其它板线62a和62b未提供电压。即，其它板线62a和62b是浮置的。在第一晶体管T1的第一底电极54和顶电极60之间产生电势差。该电势差产生于介电层58的第一区域A1。因此，介电层58的第一区域A1在预定方向上被极化。当介电层58的第一区域A1如上所述被极化时，认为数据“1”被写入到第一区域A1中。
在该写操作之后，如图13所示，第一晶体管T1和第二晶体管T2截止，而第三晶体管T3导通。此时，施加至位线BL和板线62的电压保持为与上述相同。除板线62之外，其它板线62a和62b是浮置的。因此，在第一晶体管T1的第二底电极56和顶电极60之间产生电势差。该电势差产生于介电层58的第二区域A2，并因此介电层58的第二区域A2在预定方向上被极化。介电层58的第二区域A2的该极化的方向如图13所示。当介电层58的第二区域A2如上所述被极化时，认为数据“1”被写入到第二区域A2中。当介电层58的第一区域A1和第二区域A2中一个或两个具有与上述相反的极化方向时，认为数据“0”被写入到第一区域A1和/或第二区域A2中。当向位线BL提供有大约0V的电压而向板线62提供有例如大约5V的用于写操作的电压时，可以获得该结果。
图14和图15图示了将两位数据“01”写入到包括第一电容器C1、第二电容器C2和第一晶体管T1的存储装置(以下简称2位存储装置)的顺序操作。图14图示了将数据“0”写入到介电层58的第一区域A1的操作，图15图示了将数据“1”写入到介电层58的第二区域A2而数据“0”写入到第一区域A1的操作。根据上述操作方法，2位数据“10”和“00”也可以写入到2位存储装置中。
当作为2位存储装置的存储节点的第一电容器C1和第二电容器C2是PRAM的存储节点时，除了所提供的电流的幅度和方向外，写操作是相同的。
现在将对读操作进行说明。
当第一电容器C 1和第二电容器C2用作存储节点时，写入到2位存储装置的2位数据的读操作与FRAM的相同。即，将例如大约5V的用于读操作的电压提供至板线62，将大约0V提供至位线BL。此时，对应于数据“0”的极化方向(即，图14所示的介电层58的第一区域A1的极化)没有改变。然而，对应于数据“1”的极化方向(即，图13所示的介电层58的第一区域A1和第二区域A2的极化)反转。因此，在读取数据“1”之后，与读电压相反的电压被提供来将极化回复到它在读操作之前的状态。
现在将对根据本发明另一个实施例的半导体存储装置进行说明。将不再对与上述实施例的那些相同的元件进行说明。
参考图16，多个底电极80形成在层间绝缘层48上，覆盖第一导电栓塞50和第二导电栓塞52。第一绝缘层82填充底电极80之间的空间。覆盖底电极80的存储节点层84形成在第一绝缘层82上。存储节点层84可以是PRAM或RRAM的存储节点层。更具体而言，存储节点层84可以是其电阻随着电流而改变的材料或者是其电阻在它的局部区域的相改变之前和之后不同的相变材料层。存储节点层84可以优选地由最小电阻高于导通时第一晶体管T1、第二晶体管T2或第三晶体管T3的电阻的材料形成。例如，该材料的最小电阻可以是第一晶体管T1、第二晶体管T2或第三晶体管T3的电阻的大约100倍。由于存储节点层84的特性与表面积无关，所以增加表面积不是必须的，不像对于电容器那样。因此，具有平坦结构或略微弯曲的三维结构的存储节点层84就足够了。
多个顶电极86形成在存储节点层84上。此时，每个顶电极86对应于或共享两个底电极80。即，顶电极86和底电极80是交错的，从而每个顶电极86的一条边与一个底电极80重叠，而每个顶电极86的另一条边与下一个底电极80重叠。从底电极80的角度来看，一个底电极80对应于或共享两个顶电极86。
覆盖顶电极86的第二绝缘层88形成在存储节点层84上。显露顶电极86的多个过孔90形成在第二绝缘层88中。多条板线92、94和96形成在第二绝缘层88上，填充过孔90。板线92、94和96垂直于位线BL并平行于字线(未示出)。
在如图16所示的存储装置的情形中，读操作可以根据存储节点层84的材料如PRAM或RRAM的读操作那样进行。
图17示出了具体实现的半导体存储装置的等效电路图的示意图。参考标号B1到B4和P1到P4分别代表位线和板线。参考标号102表示存储节点。虽然为了方便起见将存储节点表述为电容器，但是存储节点也可以是其电阻随着电流而改变的材料或者是其电阻在它的局部区域的相改变之前和之后不同的相变材料层，如图16所述。图17的虚线圈100表示形成晶体管的区域。为了简便，未给晶体管赋予参考标号。
当图17的存储节点102是图16所示的存储节点层84时，那么被选择的存储节点102的最小电阻(以下简称节点电阻)优选地高于当导通时在晶体管区域100的对应晶体管的电阻，以最小化在读操作期间来自其它存储节点的干扰几率。例如，节点电阻可以是晶体管电阻的大约100倍。
根据本发明实施例，存储装置包括一个晶体管和两个存储节点。两个存储节点之一连接到晶体管的源极区域，而另一个存储节点则连接到晶体管的漏极区域。共享源极区域的两个相邻晶体管共享连接到该源极区域的存储节点。共享漏极区域的两个相邻晶体管共享连接到该漏极区域的存储节点。该配置等同于包括铁电电容器的半导体存储装置的配置，其中该铁电电容器分离为两部分，然后它们分别连接到源极区域和漏极区域。而且，该半导体存储装置可以具有与NAND存储装置相类似的结构，其中多个晶体管连接到一条位线。
因此，与包括一个晶体管和一个存储节点的传统半导体存储装置相比，所实现的半导体存储装置的集成尺度可得到提高，并且多位可以写入在每个单位单元中。
尽管参考本发明的示范性实施例具体示出和说明了本发明，但是本领域的普通技术人员应该理解，可以进行各种形式和细节上的修改而不脱离权利要求所界定的精神和范围。例如，本领域的普通技术人员能够以多种方式形成非连续、在板线下面的介电层和第一电容器及第二电容器，或者形成在板线上的位线。因此，本发明的范围不应由示范性实施例所限定而是应该由权利要求限定。
Claims (29)
1、一种半导体存储装置，包括：
衬底；
形成在所述衬底上的第一晶体管；
连接到所述第一晶体管的源极区域的第一存储节点；
连接到所述第一晶体管的漏极区域的第二存储节点；以及
共同连接到所述第一存储节点和所述第二存储节点的第一板线。
2、根据权利要求1的半导体存储装置，还包括：
形成在所述衬底上并共享所述源极区域和所述第一存储节点的第二晶体管；以及
形成在所述衬底上并共享所述漏极区域和所述第二存储节点的第三晶体管。
3、根据权利要求2的半导体存储装置，其中所述第一存储节点接触形成在所述第二晶体管之上的第二板线，并且所述第一板线和所述第二板线电绝缘。
4、根据权利要求2的半导体存储装置，其中所述第二存储节点接触形成在所述第三晶体管之上的第二板线，并且所述第一板线和在所述第三晶体管上方的所述第二板线电绝缘。
5、根据权利要求1的半导体存储装置，其中所述第一存储节点和所述第二存储节点是电容器和铁电电容器之一。
6、根据权利要求1的半导体存储装置，其中所述第一存储节点和所述第二存储节点是PRAM存储节点和RRAM存储节点之一。
7、根据权利要求6的半导体存储装置，其中选自PRAM存储节点和RRAM存储节点之一包括最小电阻大于所述第一晶体管导通时的电阻的材料。
8、一种半导体存储装置，包括：
衬底，掺杂有导电杂质并且包括间隔开的多个掺杂区域；
形成在所述掺杂区域之间的衬底上的栅极；
一对一连接到所述掺杂区域的多个存储节点；以及
板线，形成在所述存储节点之间并接触两个相邻的所述存储节点。
9、根据权利要求8的半导体存储装置，其中所述多个存储节点是电容器和铁电电容器之一。
10、根据权利要求8的半导体存储装置，其中所述多个存储节点是PRAM存储节点和RRAM存储节点之一。
11、根据权利要求10的半导体存储装置，其中选自PRAM存储节点和RRAM存储节点之一包括最小电阻大于当导通时所述第一晶体管的电阻的材料。
12、一种制备半导体存储装置的方法，包括：
在衬底上形成晶体管；
形成覆盖所述衬底上的晶体管的第一层间绝缘层；
在所述第一层间绝缘层中形成显露所述晶体管的源极区域和漏极区域的第一接触孔和第二接触孔；
使用第一导电栓塞和第二导电栓塞分别填充所述第一接触孔和所述第二接触孔；以及
在所述第一层间绝缘层上形成分别覆盖所述第一导电栓塞和所述第二导电栓塞的第一存储节点和第二存储节点。
13、根据权利要求12的制备方法，其中所述第一存储节点和第二存储节点形成来彼此隔离，或所述第一存储节点和第二存储节点形成来使得它们的元件的部分相连接。
14、根据权利要求12的制备方法，其中所述第一存储节点和第二存储节点是电容器和铁电电容器之一。
15、根据权利要求12的制备方法，其中所述第一存储节点和第二存储节点是PRAM存储节点和RRAM存储节点之一。
16、根据权利要求15的制备方法，其中选自PRAM存储节点和RRAM存储节点之一由最小电阻大于当导通时所述第一晶体管的电阻的材料制成。
17、根据权利要求14的制备方法，形成所述第一存储节点和第二存储节点包括：
在所述第一层间绝缘层上形成覆盖所述第一导电栓塞和所述第二导电栓塞的第二层间绝缘层；
在所述第二层间绝缘层上形成分别显露所述第一导电栓塞和所述第二导电栓塞的第一过孔和第二过孔；
使用所述第一电容器和第二电容器的底电极填充所述第一过孔和第二过孔；
去除所述第二层间绝缘层的部分使得所述底电极的部分被显露；
形成覆盖所述底电极被显露的部分的介电层；以及
在所述介电层上形成顶电极，使得顶电极在所述底电极上方不连续。
18、根据权利要求14的制备方法，形成所述第一存储节点和第二存储节点包括：
在所述第一层间绝缘层上形成覆盖所述第一导电栓塞和第二导电栓塞的第二层间绝缘层；
在所述第二层间绝缘层上形成蚀刻阻挡层；
在所述蚀刻阻挡层上形成第三层间绝缘层；
在所述第二层间绝缘层、蚀刻阻挡层和第三层间绝缘层上形成分别显露所述第一导电栓塞和第二导电栓塞的第一过孔和第二过孔；
使用所述第一电容器和第二电容器的底电极填充所述第一过孔和第二过孔；
去除所述第三层间绝缘层，由此显露所述底电极的部分；
形成覆盖所述底电极被显露的部分的介电层；以及
在所述介电层上形成顶电极，使得顶电极在所述底电极上方不连续。
19、根据权利要求14的制备方法，形成所述第一存储节点和第二存储节点包括：
在所述第一层间绝缘层上形成覆盖所述第一导电栓塞和第二导电栓塞的第二层间绝缘层；
在所述第二层间绝缘层上形成分别显露所述第一导电栓塞和第二导电栓塞的第一过孔和第二过孔；
使用第一底电极和第二底电极填充所述第一过孔和第二过孔；
在所述第二层间绝缘层上形成覆盖所述第一底电极和第二底电极的存储节点层；
在所述存储节点层上形成顶电极，使得所述顶电极的一部分对应于所述第一底电极和第二底电极。
20、一种半导体存储装置的操作方法，所述半导体存储装置包括：衬底；形成在所述衬底上的第一晶体管；连接到所述第一晶体管的源极区域的第一存储节点；连接到所述第一晶体管的漏极区域的第二存储节点；以及共同接触所述第一存储节点和第二存储节点的板线，所述操作方法包括：
浮置所述漏极区域同时保持所述第一晶体管截止；以及
在所述第一晶体管的源极区域和所述板线之间产生第一电势差。
21、根据权利要求20的操作方法，还包括，在产生所述第一电势差之后：
浮置所述源极区域同时保持所述第一晶体管截止；以及
在所述漏极区域和所述板线之间产生第二电势差。
22、根据权利要求20的操作方法，其中通过向所述源极区域提供写电压并向所述板线提供约0V来产生所述第一电势差。
23、根据权利要求20的操作方法，其中通过向所述源极区域提供约0V并向所述板线提供写电压来产生所述第一电势差。
24、根据权利要求21的操作方法，其中通过向所述漏极区域提供写电压并向所述板线提供约0V来产生所述第二电势差。
25、根据权利要求21的操作方法，其中通过向所述漏极区域提供约0V并向所述板线提供写电压来产生所述第二电势差。
26、根据权利要求20的操作方法，其中所述第一存储节点和第二存储节点是电容器和铁电电容器之一。
27、根据权利要求20的操作方法，其中所述第一存储节点和第二存储节点是PRAM存储节点和RRAM存储节点之一。
28、根据权利要求27的操作方法，其中选自PRAM存储节点和RRAM存储节点之一包括最小电阻大于当导通时所述第一晶体管的电阻的材料。
29、根据权利要求20的操作方法，还包括：
共享所述源极区域和所述第一存储节点的第二晶体管；以及
共享所述漏极区域和所述第二存储节点的第三晶体管。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050012039A KR100707181B1 (ko) | 2005-02-14 | 2005-02-14 | 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 |
| KR12039/05 | 2005-02-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1828904A true CN1828904A (zh) | 2006-09-06 |
Family
ID=36815426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100070122A Pending CN1828904A (zh) | 2005-02-14 | 2006-02-14 | 具有双存储节点的半导体存储装置及其制备和操作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7297997B2 (zh) |
| JP (1) | JP2006228413A (zh) |
| KR (1) | KR100707181B1 (zh) |
| CN (1) | CN1828904A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102956463A (zh) * | 2011-08-12 | 2013-03-06 | 瑞创国际公司 | 用来制造镶嵌式自对准铁电随机存取存储器（f-ram）的方法 |
| CN109273444A (zh) * | 2013-08-12 | 2019-01-25 | 美光科技公司 | 存储器单元阵列 |
| US10347829B1 (en) | 2011-08-12 | 2019-07-09 | Cypress Semiconductor Corporation | Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) device structure employing reduced processing steps |
| US11935574B2 (en) | 2019-07-10 | 2024-03-19 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707181B1 (ko) * | 2005-02-14 | 2007-04-13 | 삼성전자주식회사 | 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 |
| KR100669558B1 (ko) * | 2005-10-13 | 2007-01-16 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| US7745231B2 (en) * | 2007-04-17 | 2010-06-29 | Micron Technology, Inc. | Resistive memory cell fabrication methods and devices |
| CN102203867B (zh) | 2008-10-01 | 2014-02-26 | 阿尔特拉公司 | 具有软错误翻转抗扰性的易失性存储器元件 |
| US8289755B1 (en) | 2008-10-01 | 2012-10-16 | Altera Corporation | Volatile memory elements with soft error upset immunity |
| US7920410B1 (en) | 2009-02-23 | 2011-04-05 | Altera Corporation | Memory elements with increased write margin and soft error upset immunity |
| US7872903B2 (en) | 2009-03-19 | 2011-01-18 | Altera Corporation | Volatile memory elements with soft error upset immunity |
| US8432724B2 (en) | 2010-04-02 | 2013-04-30 | Altera Corporation | Memory elements with soft error upset immunity |
| US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
| US9768181B2 (en) | 2014-04-28 | 2017-09-19 | Micron Technology, Inc. | Ferroelectric memory and methods of forming the same |
| US9472560B2 (en) | 2014-06-16 | 2016-10-18 | Micron Technology, Inc. | Memory cell and an array of memory cells |
| US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
| US9305929B1 (en) | 2015-02-17 | 2016-04-05 | Micron Technology, Inc. | Memory cells |
| US10134982B2 (en) * | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
| US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
| US9916889B1 (en) | 2016-12-01 | 2018-03-13 | Intel Corporation | Memory circuitry with row-wise gating capabilities |
| US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
| US10242732B2 (en) | 2017-05-15 | 2019-03-26 | Intel Corporation | Memory elements with soft-error-upset (SEU) immunity using parasitic components |
| US10559625B1 (en) * | 2018-08-08 | 2020-02-11 | International Business Machines Corporation | RRAM cells in crossbar array architecture |
| US11411011B2 (en) * | 2020-06-18 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having memory device and method of forming the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3513365A (en) * | 1968-06-24 | 1970-05-19 | Mark W Levi | Field-effect integrated circuit and method of fabrication |
| US6198652B1 (en) * | 1998-04-13 | 2001-03-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor integrated memory device |
| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| JP2001044281A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 多層配線構造の半導体装置 |
| US6200898B1 (en) * | 1999-10-25 | 2001-03-13 | Vanguard International Semiconductor Corporation | Global planarization process for high step DRAM devices via use of HF vapor etching |
| JP2002094027A (ja) * | 2000-09-11 | 2002-03-29 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| KR100389032B1 (ko) * | 2000-11-21 | 2003-06-25 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그의 제조 방법 |
| US7153753B2 (en) * | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
| KR100707181B1 (ko) * | 2005-02-14 | 2007-04-13 | 삼성전자주식회사 | 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 |
-
2005
- 2005-02-14 KR KR1020050012039A patent/KR100707181B1/ko not_active IP Right Cessation
-
2006
- 2006-02-14 CN CNA2006100070122A patent/CN1828904A/zh active Pending
- 2006-02-14 JP JP2006037167A patent/JP2006228413A/ja active Pending
- 2006-02-14 US US11/353,084 patent/US7297997B2/en active Active
-
2007
- 2007-10-10 US US11/907,183 patent/US7613027B2/en active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102956463A (zh) * | 2011-08-12 | 2013-03-06 | 瑞创国际公司 | 用来制造镶嵌式自对准铁电随机存取存储器（f-ram）的方法 |
| CN102956463B (zh) * | 2011-08-12 | 2015-11-18 | 瑞创国际公司 | 用来制造镶嵌式自对准铁电随机存取存储器（f-ram）的方法 |
| US10347829B1 (en) | 2011-08-12 | 2019-07-09 | Cypress Semiconductor Corporation | Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) device structure employing reduced processing steps |
| CN109273444A (zh) * | 2013-08-12 | 2019-01-25 | 美光科技公司 | 存储器单元阵列 |
| CN109273444B (zh) * | 2013-08-12 | 2023-06-27 | 美光科技公司 | 存储器单元阵列 |
| US11935574B2 (en) | 2019-07-10 | 2024-03-19 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060181918A1 (en) | 2006-08-17 |
| KR20060091162A (ko) | 2006-08-18 |
| JP2006228413A (ja) | 2006-08-31 |
| US7613027B2 (en) | 2009-11-03 |
| US20080087927A1 (en) | 2008-04-17 |
| KR100707181B1 (ko) | 2007-04-13 |
| US7297997B2 (en) | 2007-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20060906 |