CN102956463A

CN102956463A - 用来制造镶嵌式自对准铁电随机存取存储器（f-ram）的方法

Info

Publication number: CN102956463A
Application number: CN2012102877930A
Authority: CN
Inventors: 孙山; 托马斯·E.·达文波特; 约翰·克罗宁
Original assignee: RECHUANG INTERNAT Inc
Current assignee: RECHUANG INTERNAT Inc; Ramtron International Corp
Priority date: 2011-08-12
Filing date: 2012-08-13
Publication date: 2013-03-06
Anticipated expiration: 2032-08-13
Also published as: US20140093983A1; US20130037872A1; CN102956463B; US8518792B2; US9318693B2

Abstract

本发明涉及用来制造镶嵌式自对准铁电随机存取存储器（F-RAM）的方法。公开了一种非易失性铁电随机存取存储器（F-RAM）装置和用于制造镶嵌式自对准F-RAM的方法，该方法允许形成与预先存在的三维（3D）晶体管结构对准的具有分开PZT层的铁电电容器。

Description

用来制造镶嵌式自对准铁电随机存取存储器(F-RAM)的方法

相关申请的交叉引用

本申请要求于2011年8月12日提交的美国临时专利申请序列号61/522,979的优先权，通过该引用将该美国临时专利申请的公开内容全部明确地结合于此。本发明还涉及公开于“采用减少处理步骤的用于制造镶嵌式自对准铁电随机存取存储器（F-RAM）装置结构的方法”的美国专利申请序列号[RAM 626]以及“用于制造镶嵌式自对准铁电随机存取存储器（F－RAM）同时形成侧壁铁电电容器的方法”的美国专利申请序列号[RAM 627]中的主题内容，这两个申请因此在同一日提交并且转让给瑞创国际公司（Ramtron International Corporation），其公开内容这里也通过引用明确地全部结合于本文中。

技术领域

本发明总体上涉及集成电路（IC）存储设备领域。更具体地说，本发明涉及非易失性铁电随机存取存储器（F－RAM）装置以及用于制造镶嵌式自对准F－RAM的方法的领域，该方法允许形成与预先存在的三维（3D）晶体管结构对准的、具有分开的PZT层的铁电电容器。

背景技术

根据世界半导体贸易统计协会（WSTS），半导体市场在2010年到达了一个重要的里程碑，在行业历史上第一次公布了全球超过$3000亿（以美国美元计）的收益。特别地，存储器芯片部分在2010年中显示了最高的增长率，从2009年的$450亿增加到2010年的$710亿，表现出57%的年增长率。嵌入式存储设备提供了2010年的整个半导体市场的23%以上。

在这种背景下，对于更高处理能力的需求的增加推动了半导体行业开发具有更高运行速度的存储器装置，以便支持现代电子装置的性能。对于行业来说，特别在移动计算、智能仪表、射频识别（RFID）装置、办公设备以及需要非易失性数据存储器的其他应用的市场区域中，F-RAM的出现是一个有前景的选择。

标准动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）装置，尽管提供了相对快速的存取时间，但是被认为是易失性存储器装置，因为当电力中断时存储在这些存储器中的数据也丢失。相比之下，非易失性存储器装置是无论电力是否损耗都有保持数据功能的存储器装置。

F-RAM固有地具有非易失性，这意味着这些存储器装置能够在装置掉电时保持所存储的数据。与电可擦除可编程只读存储器（EEPROM）闪速存储器装置（这种存储器装置是目前最流行的非易失性存储器）相比，F-RAM装置具有若干优点，包括低功率需求（在读写操作期间仅需要5V的操作电压）、更高的读写速度（小于70纳秒），以及几乎不受限制的写耐力（大于10,000,000,000次写循环）。

F-RAM存储器装置可以基于使用锆钛酸铅（PZT）铁电存储电容器作为集成有寻址、选择和控制逻辑的互补金属氧化物半导体（CMOS）的存储器元件来制造。PLZT是PZT的搀杂有镧的形式，其中一些铅被替换为镧。

还已知的是PZT可以还搀杂有锶和钙以改善其铁电电介质特性。在现有技术中还已知具有锶铋钽（SBT）、钛酸锶钡（BST）和钛酸锶氧化物（STO）电介质的铁电存储电容器。

如在本申请中使用的，术语“PZT”应该还被认为包括PLZT、SBT、BST、STO和其他相当的铁电电介质材料。而且，应该注意的是，这里公开的本发明的技术可应用于包括钙钛矿和分层钙钛矿的所有公知的铁电电介质（无论掺杂的或未掺杂的），包括PZT、PLZT、BST、SBT、STO等等，同时允许可能更宽泛地选择电极材料和在完成的IC结构上使用合成气体退火处理步骤。

不管采用的铁电电介质材料，在操作时，F-RAM通过它们在一个方向或另一个方向上极化的能力来发挥功能，以便存储代表逻辑电平“1”或“0”的二进制值。由于电介质材料中的钙钛矿晶体的内部偶极子对准，铁电效应允许在没有施加电场的情况下保持稳定极化状态。该对准可以通过施加超过材料的矫顽磁场的电场而选择性地实现。相反，施加电场的反向使得内部偶极子反向。

可以绘制磁滞曲线来表示铁电电容器的极化对所施加的电压的响应，其中横坐标和纵坐标分别表示所施加的电压（“V”）和所得到的极化（“Q”）状态。例如，在转让给本发明的受让人Ramtron International Corporation的美国专利No.4,914,627和No.4,888,733中更完全地描述了该特征性磁滞曲线，通过引用将这两个专利的公开内容明确地结合在本文中。

F-RAM装置制造的当前现有技术的代表在如下美国专利No.6,150,184中公开：制造铁电电容器的部分或完全封装的顶部电极的方法，该专利也被转让给Ramtron International Corporation。其中描述了铁电电容器的结构，该铁电电容器包括：底部电极、顶部电极以及位于顶部电极和底部电极之间的铁电层，除了用于允许对顶部电极进行金属化的接头孔之外，该铁电层延伸成将顶部电极完全封装。顶部电极的完全封装降低了铁电电容器对氢的敏感性，因而改善电气开关性能。该封装技术也可以用来改善铁电集成电路及其他装置的性能。

制造F-RAM装置的现有技术的另一个代表在如下美国专利No.6,613,586中公开：与用于非易失性集成电路存储器装置的多级金属处理相结合的用于控制铁电电容器的氢致降解的氢屏障封装技术，该专利申请也转让给RamtronInternational Corporation。其中描述了一种装置结构，该装置结构通过将电容器完全封装在适当的氢屏障材料内，诸如通过化学气相沉积（“CVD”）或喷溅四氮化三硅（Si3N4），改善铁电电容器的氢致降解，由此确保与工业标准处理步骤的处理兼容性。尽管用于CVD Si₃N₄的沉积处理本身含有氢，但可以将沉积时间保持较短，由此允许氮化钛（TiN）局部互连层用作“短期”氢屏障。

这里通过引用将美国专利6,150,184和6,613,586的公开内容全部明确地结合在本文中。

尽管相对于非易失性存储器装置和其他非易失性技术具有上述优点，F-RAM当前只占相对较小份额的非易失性存储器装置市场。在竞争方面，F-RAM技术的主要限制在于相比于与高制造成本相联的FLASH装置其存储密度较低。这些限制主要是由于当前F-RAM装置的普遍复杂结构造成的，这导致制造处理需要大量的处理掩模和蚀刻步骤。

这样，为了在当前存储器装置市场具备更大的竞争性并且可更广泛地应用在现代电子装置中，F-RAM装置需要更高度的集成，这意味着需要增加存储密度并降低制造成本。

因此，为了改善存储密度能力，极其希望简化F-RAM装置的结构。降低F-RAM制造过程中需要的成像材料和蚀刻步骤的数量以便降低制造成本也将是极其希望的。

发明内容

这里所公开的是一种用于形成镶嵌式自对准铁电RAM（F-RMA）装置的方法，该装置包括与预先存在的三维（3D）晶体管结构对准的具有分开的PZT层并联接至底部和顶部电极的接头柱的铁电电容器。该制造方法包括如下步骤：在预先限定的3D晶体管结构上沉积化学气相沉积（CVD）氧化物层，基于由形成的非易蚀性掩模建立的图案蚀刻所述化学气相沉积氧化物层，从而得到用于F-RAM构造的开口，之后沉积并蚀刻氮化钛铝层和铂底部电极层以形成间隔件，施加并蚀刻光致抗蚀剂材料以形成氧化物沟槽盖，之后再一次施加光致抗蚀剂材料以形成用于蚀刻所述氧化物沟槽的侧壁的图像开口，沉积并蚀刻理想地掺杂有锆钛酸铅（PZT）的铁电保形层以形成独立的或分离开的PZT间隔件，之后沉积并蚀刻铂顶部电极层（TE）以形成TE间隔件，施加光致抗蚀剂材料以形成用于蚀刻所述氧化物沟槽的侧壁的图像开口，之后形成两个CVD钨，钛/氮化钛接头柱，使铁电电容器的顶部电极与分离开的PZT接触，之后施加化学机械抛光（CMP）以将F-RAM结构的表面平坦化。所述PZT铁电层在所述氧化物沟槽的每侧上分离开，以增加存储器密度。

这里还公开了一种用于结合形成在半导体衬底的平坦表面上的3D晶体管结构形成集成电路装置的方法。该方法包括：形成置于所述平坦表面上的绝缘层和选择性地去除所述绝缘层的一部分以及所述平坦表面的位于所述一部分下面的选定区域，以在所述晶体管结构上形成开口并且向所述晶体管结构暴露出第一和第二接头。在所述开口的侧面形成通向所述第一和第二接头的导电间隔件，并且在所述开口内在所述导电间隔件的内侧形成底部电极间隔件。在所述导电电极间隔件和所述底部电极间隔件之间、在所述开口的下部中形成绝缘盖，并且在所述开口中在所述绝缘盖上所述底部电极间隔件的内侧形成铁电间隔件。在所述开口中在所述绝缘盖上所述铁电间隔件的内侧形成顶部电极间隔件并且在所述开口中在所述绝缘盖上所述顶部电极间隔件之间形成附加绝缘层。形成通向所述顶部电极间隔件中的第一顶部电极间隔件的第一接头柱和通向所述顶部电极间隔件中的第二顶部电极间隔件的第二接头柱。

这里进一步公开了一种用于结合形成在半导体衬底的平坦表面上的晶体管结构形成铁电装置的方法。该方法包括：在所述平坦表面上沉积氧化物层，并且在所述氧化物层中蚀刻通向所述晶体管结构的开口。在与所述晶体管结构接触的所述开口内、在所述氧化物层上沉积氮化钛铝层，并且在所述氮化钛铝层上沉积底部电极层。蚀刻除了邻接所述开口的侧壁的部分的所述氮化钛铝层和所述底部电极层。在所述开口的下部中在所述晶体管结构上沉积沟槽盖，并且在邻接所述开口的所述侧壁的所述底部电极层部分之间在所述沟槽盖上沉积保形铁电电介质层。选择性地蚀刻邻接与所述开口的所述侧壁邻接的所述底部电极层部分的部分之外的所述铁电电介质层，并且在所述沟槽盖上以及邻接所述开口的所述侧壁的所述铁电电介质层部分上沉积保形顶部电极层。选择性地蚀刻除了与所述铁电电介质层邻接的部分的所述顶部电极层，并且在所述沟槽盖和邻接所述开口的所述侧壁的所述氮化钛铝层、底部电极层和顶部电极层的远端部分上沉积附加氧化物层。在所述附加氧化物层中蚀刻通向邻接所述开口的所述侧壁中的第一侧壁的顶部电极层的第一接头开口，并且在所述附加氧化物层中蚀刻通向邻接所述开口的所述侧壁中的另外的第二侧壁的顶部电极层的第二接头开口。在所述第一和第二接头开口中形成电接头。

这里又公开了一种包括形成在半导体衬底中的晶体管结构的集成电路装置，该集成电路装置包括电联接至所述晶体管结构的第一和第二间隔件和分离所述第一和第二间隔件的沟槽盖。所述第一和第二底部电极分别邻接所述第一和第二间隔件的内侧形成在所述沟槽盖上。所述第一和第二电介质间隔件分别邻接所述第一和第二底部电极的内侧形成在所述沟槽盖上。所述第一和第二顶部电极分别邻接所述第一和第二电介质间隔件的内侧形成在所述沟槽盖上，且绝缘层将所述第一和所述第二顶部电极分隔开。第一接头电联接至所述第一顶部电极。与所述第一接头隔离开的第二接头电联接至所述第二顶部电极。

附图说明

通过参照如下结合附图对优选实施方式的描述，本发明的上述及其他特征和目的以及实现所述目的的方式将变得更清楚，并且本发明本身也将得到更好的理解，其中：

图1是3D晶体管结构的部分剖视图，提供了在半导体衬底中扩散掺杂剂的晶体管的描述；

图2是非易蚀性掩模结构的后续图；

图3是F-RAM开口结构的后续图；

图4是F-RAM铂结构的后续图；

图5是具有铂BE间隔件的F-RAM结构的后续图；

图6是具有氮化钛铝间隔件的F-RAM结构的后续图；

图7是光致抗蚀剂涂覆结构的后续图；

图8是蚀刻的光致抗蚀剂结构的后续图；

图9是沟槽帽结构的后续图；

图10是露出的沟槽帽结构的后续图；

图11是在形成氮化钛铝间隔件和底部电极间隔件之后的F-RAM开口结构的局部俯视平面图；

图12是蚀刻的铂BE间隔件结构的后续图；

图13是蚀刻的氮化钛铝间隔件结构的后续图；

图14是侧壁蚀刻之后的F-RAM开口结构的后续图；

图15是F-RAM PZT结构的局部剖视图；

图16是PZT间隔件结构的后续图；

图17是铂TE结构的后续图；

图18是具有铂TE间隔件的F-RAM结构的后续图；

图19是没有非易蚀性掩模的F-RAM结构的后续图；

图20是在形成PZT间隔件和顶部电极间隔件之后的F-RAM开口的局部俯视平面图；

图21是蚀刻的铂TE间隔件结构的后续图；

图22是在蚀刻TE间隔件和去除光致抗蚀剂材料之后的F-RAM结构的后续图；

图23是接头光致抗蚀剂掩模结构的局部剖视图；

图24是F-RAM接头开口结构的后续图；

图25是最终F-RAM接头柱结构的后续图；以及

图26是最终F-RAM接头柱结构的局部俯视平面图。

具体实施方式

这里公开的是一种非易失性铁电随机存取存储器（F-RAM）装置和用于制造镶嵌式自对准F-RAM的方法，该方法允许形成与预先存在的三维（3D）晶体管结构对准的、具有分开的PZT层的铁电电容器。

根据本发明的代表性装置和方法包括在图1至图26（包括图26）中描述的步骤。

现在参照图1，示出了3D晶体管结构100，该晶体管结构100提供了在半导体衬底中扩散掺杂剂的晶体管的描述。在图1中，之前定义的3D晶体管结构100示出了位于半导体衬底（未在图1中示出）中的氧化物填充沟槽102，该氧化物填充沟槽102容纳多晶硅栅104结构，多晶硅栅104具有位于氧化物填充沟槽102的每侧的薄氧化物106衬层。在3D晶体管结构100中还有STI区域108（即填充有氧化物的浅沟槽绝缘区域）和位于氧化物填充沟槽102的顶部处的顶部扩散部110。顶部扩散部110被与STI 108表面齐平的硅化钛（TiSi2）盖住。底部扩散部114包围在氧化物填充沟槽102周围。图1中没有示出的还有，3D晶体管结构100可以包括具有预先联接至接头柱（也没有在图1中示出）的多晶硅栅104结构和底部扩散部114的长沟槽。

现在另外参照图2，示出了非易蚀性掩模结构200，描绘了在3D晶体管结构100上化学气相沉积（CVD）若干微米厚的平坦化氧化物层200。氧化物层200由于其沉积在平坦化表面上而是平坦的。随后在S TI 108区域和硅化钛盖112上施加并限定由氮化硅（Si₃N₄）制成的非易蚀性掩模204。掩模这样执行，即：通过在氧化物层202上面限定掩模层，然后使用光致抗蚀剂（未在图2中示出）限定该F-RAM图像图案206。光致抗蚀剂是在暴露于光时在非易蚀性掩模204上形成如图2中所示的F-RAM图像图案206的光敏材料。当蚀刻非易蚀性掩模204并且在O₂等离子灰中去除光致抗蚀剂时，在氧化物层202上留下暴露表面。该非易蚀性掩模204可以由不同材料形成，诸如氧化铝（Al₂O₃）和诸如铝之类的其他金属。这样，该处理允许使用不同类型的非易蚀性掩模材料。

现在另外参照图3，示出了F-RAM开口结构300。在图3中，非易蚀性掩模结构200中的氧化物层202的暴露表面被向下反应离子蚀刻（RIE）到越过晶片所需的过度蚀刻的位置，由此在氧化物填充沟槽102中形成过度蚀刻区域302。在图3中的氧化物层202上进行反应离子蚀刻处理还得到F-RAM开口304。

现在另外参照图4，示出了F-RAM铂结构400。在图4中，随后通过CVD系统在F-RAM开口结构300上沉积一层大约1000埃的氮化钛铝或氮化钛铝膜，从而在非易蚀性掩模204的顶部上、F-RAM开口304的侧面和底部上以及在过度蚀刻区域302内形成保形氮化钛铝层402。可以使用四氯化钛（TiCl4）、二甲基乙基胺铝烷（DMEAA）和氨气作为用于氮化钛铝的CVD的源气体。

而且在图4中，随后在氮化钛铝层402的顶部上通过化学气相沉积沉积大约500到1000埃的铂的保形层，从而形成铂底部电极层404。该铂底部电极层404覆盖氮化钛铝保形层402的顶部。尽管在所图示的代表性实施方式中，使用铂用于底部电极（BE）层，也可以使用与铁电模兼容的其他公知材料，包括铱（Ir）和氧化铱（IrO_X）、钯（Pd）和氧化钯（PdO_X）、钌（Ru）和氧化钌（RuO_X）、铑（Rh）和氧化铑（RhOX）。

现在另外参照图5，描绘了去除F-RAM铂结构400中的铂底部电极（BE）层404的一部分，从而形成具有铂BE间隔件500的F-RAM结构。在图5中，使用反应离子蚀刻处理从氮化钛铝层402的顶部和F-RAM开口304的底部蚀刻掉铂BE层404，从而形成铂BE间隔件502。注意到，在该处理步骤中，铂BE间隔件502被蚀刻成与非易蚀性掩模204的表面水平面齐平。典型的是使用反应离子蚀刻技术蚀刻铂，不过也可以使用其他气体。也可以使用离子铣削作为替换的蚀刻技术。

现在另外参照图6，示出了去除氮化钛铝保形层的一部分，从而形成具有氮化钛铝间隔件600的F-RAM结构。在图6中，使用反应离子蚀刻技术从非易蚀性掩模204的顶部和F-RAM开口304的底部移除氮化钛铝保形层402的一部分。该蚀刻在F-RAM开口304的侧面上形成氮化钛铝间隔件602。注意，氮化钛铝间隔件602和铂BE间隔件502与非易蚀性掩模204的表面齐平。

现在另外参照图7，描绘出了在具有氮化钛铝间隔件600的F-RAM结构的顶部上施加CVD氧化物层和光致抗蚀剂材料，从而形成光致抗蚀剂施加结构700。在图7中，在具有氮化钛铝间隔件600的F-RAM结构的顶部上使用CVD处理沉积保形氧化物层702。然后将光致抗蚀剂材料704旋涂在氧化物层702的顶部，从而填充F-RAM开口304。

现在另外参照图8，示出了光致抗蚀剂施加结构700中的光致抗蚀剂材料的蚀刻，从而形成蚀刻光致抗蚀剂结构800。在图8中，使用等离子氧气（O2）等离子灰蚀刻掉光致抗蚀剂材料704的一部分，以便在氧化物层702的表面下面形成结构，从而在F-RAM开口304中留下光致抗蚀剂材料704。

现在另外参照图9，示出了移除蚀刻的光致抗蚀剂结构800中的氧化物层702的一部分，以形成沟槽盖结构900。在图9中，通过计时蚀刻将氧化物层702向下反应离子蚀刻到光致抗蚀剂材料704的基部，从而形成由剩余氧化物层702构成的沟槽盖902。

现在另外参照图10，示出了去除沟槽盖结构900中的光致抗蚀剂材料的剩余部分，从而形成暴露沟槽盖结构1000。在图10中，通过与图8中描述相同的O₂等离子灰处理将光致抗蚀剂材料704完全去除，从而暴露出沟槽盖表面902。注意，（由氧化物构成的）的沟槽盖902完全填充过度蚀刻区域302。

现在另外参见图11，示出了F-RAM开口结构1100的俯视平面图。从俯视图角度，图11示出了位于F-RAM开口304的每侧的顶部扩散部110。图11还描绘出了围绕F-RAM开口304的侧壁的氮化钛铝间隔件602和铂BE间隔件502。在F-RAM开口结构304的顶部上，施加光致抗蚀剂材料1102，该光致抗蚀剂材料1102然后被成像并光电显影而横跨F-RAM开口304形成图像开口1104（虚线矩形）。抗蚀剂1110留在图像开口1104外面的表面上。

现在另外参照图12，描绘了在F-RAM开口结构1100上蚀刻侧壁周围的铂，以形成蚀刻的铂BE间隔件结构1200。在图12中，使用由图像开口1104限定的图案，将围绕F-RAM开口304的侧壁的铂BE间隔件502的暴露表面湿蚀刻掉，以在光致抗蚀剂材料1102下面产生底切区域1202。

现在另外参照图13，示出了在蚀刻的铂BE间隔件结构1200中的氮化钛铝的蚀刻，从而形成蚀刻的氮化钛铝间隔件结构1300。在图13中，采用由与图像开口1104限定图案相同的图案，将围绕F-RAM开口304的侧壁的氮化钛铝间隔件602的一部分等方向地湿蚀刻掉，从而在光致抗蚀剂1102下面形成过度蚀刻区域1302。注意，氮化钛铝间隔件602被蚀刻回到与铂BE间隔件502相同的水平面。

现在另外参照图14，描绘了从蚀刻的氮化钛铝间隔件结构1300去除光致抗蚀剂材料，从而形成F-RAM开口结构1400。在图14中，使用O₂等离子蚀刻技术将剩余光致抗蚀剂1102材料蚀刻掉，并且通过真空泵去除。

现在另外参照图15，示出了根据本发明的装置的剖视图，并且示出了将铁电材料层添加至F-RAM结构1400，从而形成F-RAM PZT结构1500。在图15中，在沟槽盖902的顶部、非易蚀性掩模层204的顶部上以及在F-RAM开口304内CVD沉积并平坦化厚度为大约2000至3000埃的PZT的保形铁电层1502（理想地掺杂有PZT(锆钛酸铅)）。PZT材料1502可以由铅（Pb）、锆（Zr）和钛（Ti）原子形成，其中Zr原子与Ti原子的原子比（Zr：Ti）小于2:3。尽管使用PZT 1502用作铁电层，也可以采用其他已知的铁电化合物，诸如锶铋钽（SBT）等等。

现在另外参照图16，示出了在F-RAM PZT结构1500中蚀刻铁电层，从而形成PZT间隔件结构1600。在图16中，例如使用反应离子蚀刻处理将PZT层1502从非易蚀性掩模204的顶部和F-RAM开口304的底部蚀刻掉，从而在F-RAM开口304的每侧形成PZT间隔件1602。PZT间隔件可以具有大约400到2000埃的厚度。

现在另外参照图17，描绘了在PZT间隔件结构1600上保形沉积顶部电极（TE）层，从而形成铂TE结构1700。在图17中，随后在PZT间隔件结构1600的顶部上使用CVD沉积厚度大约为500至1000埃的铂顶部电极（TE）保形层1702。用于顶部电极（TE）层的其他合适材料可以包括铱（Ir）和氧化铱（IrO_X）、钯（Pd）和氧化钯（PdO_X）、钌（Ru）和氧化钌（RuOx）、铑（Rh）和氧化铑（RhO_X）、以及其他兼容的贵金属。

现在另外参照图18，示出了从铂TE结构1700去除CVD铂TE层的一部分，从而形成具有铂TE间隔件的F-RAM结构1800。在图18中，利用定向反应离子蚀刻将铂TE保形层1702从非易蚀性掩模204的顶部、PZT间隔件1602的顶部和F-RAM开口304的底部蚀刻掉，从而形成一组铂TE间隔件1802。

现在另外参照图19，示出了从具有铂TE间隔件的F-RAM结构1800去除非易蚀性掩模，从而形成没有非易蚀性掩模的F-RAM结构1900。在图19中，采用针对非易蚀性掩模本身使用的材料类型的化学离子蚀刻去除非易蚀性掩模204。例如，由于该具体的非易蚀性掩模由Si₃N₄制成，其可以利用不会影响氧化物层202或氮化钛铝间隔件602、铂BE间隔件502或铂TE间隔件1802的Si₃N₄的化学性质来蚀刻。

现在另外参照图20，示出了俯视图，该图描述出了F-RAM开口结构2000。从俯视图角度，图20示出了围绕F-RAM开口304添加铂TE间隔件1802和PZT间隔件1602。图20还示出了在F-RAM开口结构304上沉积光致抗蚀剂材料2002，该光致抗蚀剂材料2002被旋涂然后成像并光电显影，以形成横跨F-RAM开口304的图像开口2004。抗蚀剂2002留在离开开口2004的表面上。

现在另外参照图21，描绘了围绕F-RAM开口结构2000上的侧壁蚀刻铂TE间隔件，以形成蚀刻的铂TE间隔件结构2100。在图21中，采用由图像开口2004限定的图案，将围绕F-RAM开口304的侧壁的铂TE间隔件1802的一部分等方向地向回湿蚀刻，从而形成底切区域2102。

现在另外参见图22，描绘了从蚀刻的铂TE间隔件结构2100去除光致抗蚀剂材料，从而形成F-RAM结构2200。在图22中，仅剩余的光致抗蚀剂材料2002利用O₂等离子蚀刻技术蚀刻掉并利用真空泵去除。

现在另外参照图23，描绘了在F-RAM结构2000上施加光致抗蚀剂掩模，从而形成接头光致抗蚀剂掩模结构2300。在图23中，氧化物层2303使用化学机械抛光（CMP）保形地沉积在氧化物层202的顶部、铂BE间隔件502、铂TE间隔件1802上以及F-RAM开口304（未示出）内，氧化物层2302被平坦化。随后限定光致抗蚀剂掩模2304并使其成像显影而形成接头开口A2306和接头开口B2308，从而在氧化物层2302上形成暴露区域。

现在另外参照图24，示出了在接头光致抗蚀剂掩模结构2300中蚀刻暴露的氧化物，从而形成F-RAM接头开口结构2400。根据光致抗蚀剂掩模图案2304，将接头开口A2306和接头开口B2308中的氧化物层2302的暴露区域蚀刻掉。该蚀刻处理在氧气中使用CF4向下持续至PZT间隔件1602和氧化物层2302的一部分，从而形成TE接头区域A2402（顶部电极）和TE接头区域B2404（顶部电极）。

现在另外参照图25，示出了去除光致抗蚀剂掩模和在F-RAM接头开口结构2400中形成接头柱，从而形成最终F-RAM接头柱结构2500。使用与之前使用的蚀刻技术相同的O₂等离子灰蚀刻技术从F-RAM接头柱结构2500去除光致抗蚀剂掩模2304。随后，将Ti/TiN2502（钛/氮化钛）衬层沉积在接头开口A2306和接头开口B2308内（图23），之后在F-RAM接头柱结构2500的整个表面上施加CVD钨（W）2504层，之后通过CMP处理将CVD钨2504抛光并且平坦化到氧化物层2302的水平面。

结果，两个新的接头柱（接头柱A2506和接头柱B 2508）由Ti/TiN和CVD钨形成。注意在图25中，铁电电容器的顶部电极通过TE接头区域B2404与接头柱B2508联接，而铁电电容器的顶部电极通过TE接头区域A2402与接头柱A2506联接。还注意，该铁电电容器具有独立的或单独的PZT间隔件1602，一个间隔件用于底部电极，另一个用于顶部电极，就结构来说，PZT间隔件1602彼此隔离开。

现在另外参照图26，示出了最终的F-RAM接头柱结构2600的俯视平面图。从俯视图角度，图26示出了（如圆圈所示的）由Ti/TiN2502衬层形成并且在F-RAM开口304的两侧填充有CVD钨2504的两个接头柱A2506和接头柱B2508。TE接头区域A2402（顶部电极）与接头柱A2506联接，而TE接头区域B2404（顶部电极）与接头柱B2508联接。

尽管以上结合具体处理步骤和装置结构描述了本发明的原理，应清楚地理解上述描述仅仅是以举例方式描述的，并不是用来限制本发明的范围。具体地，应该认识到，上述公开内容的教导对相关领域技术人员来说将暗示其他变型。这些变型可能涉及本身已经公知并且可能替换或附加于这里已经描述的特征来使用的其他特征。尽管在该申请中针对特征的具体组合明确地表达了权利要求，应理解的是，这里的公开内容的范围也包括任何新颖特征或明确或暗含地公开的特征的任何新颖组合，或者相关领域技术人员来说显而易见的任何概括或修改，而不管它们是否涉及与当前在任何权利要求中所要求保护的发明相同的发明并且不管其是否减轻了本发明所面临的相同技术问题中的任一个或所有技术问题。本申请人由此保留在本申请或源自本申请的任何其他申请的审查过程中针对这些特征和/或这些特征的组合明确表达新权利要求的权利。

如这里所使用的，术语“包括”或其任何变型用来涵盖非排他性包含，从而包括某些元件的阐述的处理、方法、物品或设备并不是一定仅仅包含那些元件，而是可以包括没有明确地阐述或对这些处理、方法、物品或设备来说固有的其他元件。本申请中没有任何一处描述应该理解为暗示任何具体元件、步骤或功能都是必须包含在权利要求范围内的基本元件，专利主题内容的范围仅仅由所附的权利要求来限定。而且，所附权利要求没有一个旨在援引35U.S.C.112节的第六条，除非采用了明确的短语“用于（动作分词）…装置”。

Claims

1.一种结合形成在半导体衬底的平坦表面上的3D晶体管结构形成集成电路装置的方法，该方法包括：

形成置于所述平坦表面上的绝缘层；

选择性地去除所述绝缘层的一部分以及所述平坦表面的位于所述一部分下面的选定区域，以在所述晶体管结构上形成开口并且向所述晶体管结构暴露出第一接头和第二接头；

在所述开口的侧面形成通向所述第一接头和所述第二接头的导电间隔件；

在所述开口内在所述导电间隔件的内侧形成底部电极间隔件；

在所述导电电极间隔件和所述底部电极间隔件之间、在所述开口的下部中形成绝缘盖；

在所述开口中在所述绝缘盖上所述底部电极间隔件的内侧形成铁电间隔件；

在所述开口中在所述绝缘盖上所述铁电间隔件的内侧形成顶部电极间隔件；

在所述开口中所述绝缘盖上所述顶部电极间隔件之间形成附加绝缘层；以及

形成通向所述顶部电极间隔件中的第一顶部电极间隔件的第一接头柱和通向所述顶部电极间隔件中的第二顶部电极间隔件的第二接头柱。

2.根据权利要求1所述的方法，其中所述形成绝缘层的步骤包括：

在所述平坦表面上沉积氧化物。

3.根据权利要求1所述的方法，其中所述选择性去除的步骤包括：

在所述绝缘层上对掩模图案化；以及

在由所述掩模限定的区域内蚀刻所述绝缘层和所述平坦表面的所述选定区域。

4.根据权利要求3所述的方法，其中所述掩模包括Si₃N₄。

5.根据权利要求3所述的方法，其中所述蚀刻所述绝缘层的步骤包括反应离子蚀刻。

6.根据权利要求1所述的方法，其中所述形成导电间隔件的步骤包括：

在所述开口中沉积一层氮化钛铝；以及

去除除了在所述开口的侧面的氮化钛铝。

7.根据权利要求1所述的方法，其中所述形成底部电极间隔件的步骤包括：

在所述开口中的所述氮化钛铝上沉积包括Pt、Ir、IrOx、Pd、PdOx、Ru、RuOx、Rh、RhOx或其他贵金属中的至少一种的底部电极层；以及

去除除了邻接所述导电间隔件的部分外的所述底部电极层。

8.根据权利要求1所述的方法，其中所述形成绝缘盖的步骤包括：

在所述导电电极间隔件和所述底部电极间隔件之间在所述开口中沉积氧化物层；以及

去除除了在所述开口的所述下部的所述氧化物层。

9.根据权利要求1所述的方法，其中所述形成铁电间隔件的步骤包括：

在所述开口内沉积包括PZT、PLZT、BST、SBT或STO中至少一种的铁电层；以及

去除除了与所述底部电极间隔件邻接的部分的所述铁电层。

10.根据权利要求1所述的方法，其中所述形成顶部电极间隔件的步骤包括：

在所述开口中沉积包括Pt、Ir、IrOx、Pd、PdOx、Ru、RuOx、Rh、RhOx或其他贵金属中的至少一种的底部电极层；以及

去除除了与所述铁电间隔件邻接的部分的所述底部电极层。

11.根据权利要求1所述的方法，其中所述形成附加绝缘层的步骤包括：

在所述开口中在所述绝缘盖、所述绝缘层和所述导电间隔件、底部电极间隔件、铁电间隔件和顶部电极间隔件的远端部分上沉积氧化物；以及

将所述氧化物平坦化。

12.根据权利要求11所述的方法，其中所述平坦化的步骤通过化学机械抛光执行。

13.根据权利要求1所述的方法，其中所述形成第一接头柱和第二接头柱的步骤包括：

以光致抗蚀剂掩模限定的图案选择性地蚀刻所述附加绝缘层，以形成第一接头开口和第二接头开口；以及

分别在所述第一接头开口和所述第二接头开口中形成所述第一接头柱和所述第二接头柱。

14.根据权利要求13所述的方法，其中所述形成所述第一接头柱和所述第二接头柱的步骤包括：

在所述第一接头开口和所述第二接头开口中沉积Ti/TiN衬层；以及

在所述Ti/Tin衬层中沉积W。

15.根据权利要求1所述的方法，还包括：

将所述第一接头柱和所述第二接头柱平坦化至所述附加绝缘层的水平面。

16.根据权利请求15所述的方法，其中所述平坦化的步骤通过化学机械抛光执行。

17.一种用于结合形成在半导体衬底的平坦表面上的晶体管结构形成铁电装置的方法，该方法包括：

在所述平坦表面上沉积氧化物层；

在所述氧化物层中蚀刻通向所述晶体管结构的开口;

在与所述晶体管结构接触的所述开口内、在所述氧化物层上沉积氮化钛铝层；

在所述氮化钛铝层上沉积底部电极层；

蚀刻除了邻接所述开口的侧壁的部分的所述氮化钛铝层和所述底部电极层；

在所述开口的下部中在所述晶体管结构上沉积沟槽盖；

在邻接所述开口的所述侧壁的所述底部电极层部分之间在所述沟槽盖上沉积保形铁电电介质层；

选择性地蚀刻邻接与所述开口的所述侧壁邻接的所述底部电极层部分的部分之外的所述铁电电介质层；

在所述沟槽盖上以及邻接所述开口的所述侧壁的所述铁电电介质层部分上沉积保形顶部电极层；

选择性地蚀刻除了与所述铁电电介质层邻接的部分的所述顶部电极层；

在所述沟槽盖和邻接所述开口的所述侧壁的所述氮化钛铝层、底部电极层和顶部电极层的远端部分上沉积附加氧化物层；

在所述附加氧化物层中蚀刻通向邻接所述开口的所述侧壁中的第一侧壁的顶部电极层的第一接头开口，并且在所述附加氧化物层中蚀刻通向邻接所述开口的所述侧壁中的另外的第二侧壁的顶部电极层的第二接头开口；以及

在所述第一接头开口和所述第二接头开口中形成电接头；

18.根据权利要求17所述的方法，其中所述在所述氧化物层中蚀刻开口的步骤包括：

在所述氧化物层上对掩模图案化；以及

在由所述掩模限定的区域中蚀刻所述氧化物层和位于所述平面表面下面的选定区域。

19.根据权利要求18所述的方法，其中所述掩模包括Si₃N₄。

20.根据权利要求18所述的方法，其中所述蚀刻所述氧化物层的步骤包括反应离子蚀刻。

21.根据权利要求17所述的方法，其中所述沉积氮化钛铝层的步骤包括化学气相沉积操作。

22.根据权利要求17所述的方法，其中所述沉积所述底部电极层的步骤包括：

沉积Pt、Ir、IrOx、Pd、PdOx、Ru、RuOx、Rh、RhOx或其他贵金属中的至少一种。

23.根据权利要求17所述的方法，其中通过反应离子蚀刻执行所述蚀刻所述氮化钛铝层和所述底部电极层的步骤。

24.根据权利要求17所述的方法，其中所述沉积所述沟槽盖的步骤包括：

在所述开口中沉积氧化物层；以及

去除除了在所述开口的所述下部的所述氧化物层。

25.根据权利要求17所述的方法，其中所述沉积保形铁电电介质层的步骤包括：

沉积PZT,PLZT,BS T,SBT或STO中的至少一个。

26.根据权利要求17所述的方法，其中所述选择性地蚀刻铁电电介质层的步骤包括反应离子蚀刻。

27.根据权利要求17所述的方法，其中所述沉积保形顶部电极层的步骤包括：

沉积Pt、Ir、IrOx、Pd、PdOx、Ru、RuOx、Rh、RhOx或贵金属中的至少一种。

28.根据权利要求17所述的方法，其中选择性地蚀刻所述顶部电极层的步骤包括反应离子蚀刻。

29.根据权利要求17所长的方法，其中沉积附加氧化物层的步骤包括：

在所述沟槽盖、所述氧化物层和所述氮化钛铝层、底部电极层、铁电电介质层和顶部电极层的远端部分上在所述开口中沉积氧化物。

30.根据权利要求17所述的方法，其中所述在所述附加氧化物层中蚀刻第一接头开口和第二接头开口的步骤包括：

将所述附加氧化物层平坦化；

在所述平坦化的附加氧化物层上对掩模图案化；以及

在由所述掩模限定的区域中蚀刻所述附加氧化物层。

31.根据权利要求30所述的方法，其中所述掩模包括光致抗蚀剂。

32.根据权利要求17所述的方法，其中所述形成所述电接头的步骤包括：

在所述第一接头开口和所述第二接头开口中形成Ti/TiN衬层；以及

在所述Ti/TiN衬层中沉积W。

33.根据权利要求32所述的方法，其中所述在所述Ti/TiN衬层中沉积W的步骤包括化学气相沉积操作。

34.一种包括形成在半导体衬底中的晶体管结构的集成电路装置，该集成电路装置包括：

电联接至所述晶体管结构的第一间隔件和第二间隔件；

分离所述第一间隔件和所述第二间隔件的沟槽盖；

分别形成在所述沟槽盖上并且邻接所述第一间隔件和所述第二间隔件的内侧的第一底部电极和第二底部电极；

分别形成在所述沟槽盖上并且邻接所述第一底部电极和所述第二底部电极的内侧的第一电介质间隔件和所述第二电介质间隔件；

分别形成在所述沟槽盖上并且邻接所述第一电介质间隔件和所述第二电介质间隔件的内侧的第一顶部电极和第二顶部电极，以及分隔开所述第一顶部电极和所述第二顶部电极的绝缘层；

电联接至所述第一顶部电极的第一接头；以及

与所述第一接头隔离开并电联接至所述第二顶部电极的第二接头。

35.根据权利要求34所述的集成电路装置，其中所述晶体管结构包括三维晶体管结构。

36.根据权利要求35所述的集成电路装置，其中所述第一间隔件和所述第二间隔件电联接至所述三维晶体管结构的顶部扩散部。

37.根据权利要求36所述的集成电路装置，其中所述第一间隔件和所述第二间隔件通过对应的硅化钛层电联接至所述顶部扩散部。

38.根据权利要求34所述的集成电路装置，其中所述第一间隔件和所述第二间隔件包括氮化钛铝。

39.根据权利要求34所述的集成电路装置，其中所述沟槽盖包括氧化物。

40.根据权利要求34所述的集成电路装置，其中所述第一底部电极和所述第二底部电极包括Pt、Ir、IrOx、Pd、PdOx、Ru、RuOx、Rh、RhOx或其他贵金属中的至少一种。

41.根据权利要求34所述的集成电路装置，其中所述第一电介质间隔件和所述第二电介质间隔件包括铁电电介质。

42.根据权利要求41所述的集成电路装置，其中所述铁电电介质包括PZT、PLZT、BST、SBT或STO中的一种。

43.根据权利要求34所述的集成电路装置，其中所述第一顶部电极和所述第二顶部电极包括Pt、Ir、IrOx、Pd、PdOx、Ru、RuOx、Rh、RhOx或其他贵金属中的至少一种。

44.根据权利要求34所述的集成电路装置，其中所述绝缘层包括氧化物。

45.根据权利要求34所述的集成电路装置，其中所述第一接头形成在绝缘层中的第一接头开口中，所述第二接头形成在所述绝缘层中的第二接头开口中。

46.根据权利要求45所述的集成电路装置，其中所述第一接头包括围绕W芯形成在所述第一接头开口中的Ti/TiN衬层。

47.根据权利要求46所述的集成电路装置，其中所述W芯通过化学气相沉积形成在所述Ti/TiN衬层内。

48.根据权利要求45所述的集成电路装置，其中所述第一接头还电联接至所述第一间隔件。

49.根据权利要求45所述的集成电路装置，其中所述第二接头包括围绕W芯形成在所述第二接头开口中的Ti/TiN衬层。

50.根据权利要求49所述的集成电路装置，其中所述W芯通过在化学气相沉积形成在所述Ti/TiN衬层内。

51.根据权利要求34所述的集成电路装置，其中所述第二接头通过氧化物层与所述第一接头隔离开。