JP2006352176A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】電極面積が大きく取れ、容量素子の高集積化が可能な半導体装置及びその製法を提供する。
【解決手段】半導体基板(100)と、この上に形成された第１の層間絶縁膜(101)と、この層間絶縁膜中に半導体基板(100)まで到達するように形成されたプラグ(102)と、これを覆うように第１の層間絶縁膜(101)上に延在して形成された酸素バリア膜(103)と、第１の層間絶縁膜上の何れかの部分に形成された下部電極(105)と、この上に形成された強誘電体又は高誘電体を用いた容量絶縁膜(106)と、この上に形成された上部電極(107)とを含み、下部電極(105)は平面的に見てその一部のみが酸素バリア膜(103)と重なるようにずれて形成されることにより、下部電極(105)の底面が酸素バリア膜上、酸素バリア膜側面上及び第１の層間絶縁膜(101)上に沿うように延在して形成されている。
【選択図】 図１

Description

本発明は、強誘電体膜又は高誘電体を容量絶縁膜として用いた容量素子を含む半導体装置及びその製造方法に関する。

強誘電体膜又は高誘電体膜からなる容量絶縁膜を有する半導体装置は、ヒステリシス特性による残留分極や高い比誘電率を有しているため、不揮発性メモリやＤＲＡＭ(dynamic random access memory)の分野において、酸化シリコン膜又は窒化シリコン膜からなる容量絶縁膜を有する半導体装置を置き換える可能性がある。これらの半導体装置には回路構成素子の微細化が要求され、特に情報を蓄積するキャパシタの微細化が行われている。このような高集積化によるメモリセルサイズの縮小はメモリセルに蓄積できる電荷容量の低下をもたらすため、最近では占有面積が小さなメモリセルでも十分な電荷蓄積量が得られる構造が種々提案されている。

例えば、絶縁膜で形成された立方体の上面及び側面を利用した容量素子を形成し、占有面積は小さく、容量部の面積を広げた技術が提案されている（例えば、特許文献１）。さらに、そのバリエーションとして、立体構造のキャパシタの下部電極によって垂直方向の寸法を大きくすることで表面積を大きくして容量素子の蓄積電荷量を増やした技術が提案されている（例えば、特許文献２）。

以下、特許文献２に記載された、従来の強誘電体膜又は高誘電体膜からなる容量絶縁膜を有する半導体装置及びその製造方法について、図面を参照しながら説明する。なお、説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

図９（ａ）は、従来の半導体装置のセルの平面図、図９（ｂ）はその断面図である。ＭＯＳ(metal oxide semiconductor)トランジスタ等の素子を形成した半導体基板１００上に膜厚５００ｎｍのシリコン酸化膜１０１が形成されている。シリコン酸化膜１０１中には下からチタン１０ｎｍ及び窒化チタン２０ｎｍをＭＯＳトランジスタの拡散層とのバリア膜としたタングステンプラグ１０２が形成されている。タングステンプラグ１０２上には、下から窒化チタンアルミニウム５０ｎｍ、イリジウム５０ｎｍ、酸化イリジウム５０ｎｍからなる酸素バリア１０３が、タングステンプラグ１０２を覆うように形成されている。酸素バリア１０３上には、酸素バリア１０３まで到達するコンタクトホール９１０を有する膜厚５００ｎｍのシリコン酸化膜１０４が形成されている。コンタクトホール９１０内部には、膜厚５０ｎｍの白金からなる下部電極１０５が形成されている。下部電極１０５を覆うように、膜厚５０ｎｍで、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６が形成されている。強誘電体１０６表面には、膜厚５０ｎｍの白金からなる上部電極１０７が形成されている。１０８はＳＴＩによるシリコン酸化膜からなる絶縁膜、１０９ａはメモリセルトランジスタのポリシリコンからなるゲート電極、１０９ｂはゲート電極１０９ｂのサイドウォールである。

従来の半導体装置によると、下部電極１０５の主表面を半導体基板１０１に対し垂直方向にすることによるキャパシタ面積の増大の両立が可能となる。下部電極１０５の主表面はコンタクトホール９１０側壁部分に形成されているため、半導体基板１００に対して小面積でかつ大容量のキャパシタを得ることができる。

ここで、シリコン酸化膜１０１、１０４はＦＳＧ(Fluorinated Silicate Glass)膜など絶縁性を保てる膜であれば何でも良い。タングステンプラグ１０２は、多結晶シリコンなど酸化しやすい材料であれば何でも良い。酸素バリア１０３は、ここでは多層膜を用いたが、単層でも酸素バリア性を保てる材料であれば何でも良い。下部電極１０５、上部電極１０７は、高温酸素雰囲気下で導電性を保てる材料であれば何でも良い。強誘電体１０６は、強誘電性を持つ酸化物であれば何でも良い。

以下、上記の従来の半導体装置の製造方法について、図１０（ａ）〜（ｄ）を参照しながら説明する。まず、図１０（ａ）に示すように、公知の膜形成技術、平坦化技術、及びエッチング技術を用いて、ＭＯＳトランジスタ等の素子を形成した半導体基板１００上に、ＣＶＤ(chemical vapor deposition)により１０００ｎｍのシリコン酸化膜を成膜した後、ＣＭＰ(chemical-mechanical polishing)により５００ｎｍの平坦なシリコン酸化膜１０１を形成する。次に、ドライエッチングによりＭＯＳトランジスタの拡散層に到達するコンタクトホール９０１を形成した後、チタン１０ｎｍ及び窒化チタン２０ｎｍをスパッタ又はＣＶＤにより、タングステンをＣＶＤにより５００ｎｍ成膜する。次に、これらのメタル膜をＣＭＰによりコンタクトホール９０１内部にのみ残留させ、タングステンプラグ１０２を形成する。

次に、図１０（ｂ）に示すように、窒化チタンアルミニウム５０ｎｍ、イリジウム５０ｎｍ、酸化イリジウム５０ｎｍをスパッタにより積層し、ドライエッチングによりタングステンプラグ１０２を覆うように酸素バリア１０３を形成する。

次に、図１０（ｃ）に示すように、酸素バリア１０３上を含む半導体基板１００上に、膜厚１０００ｎｍのシリコン酸化膜を成膜し、酸素バリア１０３上で残膜が５００ｎｍになるようにＣＭＰ法により平坦なシリコン酸化膜１０４を形成する。次に、酸素バリア１０３まで到達するようにコンタクトホール９１０を形成した後、白金をスパッタ法又はＣＶＤ法により５０ｎｍ成膜し、コンタクトホール９１０を含む領域でドライエッチングによりパターニングして、下部電極１０５を形成する。

次に、図１０（ｄ）に示すように、ＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６を５０ｎｍ成膜する。次に、白金５０ｎｍをスパッタ又はＣＶＤにより成膜した後、下部電極１０５を含む領域でパターニングし、上部電極１０７を形成する。その後、図示しないが、配線形成、保護膜形成などを行う。
特開平１１−１６３２９３号公報 特願平２００２−９１２９８号

しかしながら、上記従来技術においては、さらに微細化が進み、下部電極の底部の面積が小さくなった場合には、容量素子の蓄積電荷量を確保するために下部電極の垂直方向の寸法（高さ）をますます大きくせねばならず、加工が困難になるなどの問題がある。また、高集積化、キャパシタの容量マージンの観点からも単位セルがほぼ同じ面積、同じ高さでより電極面積が大きく取れ、容量が大きくできる構造が望まれている。

本発明は、上記の課題を解決するためになされたものであって、強誘電体又は高誘電体を含む立体構造の容量素子を有する半導体装置において、単位セルがほぼ同じ面積、同じ高さで従来より電極面積が大きく取れ、容量が大きくできる構造を実現すること、すなわち容量素子の高集積化が可能な半導体装置及びその製造方法を提供する。

本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に、前記半導体基板まで到達するように形成されたプラグと、前記プラグ上を覆うように前記第１の層間絶縁膜上に延在して形成された酸素バリア膜と、前記第１の層間絶縁膜上の何れかの部分に形成された下部電極と、前記下部電極上に形成された強誘電体又は高誘電体を用いた容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを含む半導体装置であって、前記下部電極は、平面的に見てその一部のみが前記酸素バリア膜と重なるようにずれて形成されることにより、当該下部電極の底面が前記酸素バリア膜上、前記酸素バリア膜側面上及び前記第１の層間絶縁膜上に沿うように延在して形成されていることを特徴とする。

本発明の半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に前記半導体基板まで到達するようにプラグを形成する工程と、
前記プラグ上を含む前記第１の層間絶縁膜上に延在する酸素バリア膜を形成する工程と、
前記酸素バリア膜上を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜中に底面が前記酸素バリア膜上と前記第１の層間絶縁膜上に跨るようにコンタクトホールを形成する工程と、
前記コンタクトホールの底面及び側面を覆う下部電極を形成する工程と、
前記下部電極上に強誘電体又は高誘電体を用いた容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程とを含み、
前記コンタクトホールを形成する工程では、平面的に見て前記底面の一部のみが前記酸素バリア膜と重なるようにずらして形成することにより、当該底面が前記酸素バリア膜上、前記酸素バリア膜側面上及び前記第１の層間絶縁膜上に沿うように延在して形成されることを特徴とする。

本発明の半導体装置及びその製造方法によると、立体形状のキャパシタ形成の新構造により、強誘電体膜又は高誘電体膜からなる容量絶縁膜を有する半導体装置のセル電極面積及び容量を増大させることができる。また、セル面積及び高さが同じ場合に従来よりも大きなセル電極面積及び容量を実現することができ、高集積化が実現できる。

本発明の半導体装置の下部電極は、底面が前記酸素バリア膜上と前記第１の層間絶縁膜上に跨るように形成されている。これにより、単位セルがほぼ同じ面積、同じ高さで従来の装置に比較して、より電極面積が大きく取れ、容量が大きくできる構造を実現すること、すなわち容量素子の高集積化が可能となる。

また、本発明の半導体装置において、前記下部電極は、前記酸素バリア膜上を含む前記第１の層間絶縁膜上に形成された第２の層間絶縁膜中に形成されたコンタクトホールの底面及び側壁上に形成されていることが好ましい。このようにすると、酸素バリアのパターンに対して下部電極のパターンがずれているため、下部電極が酸素バリアの側方から基板方向へ伸びるように形成され、電極面積を大きくする事ができる。

また、電極パターンのピッチを変えずに位置をずらせて配置すれば、全体のセル面積を変えることなく電極面積を大きくできる。よって、従来のセルの垂直方向も水平方向も寸法を変えることなく、電極面積だけを拡大する事ができる。すなわち、従来構造に対して、大きな容量を実現できる。

また、電極パターンのピッチを変えて、下部電極の底面積を広げればより大きな電極を作製できる。特に全体のセル面積が電極のパターンを形成するマスク以外のより大きなマスクピッチで決まっている場合、全体のセル面積が変わらない範囲で、立体電極面積をより大きく形成するように電極パターンを大きく設計する事ができ、従来と同じセル面積でより大容量のキャパシタを得ることができる。
また、本発明の半導体装置において、前記酸素バリア膜の側面上に側壁膜をさらに備えていることが好ましい。このようにすると、側壁膜をコンタクトホール形成時のエッチストッパーに利用することができ、酸素バリアの側面が保護されたダメージのない形状を実現できる。また側壁膜をサイドウォール状に形成すれば、下部電極や容量絶縁膜のスパッタやＣＶＤによる形成が容易なテーパー形状を得ることができる。

また、本発明の半導体装置において、前記酸素バリア膜と前記第１又は第２の層間絶縁膜との界面、前記酸素バリア膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所において、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つが形成されていることが好ましい。

また、本発明の半導体装置において、前記酸素バリア膜と前記第１の層間絶縁膜との界面、前記側壁膜と前記第２の層間絶縁膜との界面、前記側壁膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所において、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つが形成されていることが好ましい。このようにすると、酸素バリア性を有する膜や強誘電体や電極材料の拡散バリアとなる膜により、電極及び強誘電体からプラグへ酸素又は強誘電体や電極材料が拡散することを防ぐ事ができる。

また、本発明に係る半導体装置の製造方法によれば、単位セルがほぼ同じ面積、同じ高さで従来より電極面積が大きく取れ、容量が大きくできる構造を実現すること、すなわち容量素子の高集積化が可能な半導体装置を合理的に効率よく製造できる。すなわち、酸素バリアのパターンに対して下部電極のパターンがずれているため、下部電極が酸素バリアの側方から基板方向へ伸びるように形成され、電極面積を大きくする事ができる。

また、電極パターンのピッチを変えずに位置をずらせて配置すれば、全体のセル面積を変えることなく電極面積を大きくできる。よって、従来のセルの垂直方向も水平方向も寸法を変えることなく、電極面積だけを拡大する事ができる。すなわち、従来構造に対して、大きな容量を実現できる。

また、電極パターンのピッチを変えて、下部電極の底面積を広げればより大きな電極を作製できる。特に全体のセル面積が電極のパターンを形成するマスク以外のより大きなマスクピッチで決まっている場合、全体のセル面積が変わらない範囲で、立体電極面積をより大きく形成するように電極パターンを大きく設計する事ができ、従来と同じセル面積でより大容量のキャパシタを得ることができる。

また、本発明の半導体装置の製造方法において、前記酸素バリア膜を形成する工程の後に、前記酸素バリア膜の側面上に側壁膜を形成する工程をさらに有していることが好ましい。このようにすると、側壁膜をコンタクトホール形成時のエッチストッパーに利用することができ、酸素バリアの側面が保護されたダメージのない形状を実現できる。また側壁膜をサイドウォール状に形成すれば、下部電極や容量絶縁膜のスパッタやＣＶＤによる形成が容易なテーパー形状を得ることができる。

また、本発明の半導体装置の製造方法において、前記酸素バリア膜と前記第１又は第２の層間絶縁膜との界面、前記酸素バリア膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所に、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つを形成する工程をさらに有することが好ましい。

また、本発明の半導体装置の製造方法において、前記酸素バリア膜と前記第１の層間絶縁膜との界面、前記側壁膜と前記第２の層間絶縁膜との界面、前記側壁膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所に、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つを形成する工程をさらに有することが好ましい。このようにすると、酸素バリア性を有する膜や強誘電体や電極材料の拡散バリアとなる膜により、電極及び強誘電体からプラグへ酸素又は強誘電体や電極材料が拡散することを防ぐ事ができる。

以下、本発明の具体的な実施の形態について図面を参照して説明する。なお、従来例と同様に説明するため全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置のセルの平面図、図１（ｂ）はその断面図である。

ＭＯＳトランジスタ等の素子を形成した半導体基板１００上に従来例と同様にシリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３が形成されている。酸素バリア１０３上に酸素バリア１０３まで到達するコンタクトホール１１０を有する膜厚５００ｎｍのシリコン酸化膜１０４が形成されている。このとき、コンタクトホール１１０は底面の一部のみが酸素バリア１０３上面に位置し、残りの部分は酸素バリア１０３の側面から半導体基板１００方向へ伸びるように、すなわち、コンタクトホール１１０の底面が酸素バリア１０３上とその周囲のシリコン酸化膜１０１上に跨るように形成されている。コンタクトホール１１０内部には、膜厚５０ｎｍの白金からなる下部電極１０５が形成されている。下部電極１０５を覆うように、膜厚５０ｎｍで、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６が形成されている。強誘電体１０６表面には、膜厚５０ｎｍの白金からなる上部電極１０７が形成されている。

第１の実施の形態に係る半導体装置によると、コンタクトホール１１０がその底面が酸素バリア１０３上にない部分で深くなっており、コンタクトホール１１０内部の表面積が大きくなっている。この時コンタクトホール１１０の寸法及びピッチは従来と同じである。そのため、従来と同じセル面積及び高さでより大きな電極面積を実現することができる。

ここで、シリコン酸化膜１０１、１０４はＦＳＧ膜など絶縁性を保てる膜であれば何でも良い。タングステンプラグ１０２は、多結晶シリコンなど酸化しやすい材料であれば何でも良い。酸素バリア１０３は、多層膜でも、単層でも酸素バリア性を保てる材料であれば何でも良い。下部電極１０５、上部電極１０７は、高温酸素雰囲気下で導電性を保てる材料であれば何でも良い。強誘電体１０６は、強誘電性を持つ酸化物であれば何でも良い。

以下、本発明の第１の実施の形態に係る半導体装置の製造方法について、さらに図２（ａ）〜（ｄ）を参照しながら説明する。

まず、図２（ａ）に示すように従来例と同様にＭＯＳトランジスタ等の素子を形成した半導体基板１００上に、シリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３、シリコン酸化膜１０４を形成する。この時シリコン酸化膜１０４の膜厚は従来と同一である。

次に、図２（ｂ）に示すように、コンタクトホール１１０をパターニングするフォトレジストパターン１１１を一部のみが酸素バリア１０３と重なるようにずらせて形成する。この時寸法及びピッチは従来と同じで酸素バリア１０３に対する相対位置のみが異なるレチクルを使用する。

次に、図２（ｃ）に示すように、フォトレジストパターン１１１をマスクとしてコンタクトホール１１０をその底面の一部が酸素バリア１０３まで到達するようにエッチングした後、さらにエッチングを進めて、残りの底面部分は酸素バリア１０３の側面から半導体基板１００方向へ伸びるようにコンタクトホール１１０を形成しフォトレジストパターン１１１をアッシングなどにより除去する。

次に、図２（ｄ）に示すように、コンタクトホール１１０の内部を覆うように白金をＣＶＤ法などにより５０ｎｍ成膜し、コンタクトホール１１０を含む領域でドライエッチングによりパターニングして、下部電極１０５を形成する。次に、ＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６を５０ｎｍ成膜する。続いて、白金５０ｎｍをＣＶＤなどにより成膜した後、下部電極１０５を含む領域でパターニングし、上部電極１０７を形成する。その後、図には示さないが、配線形成、保護膜形成などを行う。

第１の実施の形態に係る半導体装置の製造方法によると、コンタクトホール１１０がその底面が酸素バリア１０３上にない部分で深くなるように形成でき、コンタクトホール１１０内部の表面積が大きくできる。この時コンタクトホール１１０の寸法及びピッチは従来と同じため、従来と同じセル面積と高さでより大きな電極面積を実現することができる。

コンタクトホール１１０をパターニングするフォトレジストパターン１１１の形成は従来と同じレチクルを用いてステッパーによる露光時に所望の寸法だけずらせて形成することも可能である。

（第２の実施の形態）
図３（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置のセルの平面図、図３（ｄ）は図３（ａ）の断面図である。

図３（ａ）〜（ｃ）において、コンタクトホール２１０の寸法形状は従来と異なっている。図３（ａ）は、セルのピッチを変えないように変更した場合、図３（ｂ）は、酸素バリア表面全体を電極が覆うようなより大きな電極を実現した場合、図３（ｃ）は、コンタクトホールの形状変更と重ね合せずらしを同時に行った場合である。

ＭＯＳトランジスタ等の素子を形成した半導体基板１００上に従来例と同様にシリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３が形成されている。酸素バリア１０３上に酸素バリア１０３まで到達するコンタクトホール２１０を有する膜厚５００ｎｍのシリコン酸化膜１０４が形成されている。例えば、図３（ｂ）では、コンタクトホール２１０は底面の両側が酸素バリア１０３より外側に位置し、外側に位置する部分は酸素バリア１０３の側面から半導体基板１００方向へ伸びるように、すなわち、コンタクトホール１１０の底面が酸素バリア１０３上とその周囲のシリコン酸化膜１０１上に跨るように形成されている。コンタクトホール２１０内部には、膜厚５０ｎｍの白金からなる下部電極１０５が形成されている。下部電極１０５を覆うように、膜厚５０ｎｍで、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６が形成されている。強誘電体１０６表面には、膜厚５０ｎｍの白金からなる上部電極１０７が形成されている。

第２の実施の形態に係る半導体装置によると、コンタクトホール２１０がその底面が酸素バリア１０３上にない部分で深くなっており、コンタクトホール２１０内部の表面積が大きくなっている。

ここで、シリコン酸化膜１０１、１０４はＦＳＧ膜など絶縁性を保てる膜であれば何でも良い。タングステンプラグ１０２は、多結晶シリコンなど酸化しやすい材料であれば何でも良い。酸素バリア１０３は、多層膜でも、単層でも酸素バリア性を保てる材料であれば何でも良い。下部電極１０５、上部電極１０７は、高温酸素雰囲気下で導電性を保てる材料であれば何でも良い。強誘電体１０６は、強誘電性を持つ酸化物であれば何でも良い。

以下、本発明の第２の実施の形態に係る一実施例の半導体装置の製造方法について、さらに図４（ａ）〜（ｄ）を参照しながら説明する。

まず、図４（ａ）に示すように従来例と同様にＭＯＳトランジスタ等の素子を形成した半導体基板１００上に、シリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３、シリコン酸化膜１０４を形成する。この時シリコン酸化膜１０４の膜厚は従来と同一である。

次に、図４（ｂ）に示すように、コンタクトホール２１０をパターニングするフォトレジストパターン２１１を両側が酸素バリア１０３の外側に位置するような形状に形成する。この時寸法やピッチは従来から変更したレチクルを使用する。

次に、図４（ｃ）に示すように、フォトレジストパターン２１１をマスクとしてコンタクトホール２１０をその底面の一部が酸素バリア１０３まで到達するようにエッチングした後、さらにエッチングを進めて、残りの底面部分は酸素バリア１０３の側面から半導体基板１００方向へ伸びるようにコンタクトホール２１０を形成しフォトレジストパターン２１１をアッシングなどにより除去する。

次に、図４（ｄ）に示すように、コンタクトホール２１０の内部を覆うように白金をＣＶＤ法などにより５０ｎｍ成膜し、コンタクトホール２１０を含む領域でドライエッチングによりパターニングして、下部電極１０５を形成する。次に、ＣＶＤによりストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６を５０ｎｍ成膜する。続いて、白金５０ｎｍをＣＶＤなどにより成膜した後、下部電極１０５を含む領域でパターニングし、上部電極１０７を形成する。その後、図には示さないが、配線形成、保護膜形成などを行う。

第２の実施の形態に係る半導体装置の製造方法によると、コンタクトホール２１０がその底面が酸素バリア１０３上にない部分で深くなるように形成でき、コンタクトホール２１０内部の表面積が大きくできる。また、第１の半導体装置の製造方法と比較して、上記表面積の増加部分を自由にレイアウトする事が出来る。

第１の半導体装置では図１（ａ）のようにＸＹ方向のＸ、Ｙに対しそれぞれ正方向か負方向のいずれか一方にのみしか側壁の増加部分をずらせて作成できないのに対し、第２の半導体装置ではＸ、Ｙに対し同時に両方向に側壁の増加部分をずらせて、例えば図３（ｂ）の例に示したように、酸素バリア表面全体を電極が覆うようなより大きな電極を作成することも可能である。また図３（ａ）に示したように、コンタクトホール２１０の寸法及びピッチは従来と同じため、従来と同じセル面積と高さでより大きな電極面積を実現することができる。

（第３の実施の形態）
図５（ａ）は、本発明の第３の実施の形態に係る半導体装置の断面図である。

ＭＯＳトランジスタ等の素子を形成した半導体基板１００上に従来例と同様にシリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３が形成されている。酸素バリア１０３の側壁には厚さ４０ｎｍのシリコン窒化膜からなる側壁膜３０１が形成されている。

酸素バリア１０３及び側壁膜３０１上に酸素バリア１０３まで到達するコンタクトホール３１０を有する膜厚５００ｎｍのシリコン酸化膜１０４が形成されている。この時コンタクトホール３１０は底面の一部のみが酸素バリア１０３上面に位置し、残りの部分は酸素バリア１０３の側面から半導体基板１００方向へ伸びるように形成されており、側壁膜３０１の一部はコンタクトホール３１０の内部に残っている。コンタクトホール３１０内部には、膜厚５０ｎｍの白金からなる下部電極１０５が形成されている。下部電極１０５を覆うように、膜厚５０ｎｍで、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６が形成されている。強誘電体１０６表面には、膜厚５０ｎｍの白金からなる上部電極１０７が形成されている。

第３の実施の形態に係る半導体装置によると、コンタクトホール３１０内部に側壁膜３０１が酸素バリア１０３の側壁を覆うように残っているため、コンタクトホール３１０を形成する際のエッチングなどの処理によって、酸素バリア１０３の側壁表面が荒れることを防いでいる。

また、図５（ｂ）は、本発明の第３の実施の形態に係る別の一例の半導体装置の断面図である。図５（ａ）との違いは、側壁膜３０１がテーパー形状に形成されている点である。この形状により、垂直の場合に比べて、下部電極１０５、強誘電体１０６、上部電極１０７の成膜をより容易にできる。

ここで、側壁膜３０１は上記の例ではシリコン窒化膜を用いたが、絶縁膜でも導電膜でも酸素バリア１０３の側壁を覆い保護する役割を果たせる材料であれば何でも良い。また多層膜でも良い。シリコン酸化膜１０１、１０４はＦＳＧ膜など絶縁性を保てる膜であれば何でも良い。タングステンプラグ１０２は、多結晶シリコンなど酸化しやすい材料であれば何でも良い。酸素バリア１０３は、多層膜でも、単層でも酸素バリア性を保てる材料であれば何でも良い。下部電極１０５、上部電極１０７は、高温酸素雰囲気下で導電性を保てる材料であれば何でも良い。強誘電体１０６は、強誘電性を持つ酸化物であれば何でも良い。なお図中示してある、酸素バリア１０３の断面形状はこれに限定されるものではなく、テーパー形状をしている場合には、上記の側壁膜３０１による保護の効果が高い。

以下、本発明の第３の実施の形態に係る半導体装置の製造方法について、図６（ａ）〜（ｄ）を参照しながら説明する。

まず、図６（ａ）に示すように従来例と同様にＭＯＳトランジスタ等の素子を形成した半導体基板１００上に、シリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３を形成し、次にＣＶＤ法によって４０ｎｍのシリコン窒化膜３００を形成する。

次に、図６（ｂ）に示すように、シリコン窒化膜３００を選択的にエッチングする既知の異方性エッチングにより、シリコン窒化膜３００が酸素バリア１０３の側壁にのみサイドウォール状に残るように加工し、側壁膜３０１を形成し、続いて従来と同様にシリコン酸化膜１０４を形成する。

次に、図６（ｃ）に示すように、第１の実施例と同様にしてコンタクトホール３１０を形成する。この時酸素バリア１０３の側壁は側壁膜３０１がエッチストッパーとなりエッチング雰囲気にさらされる事がない。

次に、図６（ｄ）に示すように、第１の実施例と同様にして、下部電極１０５、強誘電体１０６、上部電極１０７を形成する。その後、図には示さないが、配線形成、保護膜形成などを行う。

第３の実施の形態に係る半導体装置の製造方法によると、酸素バリアの側面の膜を電極を埋め込むコンタクトホールのエッチストッパーに利用することができ、酸素バリアの側面が保護されたダメージのない形状を実現できる。また酸素バリアの側面の膜をサイドウォール状に形成する事により、電極膜や容量絶縁膜のスパッタやＣＶＤによる形成が容易なテーパー形状を得ることができる。

（第４の実施の形態）
図７は、本発明の第４の実施の形態に係る半導体装置のセルの断面図である。

ＭＯＳトランジスタ等の素子を形成した半導体基板１００上に従来例と同様にシリコン酸化膜１０１、タングステンプラグ１０２、酸素バリア１０３が形成されており、シリコン酸化膜１０１の表面には厚さ５０ｎｍのシリコン窒化膜からなるバリア層膜４０１が形成されている。

酸素バリア１０３の側壁及びバリア層膜４０１の上に厚さ４０ｎｍのチタンアルミナイトライドからなる第２のバリア層膜４０２が形成されている。酸素バリア１０３及び第２のバリア層膜４０２の上部に酸素バリア１０３及び第２のバリア層膜４０２まで到達するコンタクトホール４１０を有する膜厚５００ｎｍのシリコン酸化膜１０４が形成されている。この時コンタクトホール３１０は底面の一部のみが酸素バリア１０３上面に位置し、残りの部分は第２のバリア層膜４０２上に半導体基板１００方向へ伸びるように形成されている。コンタクトホール４１０内部には、膜厚５０ｎｍの白金からなる下部電極１０５が形成されている。下部電極１０５を覆うように、膜厚５０ｎｍで、ストロンチウム、ビスマス、タンタル、ニオブを成分とするビスマス層状ペロブスカイト型酸化物からなる強誘電体１０６が形成されている。強誘電体１０６表面には、膜厚５０ｎｍの白金からなる上部電極１０７が形成されている。

第４の実施の形態に係る半導体装置によると、酸素バリア性の膜や強誘電体及び電極成分の拡散バリア膜であるバリア膜が、プラグ上の酸素バリアパターンの下方と側方や電極の下方に形成されており、電極及び強誘電体からプラグへの横方向及び下からの回り込みによる、酸素又は強誘電体及び電極成分の拡散を防ぐ事ができる。

バリア層膜４０１は上記の例ではシリコン窒化膜を用いたが、酸素バリア性の膜や強誘電体及び電極成分の拡散バリア膜の役割を果たせる材料であればよく、シリコン窒化膜に限るものではない。また多層膜でも良い。第２のバリア層膜４０２についても同様である。また上の例では、バリア膜が酸素バリアパターンの下方と側方と電極の下方の全てに形成されているがこれに限るわけではない。

以下、本発明の第４の実施の形態に係る半導体装置の製造方法について、図８（ａ）〜（ｄ）を参照しながら説明する。

本発明に係る第４の半導体装置の製造方法は、第１、第２又は第３の半導体装置の製造方法を構成する工程に加えて、酸素バリアと電極の間と、層間絶縁膜と電極の間と、酸素バリアと層間絶縁膜の間の、全部か少なくとも一部に酸素バリア性の膜又は強誘電体及び電極成分の拡散バリア膜又はその両方を有するように形成する工程を備えている。

まず、図８（ａ）に示すように、ＭＯＳトランジスタ等の素子を形成した半導体基板１００上にＣＶＤにより１０００ｎｍのシリコン酸化膜を成膜した後、ＣＭＰにより５００ｎｍの平坦なシリコン酸化膜１０１を形成する。次に、ＣＶＤにより厚さ５０ｎｍのシリコン窒化膜からなるバリア層膜４０１を形成する。続いて、ドライエッチングによりＭＯＳトランジスタの拡散層に到達するコンタクトホールを形成した後、従来例と同様に、タングステンプラグ１０２、酸素バリア１０３を形成する。

次に、図８（ｂ）に示すように、酸素バリア１０３及びバリア層膜４０１上に膜厚４０ｎｍのチタンアルミナイトライド膜を成膜し、フォトレジスト４０３を用いて、レジストエッチバック法により、酸素バリア１０３の上部のみが露出するようにチタンアルミナイトライド膜をエッチングして、図８（ｃ）に示すように、第２のバリア層膜４０２を形成する。

続いて、第１の実施の形態の例と同様にして図８（ｄ）に示すように、シリコン酸化膜１０４、コンタクトホール４１０、下部電極１０５、強誘電体１０６、上部電極１０７を形成する。その後、図には示さないが、配線形成、保護膜形成などを行う。

第４の実施の形態に係る半導体装置の製造方法によると、酸素バリア性の膜や強誘電体及び電極成分の拡散バリア膜を、プラグ上の酸素バリアパターンの下方と側方や電極の下方などにも形成することができ、電極及び強誘電体からプラグへの横方向及び下からの回り込みによる、酸素又は強誘電体及び電極成分の拡散を防ぐ事ができる。

以上、本発明の実施形態に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施例中の下部電極、上部電極は、単層膜に限るわけではなく、密着層などを含む多層膜でも良い。

図１（ａ）は本発明の第１の実施の形態に係る半導体装置の平面図、（ｂ）は同断面図。 図２（ａ）〜（ｄ）は本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図。 図３（ａ）〜（ｄ）は本発明の第２の実施の形態に係る半導体装置の平面図及び工程断面図。 図４（ａ）〜（ｄ）は本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図。 図５（ａ）〜（ｂ）は本発明の第３の実施の形態に係る半導体装置の断面図。 図６（ａ）〜（ｄ）は本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程断面図。 図７は本発明の第４の実施の形態に係る半導体装置の断面図。 図８（ａ）〜（ｄ）は本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程断面図。 図９（ａ）は従来の半導体装置の平面図、（ｂ）は同断面図。 図１０（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程断面図。

符号の説明

１００ 半導体基板
１０１ シリコン酸化膜
１０２ タングステンプラグ
１０３ 酸素バリア膜
１０４ シリコン酸化膜
１０５ 下部電極
１０６ 強誘電体膜
１０７ 上部電極
１１０，２１０，３１０，４１０，９０１，９１０ コンタクトホール
１１１，２１１ フォトレジストパターン
３００ シリコン窒化膜
３０１ 側壁膜
４０１ バリア層膜
４０２ 第２のバリア層膜
４０３ フォトレジスト

Claims (9)

1. 半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に、前記半導体基板まで到達するように形成されたプラグと、前記プラグ上を覆うように前記第１の層間絶縁膜上に延在して形成された酸素バリア膜と、前記第１の層間絶縁膜上の何れかの部分に形成された下部電極と、前記下部電極上に形成された強誘電体又は高誘電体を用いた容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを含む半導体装置であって、
   前記下部電極は、平面的に見てその一部のみが前記酸素バリア膜と重なるようにずれて形成されることにより、当該下部電極の底面が前記酸素バリア膜上、前記酸素バリア膜側面上及び前記第１の層間絶縁膜上に沿うように延在して形成されていることを特徴とする半導体装置。
2. 前記下部電極は、前記酸素バリア膜上を含む前記第１の層間絶縁膜上に形成された第２の層間絶縁膜中に形成されたコンタクトホールの底面及び側壁上に形成されている請求項１に記載の半導体装置。
3. 前記酸素バリア膜の側面上に側壁膜をさらに備えている請求項１又は２に記載の半導体装置。
4. 前記酸素バリア膜と前記第１又は第２の層間絶縁膜との界面、前記酸素バリア膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所において、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つが形成されている請求項１又は２に記載の半導体装置。
5. 前記酸素バリア膜と前記第１の層間絶縁膜との界面、前記側壁膜と前記第２の層間絶縁膜との界面、前記側壁膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所において、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つが形成されている請求項３に記載の半導体装置。
6. 半導体基板上に第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜中に前記半導体基板まで到達するようにプラグを形成する工程と、
   前記プラグ上を含む前記第１の層間絶縁膜上に延在する酸素バリア膜を形成する工程と、
   前記酸素バリア膜上を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜中に底面が前記酸素バリア膜上と前記第１の層間絶縁膜上に跨るようにコンタクトホールを形成する工程と、
   前記コンタクトホールの底面及び側面を覆う下部電極を形成する工程と、
   前記下部電極上に強誘電体又は高誘電体を用いた容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程とを含み、
   前記コンタクトホールを形成する工程では、平面的に見て前記底面の一部のみが前記酸素バリア膜と重なるようにずらして形成することにより、当該底面が前記酸素バリア膜上、前記酸素バリア膜側面上及び前記第１の層間絶縁膜上に沿うように延在して形成されることを特徴とする半導体装置の製造方法。
7. 前記酸素バリア膜を形成する工程の後に、前記酸素バリア膜の側面上に側壁膜を形成する工程をさらに含む請求項６に記載の半導体装置の製造方法。
8. 前記酸素バリア膜と前記第１又は第２の層間絶縁膜との界面、前記酸素バリア膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所に、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つを形成する工程をさらに含む請求項６に記載の半導体装置の製造方法。
9. 前記酸素バリア膜と前記第１の層間絶縁膜との界面、前記側壁膜と前記第２の層間絶縁膜との界面、前記側壁膜と前記下部電極との界面又は前記下部電極と前記第１の層間絶縁膜との界面のうちの少なくともいずれか１ヶ所に、酸素バリア性を有する膜又は強誘電体や電極材料の拡散バリアとなる膜の少なくともいずれか１つを形成する工程をさらに含む請求項７に記載の半導体装置の製造方法。

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