CN1835224A - 半导体器件 - Google Patents

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Abstract

穿透半导体基片并且与半导体基片绝缘隔离的贯通电极包括内部贯通电极、四边形环状半导体以及外围贯通电极。四边形环状半导体围绕内部贯通电极形成，并且外围贯通电极围绕四边形环状半导体形成。

Description

半导体器件
本申请要求享有在先申请JP 2005-77050的优先权，所述在先申请的披露在此并入作为参考。
技术领域
本发明涉及半导体器件，具体地，涉及具有贯通电极的三维半导体器件，所述器件通过堆叠多个半导体芯片形成。
背景技术
近年来，已提议通过堆叠多个半导体芯片形成的三维半导体器件。这种类型的三维半导体器件通过穿透半导体基片的贯通电极建立半导体芯片之间的电连接。
图1和2分别是传统三维半导体器件的截面图。图1中的三维半导体器件具有安装在支撑基片1上的3个半导体芯片3、4和5。半导体芯片中的每一个都具有穿透半导体基片的贯通电极7。半导体芯片3、4和5通过连接到贯通电极7的焊盘6相互连接，并进一步连接到支撑基片1上的布线构图2。图2是贯通电极7另一个例子的截面图。这个贯通电极7包含：贯通导电层7a，其穿透半导体基片11；以及贯通电极绝缘层7b。每个半导体芯片包括：连接布线16，用于连接贯通电极7；以及保护绝缘层17。半导体芯片通过连接布线16中的焊盘(未显示)相互连接。
为了制造贯通电极，在半导体基片中形成具有几十微米直径的孔，并且在用于确保侧壁和半导体基片的绝缘性质的贯通电极绝缘层7b已被形成到大约几百纳米到几微米的厚度之后，用贯通导电层7a填充所述孔。在这之后，贯通导电层7a和贯通电极绝缘层7b被平整，以便与半导体基片11平齐，并且通过和用于普通半导体器件的生产过程类似的生产过程，生产半导体器件。包围贯通导电层7a的贯通电极绝缘层7b的层厚度，不仅对确保绝缘性质有影响，而且对基片和贯通电极之间的电容值也有影响。因此，贯通电极绝缘层7b的层厚度必须大到足以既满足绝缘性质又满足电容值。
以100μm量级厚度的方式使贯通电极穿透半导体基片。结果，半导体基片和贯通电极之间的电容变大，以致在高频数据传送期间干扰了高频波形，从而引起了抑制高速数据传送的问题。为了减少这种电容，可能有必要沉积具有几十微米量级的厚度的层作为绝缘层。在传统工艺中，半导体基片11和贯通电极7之间的电容取决于贯通电极绝缘层的厚度和介电常数。因此，为了减少电容，在传统工艺中必须增加层厚度。
另一方面，为了填充用于具有几十微米直径导电层的贯通电极的孔，有必要沉积具有大于等于孔径一半厚度的导电层。结果，导电层的填充时间变长，从而在生产过程中造成了增加负荷的问题。进而，在沉积几十微米厚度的导电层的情况下，经受沉积的晶粒随着层厚度增加变得更加不均匀，从而导致晶粒之中变化的特征。因此，难以沉积具有均匀层质量的导电层。
关于贯通电极，例如日本待审专利申请公布号2003-017558披露了导电层不具有孔洞的贯通电极。根据其贯通电极的形成方法，在半导体基片中形成具有几十微米直径的孔之后，用有涂层的绝缘层填充所述孔，然后在通过再次蚀刻形成的孔上沉积导电层。同样，日本待审专利申请公布号2002-289623披露了一种半导体器件，其中，通过在贯通电极外面提供第二绝缘区来防止短路。然而，这些专利文件不能提供半导体基片和贯通电极之间的电容小并且具有均匀层质量的导电层的贯通电极。这样一来，上述问题仍未解决。
如上所述，用于三维半导体器件的贯通电极包括两个基本问题，亦即，半导体基片和贯通电极之间发生的大电容抑制了高速数据传送的问题，以及导电层的大厚度增加了填充导电层的沉积时间并且使填充导电层的层质量不均匀的问题。
发明内容
因此本发明的目的是提供一种贯通电极，其使得贯通电极和半导体基片之间的电容小，且导电层的填充时间短，并且包含具有均匀层质量的导电层，而且对于具有这种贯通电极的半导体器件，能够高速数据传送。
根据本发明的一个方面，提供一种贯通电极，其穿透半导体基片并且与所述半导体基片绝缘隔离，所述贯通电极包含：
内部贯通电极；
四边形环状半导体；以及
外围贯通电极，
其中，所述四边形环状半导体围绕所述内部贯通电极形成，并且所述外围贯通电极围绕所述四边形环状半导体形成。
优选地，所述四边形环状半导体和所述外围贯通电极中的每一个都处于未供应电势的浮置状态(floating state)。
优选地，所述内部贯通电极、所述四边形环状半导体和所述外围贯通电极通过绝缘层相互绝缘隔离。
优选地，所述内部贯通电极包括柱形半导体和内部贯通导电层；
所述柱形半导体具有方形或矩形横截面形状；
以所述四边形环状半导体和所述柱形半导体的相对面之间同样间隔的方式布置所述柱形半导体；并且
用所述内部贯通导电层填充所述四边形环状半导体和所述柱形半导体的相对面之间的空间。
优选地，所述内部贯通电极包括多个柱形半导体和内部贯通导电层；
所述柱形半导体中的每一个都具有方形或矩形横截面形状；
以所述四边形环状半导体和所述柱形半导体的相对面之间以及相邻所述柱形半导体之间同样间隔的方式布置所述柱形半导体；并且
用所述内部贯通导电层填充所述四边形环状半导体和所述柱形半导体的相对面之间以及相邻所述柱形半导体之间的空间。
优选地，所述柱形半导体通过内部贯通电极绝缘层与所述内部贯通导电层绝缘隔离。
优选地，所述四边形环状半导体通过所述内部贯通电极绝缘层与所述内部贯通导电层绝缘隔离，并且通过所述外围贯通电极绝缘层与所述外围贯通导电层绝缘隔离。
优选地，所述外围贯通电极包括所述外围贯通导电层和所述外围贯通电极绝缘层，并且通过所述外围贯通电极绝缘层与所述四边形环状半导体和所述半导体基片绝缘隔离。
优选地，组成所述外围贯通电极的所述外围贯通导电层和所述外围贯通电极绝缘层中每一个的厚度，小于组成所述内部贯通电极的所述内部贯通导电层和所述内部贯通电极绝缘层中各自一个的厚度。
优选地，所述贯通电极进一步包含布置在所述外围贯通电极外面的至少一个外围层，所述至少一个外围层包括四边形环状半导体和外围贯通电极。
优选地，所述内部贯通电极直接连接到焊盘，或者经由连接布线间接连接到焊盘。
根据本发明的另一个方面，提供了通过堆叠半导体芯片形成的半导体器件，所述半导体芯片中的每一个都包含：
内部贯通电极，其穿透半导体基片；
四边形环状半导体，其围绕所述内部贯通电极形成；以及
外围贯通电极，其围绕所述四边形环状半导体的外围形成。
优选地，所述四边形环状半导体和所述外围贯通电极中的每一个都处于未供应电势的浮置状态。
优选地，所述内部贯通电极包括多个柱形半导体和内部贯通导电层，并且通过内部贯通电极绝缘层与所述四边形环状半导体绝缘隔离。
优选地，以所述四边形环状半导体和所述柱形半导体的相对面之间或者相邻所述柱形半导体之间同样间隔的方式布置所述多个柱形半导体；并且
其中，用所述内部贯通导电层填充所述四边形环状半导体和所述柱形半导体的相对面之间以及相邻所述柱形半导体之间的空间。
优选地，所述柱形半导体中的每一个通过所述内部贯通电极绝缘层与所述内部贯通导电层绝缘隔离。
优选地，所述半导体器件进一步包含布置在所述外围贯通电极外面的至少一个外围层，所述至少一个外围层包括四边形环状半导体和外围贯通电极。
优选地，所述内部贯通电极直接连接到焊盘，或者经由连接布线间接连接到焊盘；并且
其中，所述半导体芯片通过所述焊盘进行堆叠。
根据本发明的贯通电极包含内部贯通电极以及具有围绕所述内部贯通电极的外围提供的四边形环状半导体和外围贯通电极的外围层。通过使其中具有等距的柱形半导体，内部贯通电极能够由薄导电层形成。进而，通过使外围层为浮置状态，能够显著减少半导体基片和内部贯通电极之间生成的电容。使用这种结构，可以获得电容值小、导电层填充时间短并且易于生产的贯通电极。这样一来，就能够获得具有这种贯通电极的、能够高速传送数据的三维半导体器件。
附图说明
图1是根据传统例子的三维半导体器件的截面图；
图2是根据另一个传统例子的贯通电极的截面图；
图3是根据本发明的三维半导体器件的截面图；
图4是本发明中的具有外围层的贯通电极的平面图；
图5是本发明中的具有双重外围层的贯通电极的平面图；
图6是本发明中的具有双重外围层的另一个贯通电极的平面图；
图7是显示贯通电极电容与外围层数目相关性的曲线图；
图8是显示在存在和不存在外围层的情况下的贯通电极电容与氧化层厚度相关性的曲线图；
图9A到9C分别是显示本发明中的具有外围层的贯通电极生产过程的截面图；以及
图10A和10B分别是显示本发明中的具有外围层的贯通电极生产过程的截面图。
具体实施方式
在下文中，参考附图来说明根据本发明的实施例。
(第一实施例)
参考图3到8，作为其第一实施例来说明根据本发明的三维半导体器件。这里，图3是根据本发明的三维半导体器件的截面图。图4是本发明中的具有外围层的贯通电极的平面图。图5是本发明中的具有双重外围层的贯通电极的平面图。图6是本发明中的具有双重外围层的另一个贯通电极的平面图。图7是显示贯通电极电容与外围层数目相关性的曲线图。图8是显示在存在和不存在外围层的情况下的贯通电极电容与氧化层厚度相关性的曲线图。
图3是连接半导体芯片10和半导体芯片20的贯通电极连接部分30的截面图。半导体芯片10包含：半导体基片11；内部贯通导电层12a；内部贯通电极绝缘层13；多个柱形半导体11d；四边形环状半导体11a；外围贯通导电层14a；外围贯通电极绝缘层15；连接布线16；绝缘层17和33；以及焊盘31。同样地，半导体芯片20包含：半导体基片21；内部贯通导电层22a；内部贯通电极绝缘层23；多个柱形半导体21d；四边形环状半导体21a；外围贯通导电层24a；外围贯通电极绝缘层25；连接布线26；绝缘层27；以及焊盘32。
上面一级处的半导体芯片10包括：内部贯通电极12，其穿透半导体基片11；以及焊盘31，其形成在半导体芯片11的背面一侧。另一方面，下面一级处的半导体芯片20包括：内部贯通电极22，其穿透半导体基片21；以及焊盘32，其形成在半导体基片21的表面一侧。通过连接焊盘31和32来连接这两个半导体芯片10和20。进而，用供固定之用的树脂型胶粘剂34填充所述两个半导体芯片之间的间隔。在这种情况下，外围贯通电极14、四边形环状半导体11a、外围贯通电极24以及四边形环状半导体21a每个都处于浮置状态，其中它们既不连接到元件，又不连接到布线。在半导体芯片10和20的表面，形成诸如晶体管和布线层之类的半导体元件(未显示这些半导体元件)。这些布线层可以连线到连接布线16或连接布线26。
同样参考图4来进行贯通电极结构的说明。根据本发明的贯通电极包括内部贯通电极12和外围贯通电极14。内部贯通电极12进一步在其中包括多个柱形半导体11d，并且由内部贯通导电层12a和内部贯通电极绝缘层13形成，其填充四边形环状半导体11a和柱形半导体11d之间的间隔。柱形半导体11d通过内部贯通电极绝缘层13与内部贯通导电层12a绝缘。在此，以四边形环状半导体和柱形半导体的相对面之间以及相邻柱形半导体之间同样间隔的方式布置柱形半导体11d。在内部贯通导电层12a的顶面上，形成用于保护半导体芯片的绝缘层，并且部分打开内部贯通导电层12a上的绝缘层。在打开部分上形成焊盘31，其连接到外面。图4显示了绝缘层被打开并且形成焊盘31的区域。
以等距方式布置柱形半导体11d，并且使成为外围贯通电极的区域的宽度等于或小于上述间隔。间隔的同等化带来下述好处：在沉积贯通电极的导电层时，用薄层一致地填充柱形半导体之间的间隔。当用导电层填充每边具有几十微米大小的内部贯通电极的里面时，必须沉积具有其孔直径一半或以上厚度的层。然而，在本发明中，内部贯通电极的里面被分成等距的柱形半导体，并且如果，在图4中，在每边30μm的方形中以四行四列排列的方式布置每边2μm的方形的柱形半导体，而且绝缘层的厚度为0.1μm，那么，可以用大约2μm或以上厚度的导电层填充内部贯通电极。与在内部贯通电极的里面未被柱形半导体划分的情况下使用的15μm或以上厚度的层相比较，当前情况下使用的层厚度有利地减少了7倍。
因为以如此的薄层填充内部贯通电极的能力，所以生产过程中的导电层填充时间变短，并且生产线中的负荷变轻。另外，小的层厚度带来了提供均匀层质量的优点。进一步，由于以等距布置柱形半导体，所以优选地，它们每个具有方形或矩形横截面形状。要被布置的柱形半导体的数目不限；可以采用单个或多个柱形半导体。同样，柱形半导体尺寸的减少，减少了将要形成的柱形半导体的面积，并且增加了形成导电层的区域的比率。用这种方式，能够获得具有较低电阻的柱形半导体。
外围贯通电极14包含外围贯通导电层14a和外围贯通电极绝缘层15，并且布置在包围内部贯通电极12的四边形环状半导体11a的外面。具体地，构造贯通电极，以便以内部贯通电极12处于核心，围绕这个内部贯通电极12提供四边形环状半导体11a，并且进一步围绕四边形环状半导体11a的外围提供外围贯通电极14。四边形环状半导体11a通过外围贯通电极绝缘层15与半导体基片11隔离。外围贯通导电层14a通过外围贯通电极绝缘层15与四边形环状半导体11a和半导体基片11绝缘。外围贯通电极14和四边形环状半导体11a被形成为浮置状态，其中它们未连接到布线。由于外围贯通电极14处于浮置状态并且不作为电极工作，所以它能够以其整体的方式被形成为外围贯通电极绝缘层15，而不是形成外围贯通导电层14a。
使用上述结构，内部贯通电极绝缘层13、四边形环状半导体11a、外围贯通电极绝缘层15以及外围贯通电极14，起到半导体基片11和内部贯通电极12之间的保护环的作用。这使得内部贯通电极12和半导体基片11之间产生的电容显著减少。进而，由于内部贯通电极12和半导体基片11之间产生的电容减少，所以内部贯通电极绝缘层13和外围贯通电极绝缘层15中每一个的层厚度，在那些绝缘层13和15中每一个的耐压能够允许的范围之内，关于传统绝缘层厚度中的各自一个能够减少3倍以上。
图4中的贯通电极包含：内部贯通电极12，其形成在半导体基片11的里面；四边形环状半导体11a；以及外围贯通电极14。进而，在内部贯通电极12里面，以等距布置柱形半导体11d。使相邻柱形半导体11d之间的间隔相等使得成为内部贯通电极12的空间用具有小的层厚度的内部贯通导电层12a填充。导电层小的层厚度减少了生产过程中导电层的填充时间，并且使沉积层的质量更加均匀。此外，在半导体基片11和内部贯通电极12之间，提供了每个都处于浮置状态的四边形环状半导体11a和外围贯通电极14。通过使四边形环状半导体11a和外围贯通电极14中的每一个都为浮置状态，能够显著减少内部贯通电极12和半导体基片11之间产生的电容。电容的减少允许高速数据传送并得到具有易于生产的结构的贯通电极。
图5显示了具有从图4中显示的贯通电极发展而来的结构的贯通电极。图5中的贯通电极是一个例子，其中，通过在四边形环状半导体11a和外围贯通电极14的外面进一步提供四边形环状半导体11b和外围贯通电极14b，所述例子具有双重外围层。
内部贯通电极12、四边形环状半导体11a、外围贯通电极14以及供外部连接之用的焊盘31的结构，与图4中的那些相同。在图5中，与图4中相同的组成部分用相同的参考数字指示，并且其说明被省略。在图5中，在图4中显示的结构外面，进一步形成了第二四边形环状半导体11b和第二外围贯通电极14b。第二外围贯通电极14b包含外围贯通导电层14c和外围贯通电极绝缘层15c，并且通过外围贯通电极绝缘层15c与半导体基片11和四边形环状半导体11b绝缘隔离。这些第二外围贯通电极14b和四边形环状半导体11b为浮置状态，其中它们未连接到布线。
在此，将四边形环状半导体和外围贯通电极视为一个单元，包含四边形环状半导体11a和外围贯通电极14的区域被称作第一外围层，而包含四边形环状半导体11b和外围贯通电极14b的区域则被称作第二外围层。使用这样的结构，四边形环状半导体11a、外围贯通电极14、四边形环状半导体11b以及外围贯通电极14b，起到半导体基片11和内部贯通电极12之间的保护环的作用。这种结构是将四边形环状半导体11b和外围贯通电极14b添加到图4中显示的结构作为进一步的保护环。结果，能够进一步减少内部贯通电极12和半导体基片11之间产生的电容。
图6显示了通过进一步修改图5中的贯通电极获得的贯通电极。形成图5中的内部贯通电极12的区域横截面为方形，并且在该区域里面布置柱形半导体11d。另一方面，形成图6中的内部贯通电极12的区域横截面为矩形，并且在该区域里面布置柱形半导体11d。这些区域中每一个的里面都用内部贯通导电层12a填充。
内部贯通电极12、四边形环状半导体11a、外围贯通电极14、第二四边形环状半导体11b、第二外围贯通电极14b以及供外部连接之用的焊盘31的结构，与图5中的那些相同。在图6中，与图5中相同的组成部分用相同的参考数字指示，并且其说明被省略。如图6所示，构造这个例子，以便内部贯通电极12的横截面形状为矩形，并且改变柱形半导体11d的排列。同样在这种情况下，使内部贯通电极12里面布置的相邻柱形半导体11d之间的间隔相等。间隔的同等化允许这些空间用内部贯通导电层12a均匀地填充。通过使内部贯通电极12的横截面形状为矩形，包围内部贯通电极12的四边形环状半导体11a、外围贯通电极14、第二四边形环状半导体11b以及第二外围贯通电极14b同样形状改变。
在图6中，尽管柱形半导体11d的横截面形状为方形，但是同样可以使用矩形。亦即，柱形半导体11d的形状不限，只要柱形半导体11d的形状是形成以致相邻柱形半导体之间的间隔近似相等，以便用导电层一致地填充间隔。由于电阻值取决于内部贯通电极12的形状以及柱形半导体11d的形状而变化，所以能够根据需要的电阻值或电容值改变其形状。用这种方式，通过电阻值或电容值确定内部贯通电极12的区域和柱形半导体11d的形状。贯通电极阻抗减少允许半导体芯片之间的高速数据传送。
图7和8分别显示了数据，所述数据显示了本申请的发明人获得的上述实施例的效果。图7显示了贯通电极电容与外围层数目的相关性，而图8则显示了在存在和不存在外围层的情况下的贯通电极电容与绝缘层(氧化层)厚度的相关性。让没有任何外围层的贯通电极电容为1作为参考值，通过使用一个外围层，相对贯通电极电容有利地减少了3倍，通过使用两个外围层减少了5倍，并且通过使用5个外围层减少了6.5倍。如图7中的结果指出的那样，通过使用单个外围层，基本得到了贯通电极的粗略电容目标(在图7中用虚线指示)。图8显示了当氧化膜用作绝缘层时贯通电极电容的氧化层厚度相关性。在此，实线A指示没有任何外围层的情况，而实线B则指示提供了一个外围层的情况。由于处于浮置状态中的外围层减少了层厚度相关性，所以在绝缘层的耐压能够允许的范围之内，能够随意选择绝缘层的层厚度，而不必对电容值给予重视。
根据这个实施例的贯通电极包含内部贯通电极以及围绕其外围布置的处于浮置状态的外围层。由于内部贯通电极在其中包括以等距布置的柱形半导体，所以它能够由薄的导电层形成。布置(一个或多个)外围层允许半导体基片和内部贯通电极之间的电容显著减少。这种结构的使用提供了电容值小且易于生产的贯通电极以及能够高速传送数据的具有这种贯通电极的三维半导体器件。
(第二实施例)
参考图9A到9C以及图10A和10B，作为其第二实施例来说明根据本发明的三维半导体器件的生产过程。图9A到9C以及图10A和10B中的截面图分别显示了多个三维半导体器件的贯通电极中的一个。在此，与第一实施例中相同的组成部分用相同的参考数字指示。
如图9A所示，通过向半导体基片11施加平板印刷、蚀刻以及类似技术，形成用于内部贯通电极12的沟槽(trench)18和用于外围贯通电极14的沟槽19。通过沟槽18和沟槽19在半导体基片11中形成四边形环状半导体11a和柱形半导体11d。形成沟槽18以具有相等的宽度，并且沟槽19被形成为等于或小于沟槽18的尺寸。使沟槽18的宽度相等使得沟槽18能够用具有相同厚度的导电层一致地填满，并且与此同时，沟槽19能够也被填满。
下一步，如图9B所示，在半导体基片11的整个表面之上沉积绝缘层。从整个半导体基片之上形成的绝缘层中，供内部贯通电极12之用的沟槽18中形成的绝缘层被称作内部贯通电极绝缘层13，而供外围贯通电极14之用的沟槽19中形成的绝缘层则被称作外围贯通电极绝缘层15。
如图9C所示，使用CVD方法在半导体基片11的整个表面之上形成导电层。用这种方式，用导电层填充供内部贯通电极12之用的沟槽18和供外围贯通电极14之用的沟槽19。在这种场合，由于沟槽18被柱形半导体11d以等距分隔成多个，所以它们能够用薄的导电层填充。薄的导电层的形成能够提供具有均匀层质量的导电层。从整个半导体基片之上形成的导电层中，供内部贯通电极12之用的沟槽18中形成的导电层被称作内部贯通导电层12a，而供外围贯通电极14之用的沟槽19中形成的导电层则被称作外围贯通导电层14a。
在这之后，执行平整过程，并且在沟槽中形成内部贯通电极12和外围贯通电极14。作为用于导电层的材料，使用多晶硅、钨、铜或其类似物。用于导电层的形成方法除了CVD方法之外可以包括溅射、电镀以及类似技术。由于在不向其供应电势的浮置状态下使用外围贯通电极14，所以结构可以是这样的，以致于供外围贯通电极14之用的沟槽19尺寸减少，并且用绝缘层整个地填充，以致不形成导电层。
如图10A所示，形成从内部贯通电极12的连接布线16和用于保护芯片的绝缘层17。此时，尽管未在附图中显示，同样形成晶体管元件、电容元件以及电阻元件。到内部贯通电极12和外围贯通电极14暴露时为止，半导体基片11的背面一侧接地。这样一来，就薄薄地形成了半导体基片11。同样可以用两个步骤实施半导体基片11的背面研磨，其中，首先将研磨执行到中途，然后施加湿抛光或干抛光。
在已经受了背面研磨的半导体基片11的背面上，形成绝缘层33，提供用于建立与内部贯通电极12连接的通孔，并且形成焊盘31。在这之后，半导体基片11被分成芯片，其每一个都构成具有贯通电极的半导体芯片10(参考图10B)。在此，焊盘形成在背面一侧，但是它可以代替地形成在表面一侧，具体地形成在内部贯通电极12上或者连接布线16上。进而，焊盘还可以既形成在表面上又形成在背面上。如图3所示，其显示了根据本发明的三维器件，在背面一侧具有焊盘31的半导体芯片10与在表面一侧具有焊盘32的半导体芯片20连接，其中，通过半导体芯片10的焊盘31和半导体芯片20的焊盘32建立两个芯片的连接。在此，为了确保半导体芯片10和20的可靠性和电特性，希望用树脂型胶粘剂34密封半导体芯片10和20之间的连接部分。
在上述实施例中，贯通电极已用于在其上形成晶体管元件、电容元件或电阻元件的半导体芯片中，但是贯通电极同样可以用于在其上未形成晶体管的内插器或其类似物中。
如上所述，通过本实施例的生产过程能够形成贯通电极和半导体器件。本发明的说明的特征使得可以获得电容值小且易于生产的贯通电极以及能够高速传送数据的具有这种贯通电极的三维半导体器件。
已关于其特定实施例说明了本发明，可以理解，本发明并不限于此，在不背离本发明的精神和范围的情况下，可以进行各种改变和修改。进而，上述实施例包含了本发明的各个方面，并且通过适当结合披露的组成特征，能够从这些实施例中提取本发明的各个方面。例如，即使披露的组成特征清除一些组成特征也具有预定效果的本发明的任何方面，也能够被提取作为发明。

Claims (18)

1.一种贯通电极，其穿透半导体基片并且与所述半导体基片绝缘隔离，所述贯通电极包含：
内部贯通电极；
四边形环状半导体；以及
外围贯通电极，
其中，所述四边形环状半导体围绕所述内部贯通电极形成，并且所述外围贯通电极围绕所述四边形环状半导体形成。
2.根据权利要求1所述的贯通电极，其中，所述四边形环状半导体和所述外围贯通电极均处于未供应电势的浮置状态。
3.根据权利要求2所述的贯通电极，其中，所述内部贯通电极、所述四边形环状半导体和所述外围贯通电极通过绝缘层相互绝缘隔离。
4.根据权利要求2所述的贯通电极，其中：
所述内部贯通电极包括柱形半导体和内部贯通导电层；
所述柱形半导体具有方形或矩形横截面形状；
以所述四边形环状半导体和所述柱形半导体的相对面之间同样间隔的方式布置所述柱形半导体；并且
用所述内部贯通导电层填充所述四边形环状半导体和所述柱形半导体的相对面之间的空间。
5.根据权利要求2所述的贯通电极，其中：
所述内部贯通电极包括多个柱形半导体和内部贯通导电层；
所述柱形半导体中的每一个都具有方形或矩形横截面形状；
以所述四边形环状半导体和所述柱形半导体的相对面之间以及相邻的所述柱形半导体之间同样间隔的方式布置所述柱形半导体；并且
用所述内部贯通导电层填充所述四边形环状半导体和所述柱形半导体的相对面之间以及相邻的所述柱形半导体之间的空间。
6.根据权利要求4或5所述的贯通电极，其中，所述柱形半导体通过内部贯通电极绝缘层与所述内部贯通导电层绝缘隔离。
7.根据权利要求2所述的贯通电极，其中，所述四边形环状半导体通过所述内部贯通电极绝缘层与所述内部贯通导电层绝缘隔离，并且通过所述外围贯通电极绝缘层与所述外围贯通导电层绝缘隔离。
8.根据权利要求2所述的贯通电极，其中，所述外围贯通电极包括所述外围贯通导电层和所述外围贯通电极绝缘层，并且通过所述外围贯通电极绝缘层与所述四边形环状半导体和所述半导体基片绝缘隔离。
9.根据权利要求2所述的贯通电极，其中，组成所述外围贯通电极的所述外围贯通导电层和所述外围贯通电极绝缘层中每一个的厚度，分别小于组成所述内部贯通电极的所述内部贯通导电层和所述内部贯通电极绝缘层中各自一个的厚度。
10.根据权利要求2所述的贯通电极，进一步包含：
布置在所述外围贯通电极外面的至少一个外围层，所述至少一个外围层包括四边形环状半导体和外围贯通电极。
11.根据权利要求1所述的贯通电极，其中，所述内部贯通电极直接连接到焊盘，或者经由连接布线间接连接到焊盘。
12.一种通过堆叠半导体芯片形成的半导体器件，所述半导体芯片中的每一个都包含：
内部贯通电极，其穿透半导体基片；
四边形环状半导体，其围绕所述内部贯通电极形成；以及
外围贯通电极，其围绕所述四边形环状半导体的外围形成。
13.根据权利要求12所述的半导体器件，其中，所述四边形环状半导体和所述外围贯通电极均处于未供应电势的浮置状态。
14.根据权利要求13所述的半导体器件，其中，所述内部贯通电极包括多个柱形半导体和内部贯通导电层，并且通过内部贯通电极绝缘层与所述四边形环状半导体绝缘隔离。
15.根据权利要求13所述的半导体器件，
其中，以所述四边形环状半导体和所述柱形半导体的相对面之间或者相邻的所述柱形半导体之间同样间隔的方式布置所述多个柱形半导体；并且
其中，用所述内部贯通导电层填充所述四边形环状半导体和所述柱形半导体的相对面之间以及相邻的所述柱形半导体之间的空间。
16.根据权利要求13所述的半导体器件，其中，所述柱形半导体中的每一个通过所述内部贯通电极绝缘层与所述内部贯通导电层绝缘隔离。
17.根据权利要求13所述的半导体器件，进一步包含：
布置在所述外围贯通电极外面的至少一个外围层，所述至少一个外围层包括四边形环状半导体和外围贯通电极。
18.根据权利要求12所述的半导体器件，
其中，所述内部贯通电极直接连接到焊盘，或者经由连接布线间接连接到焊盘；并且
其中，所述半导体芯片通过所述焊盘进行堆叠。
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