CN1210369A - 半导体器件及其制造方法 - Google Patents

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大芦敏行
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Abstract

本发明的目的是防止半导体器件的接触孔形成时半导体衬底被过刻蚀以及接触点进入半导体衬底。用氮化硅膜覆盖半导体存储器等下部布线,在其上形成氧化硅膜的层间绝缘膜。接触孔的形成如下:首先用各向异性刻蚀对层间绝缘膜进行开口,其次从该开口起用各向同性刻蚀除去氮化硅膜。如果有残留的氧化膜,则对其进行各向异性的氧化膜刻蚀,开口到半导体衬底。

Description

半导体器件及其制造方法
本发明涉及使用了自对准接触点(self contact)的半导体器件及其制造方法。更详细地说，涉及改善了自对准接触点的形成方法并得到特性稳定的接触点的半导体器件及其制造方法。
随着半导体存储器的存储容量的趋于大规模化，在其中使用的存储元件也趋于微细化。与此相随，存储元件内的接触点孔(例如DRAM存储单元的位线接触点)的直径和布线间隔(例如DRAM存储单元的传输门)也逐渐缩小。但是，在这种情况下，在光刻工艺中能形成的孔直径中，由于光刻工艺的重合以及尺寸误差的限制，存在有该接触点孔中形成的上部布线(例如DRAM存储单元的位线)与栅电极短路的可能性的问题。
图11是示出现有的半导体器件的布线结构的一例的图。在图中，1是半导体衬底，1a是源/漏区，2是分离绝缘膜，3是栅绝缘膜，4是栅电极，5是栅电极4的上面的绝缘膜，6是栅电极4的侧面的绝缘膜，10是层间绝缘膜。此外，11是位线，12是位线接触点。在现有例中，如图11所示，存在位线接触点12与栅电极4接触的情况。
图12是示出为了解决以上那样的问题而采用的自对准接触点的结构的剖面图。在图12中，由于与图11相同的符号表示相同或相当的部分，故省略重复的说明。此外，7是覆盖绝缘膜5、6的、在半导体衬底的整个面上形成的绝缘膜(氧化硅膜)，9是在绝缘膜7上形成的氮化硅膜。在该例中，位线接触点12通过氮化硅膜9的开口部到达半导体衬底1的源/漏区1a。
通过使用这样的自对准接触孔，可防止上部的布线与下部的布线的短路。但是，在图12中示出的那种结构的情况下，由于在接触孔开口时也刻蚀硅衬底1，故存在接触孔底部比源/漏区1a还靠下，源/漏区1a与硅衬底1间的结电流变大的问题。
此外，在接触孔开口时用各向异性干法刻蚀进行氮化硅膜9的除去的情况下，氮化硅膜9遗留在接触孔的侧壁。结果，存在接触孔与衬底1的接触面积变小、接触电阻增大的问题。
图13是示出这样的现有的半导体器件的制造方法的图。由于与图12相同的符号表示相同或相当的部分，故省略重复的说明。
首先，图13(a)示出利用氧化膜的各向异性干法刻蚀刻蚀了层间绝缘膜10(氧化膜)并设置了开口10a的状态。此时，由于氧化膜与氮化膜的刻蚀率的比(选择比)约20，故不进行氮化膜9的刻蚀。
其次，如图13(b)所示，从层间绝缘膜10的开口10a开始用各向异性干法刻蚀除去阻挡氮化膜9和下敷氧化膜7，对位线接触点进行开口。此时，由于该氮化膜和氧化膜的各向异性干法刻蚀的对于硅衬底的选择比小至1，故因过刻蚀也刻蚀了硅衬底1。
其次，如图13(c)所示，形成位线11和位线接触点12。
在这样的制造方法中，存在接触点12的底部比源/漏区1a还靠下，源/漏区1a与硅衬底1间的结电流变大的问题。
此外，氮化硅膜9遗留在接触孔的侧壁，存在接触孔与衬底1的接触面积变小、接触电阻增大的问题。
如以上所说明的那样，在现有的半导体器件的制造方法和由该制造方法制造的半导体器件中，存在接触孔开口时硅衬底也被刻蚀、接触点穿透衬底的导电区的问题，使半导体器件的特性变得不稳定。
本发明是为了解决这样的问题而完成的，本发明打算提供改善了接触孔的形成方法并具备稳定的接触点的半导体器件。
本发明的半导体器件的特征在于，包括：半导体衬底；在该半导体衬底上形成的多个第1导电部；至少沿该第1导电部的表面形成的第1绝缘膜；在包含该第1绝缘膜的表面的所述半导体衬底的整个面上形成的第2绝缘膜；在该第2绝缘膜上形成的第3绝缘膜；在该第3绝缘膜上形成的第2导电部；以及从所述第2导电部开始至少贯通所述第3绝缘膜和所述第2绝缘膜并通过所述多个第1导电部中相邻的导电部之间到达所述半导体衬底的接触点部，所述接触点部在所述第2绝缘膜部分具有在直径方向呈帽沿状扩大的形状。
此外，本发明的半导体器件的特征在于：将所述第1导电部作为字线，将所述第2导电部作为位线，将所述接触点部作为位线接触点。
此外，本发明的半导体器件的特征在于：备有在所述第3绝缘膜中形成的多个第3导电部，所述接触点部通过所述多个第3导电部中相邻的导电部之间。
此外，本发明的半导体器件的特征在于：将所述第1导电部作为字线，将所述第3导电部作为位线，将所述第2导电部作为存储节点，将所述接触点部作为存储节点接触点。
此外，本发明的半导体器件的特征在于：将所述半导体衬底定为硅衬底，将所述第1绝缘膜定为氧化硅膜，将所述第2绝缘膜定为氮化硅膜。
此外，本发明的半导体器件的制造方法的特征在于，包括：在半导体衬底上形成多个第1导电部的第1工序；至少在所述多个第1导电部的表面上形成第1绝缘膜的第2工序；在所述半导体衬底的整个面上形成第2绝缘膜以覆盖所述第1绝缘膜的第3工序；在所述第2绝缘膜上形成第3绝缘膜的第4工序；在所述第3绝缘膜中在所述多个第1导电部中的相邻的导电部之间形成到达所述第2绝缘膜的第5工序；以及从该开口起利用各向同性刻蚀除去所述第2绝缘膜并在所述第2绝缘膜的位置上形成呈帽沿状扩大的空隙部的第6工序。
此外，本发明的半导体器件的制造方法的特征在于：包括在所述第6工序之后利用各向异性干法刻蚀除去遗留在所述开口中的所述第1绝缘膜的第7工序。
此外，本发明的半导体器件的制造方法的特征在于：包括在所述第6工序或第7工序之后在所述第3绝缘膜上形成覆盖所述开口的第2导电部和从该第2导电部延伸到所述开口内的接触点部的第8工序。
此外，本发明的半导体器件的制造方法的特征在于：所述半导体衬底是硅衬底，所述第1绝缘膜是氧化硅膜，所述第2绝缘膜是氮化硅膜。
图1是表示本发明的实施例1的半导体器件的结构的剖面图。
图2是表示本发明的实施例2的半导体器件的制造方法的工序的图。
图3是表示本发明的实施例2的半导体器件的制造方法的工序的图。
图4是表示本发明的实施例2的半导体器件的制造方法的工序的图。
图5是表示本发明的实施例3的半导体器件的结构的剖面图。
图6是表示本发明的实施例4的半导体器件的制造方法的工序的图。
图7是表示本发明的实施例4的半导体器件的制造方法的工序的图。
图8是表示本发明的实施例5的半导体器件的结构的剖面图。
图9是表示本发明的实施例6的半导体器件的结构的剖面图。
图10是表示本发明的实施例7的半导体器件的结构的剖面图。
图11是表示现有的半导体器件的布线结构的一例的图。
图12是表示现有的半导体器件的自对准接触点的结构的剖面图。
图13是表示现有的半导体器件的制造方法的工序图。
以下，参照附图说明本发明的实施例。再有，图中相同的符号表示相同或相当的部分。
实施例1
图1是表示本发明的实施例1的半导体器件的结构的剖面图。在图1中，1是硅半导体衬底，2是分离绝缘膜(氧化硅膜)，3是绝缘膜(栅绝缘膜)，4是作为第1导电部的栅电极，5是栅电极4的上表面的绝缘膜(氧化硅膜)，6是栅电极4的侧面的绝缘膜(氧化硅膜)，7是覆盖绝缘膜5、6而在半导体衬底1的整个面上形成的绝缘膜(基底氧化硅膜)。用绝缘膜5、6、7作为整体构成覆盖栅电极4的第1绝缘膜8。
其次，9是在第1绝缘膜8上形成的作为第2绝缘膜的氮化硅膜，10是在第2绝缘膜9(氮化硅膜)上形成的作为第3绝缘膜的层间绝缘膜(氧化硅膜)。
此外，11是覆盖层间绝缘膜10的开口10a而形成的作为第2导电部的位线。12是从位线11延伸到开口10a的作为接触点部的位线接触点，其下部贯通绝缘膜7，通过侧面绝缘膜6之间到达半导体衬底1。13是该接触点部12在第2绝缘膜9的位置上呈帽沿状扩大的扩大部。或者也可称为呈环状变宽的部分。此外，接触点部12的底部不向半导体衬底1的内部突出，在其表面与在半导体衬底1上形成的导电区1a(源/漏区)导通。
如上所述那样来构成本实施例1的半导体器件，接触点部12在第2绝缘膜9的位置上具有呈帽沿状扩大的部分，同时其底部在实际上不挖去半导体衬底1的情况下与半导体衬底1相接。因而，可使接触点部12与导电区1a的连接稳定，半导体器件的特性稳定。
此外，由于在接触点部12的部分除去了第1绝缘膜8(氧化膜)和第2绝缘膜9(氮化硅膜)，故可增大接触点部12的接触面积，可减小接触电阻。
实施例2
其次，参照图2～图4说明本发明的实施例2的半导体器件的制造方法。该制造方法适用于实施例1中示出的半导体器件的制造。因为有对于图面的各页必须附以不同的图号的限制，故示出图3(a)是图2(e)的继续、图4(a)是图3(d)的继续的一系列的工序。
首先，如图2(a)所示，准备硅半导体衬底1。
其次，如图2(b)所示，在半导体衬底1中形成元件分离绝缘膜2。在该例中，元件分离绝缘膜2例如使用LOCOS氧化膜。
其次，如图2(c)所示，在半导体衬底1的表面上形成例如厚度为10nm的薄的绝缘膜3。在该例中，绝缘膜3是作为栅绝缘膜的氧化硅膜。
其次，在该绝缘膜3上形成多个在上表面层叠了绝缘膜5(例如厚度为50nm)的第1导电部4(例如厚度为50nm)(第1工序)。该导电部4的宽度例如是0.25微米，相邻的第1导电部4的间隔例如是0.35微米。在该例中，绝缘膜5是CVD氧化硅膜，第1导电部4是栅电极，用多晶硅或多晶硅和WSi等的金属硅化物膜的层叠膜来形成该栅电极。
其次，如图2(d)所示，形成覆盖第1导电部4和上表面的绝缘膜5的侧面的侧面绝缘膜6(栅侧壁)。侧面绝缘膜6的厚度例如定为50nm。在该例中，用氧化硅膜形成侧面绝缘膜6。
其次，如图2(e)所示，利用淀积法在半导体衬底1的整个面上形成绝缘膜7(下敷氧化膜)。该下敷氧化膜7的厚度例如是20nm，用CVD氧化膜来形成。利用以上述方式形成的第1导电部4(栅电极)上表面的绝缘膜5、侧面的绝缘膜6和绝缘膜7(下敷氧化膜)作为整体构成覆盖第1导电部(栅电极)4的第1绝缘膜8(第2工序)。
其次，如图3(a)所示，在第1绝缘膜8上全面地形成第2绝缘膜9(阻挡氮化硅膜)(第3工序)。在该例中，利用淀积法形成例如厚度为50nm的CVD氮化硅膜。
其次，如图3(b)所示，在第2绝缘膜9(阻挡氮化硅膜)上形成层间绝缘膜10作为第3绝缘膜(第4工序)。
其次，如图3(c)所示，在层间绝缘膜10的整个面上涂敷光致抗蚀剂10b，对光致抗蚀剂10b进行图形刻蚀，形成开口10c。将该开口10c的直径定为例如0.30微米。在该例中，该开口成为位线接触点的开口。
其次，如图3(d)所示，从光致抗蚀剂10b的开口10c起利用刻蚀除去层间绝缘膜10(第5工序)。此时，对于层间绝缘膜10使用氧化膜的各向异性干法刻蚀。由于层间绝缘膜10(氧化膜)与第2绝缘膜9(氮化膜)的刻蚀率的比(选择比)约为20，故不进行氮化膜的刻蚀。
其次，如图4(a)所示，除去光致抗蚀剂。到以上为止的工序与现有的制造方法相同。
其次，如图4(b)所示，从层间绝缘膜10的开口10a起用热磷酸等的各向同性湿法刻蚀除去第2绝缘膜9(阻挡氮化膜)(第6工序)。此时，在图示的○标记部在横方向上对氮化膜进行刻蚀，形成呈帽沿状的空隙。此外，由于热磷酸的氮化膜与氧化膜的选择比为100以上，故几乎不刻蚀绝缘膜7(下敷氧化膜)。
其次，如图4(c)所示，利用各向异性氧化膜干法刻蚀除去第1绝缘膜8(下敷氧化膜7等)，将开口10a延伸到下方(第7工序)。即，在不使第1导电部4露出的情况下进行自对准刻蚀。在该各向异性氧化膜干法刻蚀中，第1绝缘膜8(氧化膜)与半导体衬底1(硅)的选择比是10以上。因而，不会因刻蚀而挖去半导体衬底1。
其次，如图4(d)所示，填满开口10a，形成第2导电部11和接触点部12以便覆盖开口10a。第2导电部11的厚度例如定为100nm，用多晶硅或多晶硅和WSi等的金属硅化物膜的层叠膜来形成。
接触点部12用多晶硅形成，在第2绝缘膜9的位置上填满呈环状扩大的空隙部，形成帽沿状部13(环状部)(第8工序)。接触点部12的底部与半导体衬底1的预先形成的导电区1a(在图4(d)中为了简化未图示。参照图1)相接，进行电连接。
在该例中，第2导电部11成为位线，接触点部12成为位线接触点。
在本实施例2中，由于如上述那样制造半导体器件，故相对于半导体衬底1形成来自不与第1导电部4(例如，下部布线、字线等)短路的上部的自对准接触点，同时可在实际上不削去半导体衬底1的表面的情况下形成稳定的接触点。
此外，由于在接触点部12的部分中除去第1绝缘膜8(氧化膜)上的第2绝缘膜9(氮化硅膜)，故可增大相对于半导体衬底1的接触点部12的接触面积，可减小接触电阻。
实施例3
图5是表示本发明的实施例3的半导体器件的结构的剖面图。图5的结构与图1的结构的不同点在于：在图1中存在的绝缘膜7(基底氧化硅膜)在图5中不存在。因而，此时由绝缘膜5和绝缘膜6构成第1绝缘膜8a。
在半导体衬底1的整个面上形成第2绝缘膜(氮化硅膜)9，以便覆盖该第1绝缘膜8a。然后，形成接触点部12，使其贯通层间绝缘膜10和第2绝缘膜9(氮化硅膜)并到达半导体衬底1的表面。
接触点部12在第2绝缘膜9的部分具有呈帽沿状(环状)扩大的扩大部13，同时其底部不向半导体衬底1的内部突出，在其表面与在半导体衬底1上形成的导电区1a(源/漏区)导通。该特征与图1相同。
因为其他方面与图1相同，故为了节省重复，省略详细的说明。在该实施例3中也具有与实施例1相同的效果。
实施例4
其次，参照图6～图7，说明本发明的实施例4的半导体器件的制造方法。该制造方法适用于实施例3中示出的半导体器件的制造。
首先，实施与从图2(a)到图2(d)示出的工序相同的工序。避免重复的说明。在该实施例4中，利用图2(d)中示出的第1导电部4上的绝缘膜5和侧面绝缘膜6构成第1绝缘膜8a(第2工序)。
其次，如图6(a)所示，在第1绝缘膜8a上全面地形成第2绝缘膜9(阻挡氮化硅膜)(第3工序)。在该例中，利用淀积法形成CVD氮化硅膜。
其次，如图6(b)所示，在第2绝缘膜9(阻挡氮化硅膜)上形成层间绝缘膜10(第4工序)。
其次，如图6(c)所示，在层间绝缘膜10的整个面上涂敷光致抗蚀剂10b，对光致抗蚀剂10b进行图形刻蚀，形成开口10c。在该例中，该开口成为位线接触点的开口。
其次，如图6(d)所示，从光致抗蚀剂10b的开口10c起利用刻蚀除去层间绝缘膜10(第5工序)。此时，对于层间绝缘膜10使用氧化膜的各向异性干法刻蚀。由于层间绝缘膜10(氧化膜)与第2绝缘膜9(氮化膜)的刻蚀率的比(选择比)约为20，故不进行氮化膜的刻蚀。
其次，如图7(a)所示，除去光致抗蚀剂。到以上为止的工序与现有的制造方法相同。
其次，如图7(b)所示，从层间绝缘膜10的开口10a起用热磷酸等的各向同性湿法刻蚀除去第2绝缘膜9(阻挡氮化膜)(第6工序)。此时，在图示的○标记部在横方向上对氮化膜进行刻蚀，形成呈帽沿状的空隙。此外，由于热磷酸的氮化膜与氧化膜的选择比为100以上，故几乎不刻蚀第1绝缘膜8a。即，在不使第1导电部4露出的情况下进行自对准刻蚀。此外，半导体衬底1也几乎不被刻蚀。
其次，如图7(c)所示，填满开口10a，形成第2导电部11和接触点部12以便覆盖开口10a(第8工序)。接触点部12在第2绝缘膜9的位置上填满呈环状扩大的空隙部，形成帽沿状部13(环状部)。接触点部12的底部与半导体衬底1的预先形成的导电区1a(在图7(c)中为了简化未图示。参照图5)相接，进行电连接。
在该例中，第2导电部11成为位线，接触点部12成为位线接触点。
如果将以上那样的本实施例4的制造工序与实施例2的制造工序相比，则在本实施例4中，不需要实施例2中存在的绝缘膜7的形成工序和其后的对于绝缘膜7的开口工序，以后是相同的工序。
如上所述，按照本实施例4的半导体器件的制造方法，相对于半导体衬底1形成来自不与第1导电部4(例如，下部布线、字线等)短路的上部的自对准接触点，同时可在实际上不削去半导体衬底1的表面的情况下形成稳定的接触点。
此外，由于在接触点部12的部分中除去第1绝缘膜8a(氧化膜)上的第2绝缘膜9(氮化硅膜)，故可增大相对于半导体衬底1的接触点部12的接触面积，可减小接触电阻。
实施例5
图8是表示本发明的实施例5的半导体器件的结构的剖面图。
图8的结构与图5的结构的不同在于：图5中存在的侧面绝缘膜6在图8中不存在。另一方面，在图8中，14是以覆盖绝缘膜5和第1导电部4的表面(包含侧面)的方式形成的薄的绝缘膜(氧化硅膜)。
在半导体衬底1的整个面上形成第2绝缘膜(氮化硅膜)，以便覆盖该薄的绝缘膜14。形成接触点部12，使其贯通层间绝缘膜10和第2绝缘膜9(氮化硅膜)并到达半导体衬底1的表面。
接触点部12在第2绝缘膜9的部分呈帽沿状(环状)扩大，同时其底部不向半导体衬底1的内部突出，在其表面与在半导体衬底1上形成的导电区1a(源/漏区)导通。该特征与图1相同。
因为其他方面与图3相同，故为了节省重复，省略详细的说明。在该实施例5中也具有与实施例1相同的效果。
实施例6
图9是表示本发明的实施例6的半导体器件的结构的剖面图。
在图9中，下部L的布线结构具有与实施例1的结构实际上相同的结构。
在该下部L上形成中间部M的布线结构。除了在第3绝缘膜10上形成该中间部M的布线结构这一点以外，具有与实施例1的结构相同的结构。4-2是在中间部M中形成的第3导电部。10-2是中间部的第3绝缘层，13-2是接触点部12的帽沿部。
第2导电部11在中间部的第3绝缘层10～2上形成，接触点部12从该处起贯通中间部的第3绝缘膜10-2和下部的第3绝缘膜10，到达半导体衬底1。此外，接触点部12通过中间部的相邻的第3导电部4-2之间，再通过下部的相邻的第1导电部4之间，与半导体衬底1的导电区1a相接。
这里，如果将下部的第3绝缘膜10和中间部的第3绝缘膜10-2合在一起看成第3绝缘膜，则可以说在该第3绝缘膜中形成了中间部的第3导电部4-2。再有，在图9中，示出了与下部L的布线结构同样地形成中间部M的布线结构的例子，但该结构不一定需要相同。
此外，接触点部12在中间部M中也具有帽沿状部13-2，但没有该帽沿状部也没有关系。
如上述那样构成本实施例6的半导体器件，接触点部12在第2绝缘膜9的位置上具有呈帽沿状扩大的部分，同时其底部在实际上不挖去半导体衬底1的情况下与半导体衬底1相接。因而，可使接触点部12与导电区1a的连接稳定，半导体器件的特性稳定。
此外，由于在接触点部12的部分除去了第1绝缘膜8(氧化膜)和第2绝缘膜9(氮化硅膜)，故可增大接触点部12的接触面积，可减小接触电阻。
再有，图9中示出的半导体器件的制造方法，除了将布线结构作成2层以外，可应用实施例2中已说明的制造方法来制造。下部的第2绝缘膜9的刻蚀用各向同性刻蚀来进行，而中间部的第2绝缘膜9-2的刻蚀既可用各向同性刻蚀来进行，也可用各向异性刻蚀来进行。由于其他的制造工序可参照实施例2来理解，故为了避免重复而省略详细的说明。
实施例7
图10是表示本发明的实施例7的半导体器件的结构的剖面图。该图10的结构类似于图9的结构。
与图9的结构的不同点在于：第2导电部11用作电容器的下部电极形成得较大。此外，15是电容器用的电介质膜，16是电容器用的的上部电极。因为其他的结构与图9相同，故省略详细的说明。
该实施例7例如将下部的第1导电部4作为字线来使用，将中间部的第3导电部4-2作为位线来使用将第2导电部11作为存储节点来使用，将接触点部12作为存储节点接触点来使用，适合于构成半导体存储器。
在该实施例7中也可得到与实施例6相同的效果。
此外，由于从图9的结构的制造方法也容易理解图10的结构的制造方法，故为了避免重复而省略详细的说明。
如以上所说明的那样，按照本发明，接触点具有呈帽沿状扩大的部分，同时具有足够的直径，其底部在实际上不挖去半导体衬底的情况下与半导体衬底的表面相接。因而，可得到上部布线与下部布线不短路的接触点，同时可防止接触孔形成时的衬底削去，可得到接触点与半导体衬底的导电区的连接稳定的、因而特性稳定的半导体器件。

Claims (9)

1．一种半导体器件，其特征在于：
包括：半导体衬底；在该半导体衬底上形成的多个第1导电部；至少沿该第1导电部的表面形成的第1绝缘膜；在包含该第1绝缘膜的表面的所述半导体衬底的整个面上形成的第2绝缘膜；在该第2绝缘膜上形成的第3绝缘膜；在该第3绝缘膜上形成的第2导电部；以及从所述第2导电部起至少贯通所述第3绝缘膜和所述第2绝缘膜并通过所述多个第1导电部中相邻的导电部之间到达所述半导体衬底的接触点部，
所述接触点部在所述第2绝缘膜部分具有在直径方向呈帽沿状扩大的形状。
2．如权利要求1所述的半导体器件，其特征在于：将所述第1导电部作为字线，将所述第2导电部作为位线，将所述接触点部作为位线接触点。
3．一种半导体器件，其特征在于：备有在所述第3绝缘膜中形成的多个第3导电部，所述接触点部通过所述多个第3导电部中相邻的导电部之间。
4．如权利要求3所述的半导体器件，其特征在于：将所述第1导电部作为字线，将所述第3导电部作为位线，将所述第2导电部作为存储节点，将所述接触点部作为存储节点接触点。
5．如权利要求1～4的任一项所述的半导体器件，其特征在于：将所述半导体衬底定为硅衬底，将所述第1绝缘膜定为氧化硅膜，将所述第2绝缘膜定为氮化硅膜。
6．一种半导体器件的制造方法，其特征在于，包括：在半导体衬底上形成多个第1导电部的第1工序；至少在所述多个第1导电部的表面上形成第1绝缘膜的第2工序；在所述半导体衬底的整个面上形成第2绝缘膜以覆盖所述第1绝缘膜的第3工序；在所述第2绝缘膜上形成第3绝缘膜的第4工序；在所述第3绝缘膜中在所述多个第1导电部中的相邻的导电部之间形成到达所述第2绝缘膜的第5工序；以及从该开口起利用各向同性刻蚀除去所述第2绝缘膜并在所述第2绝缘膜的位置上形成呈帽沿状扩大的空隙部的第6工序。
7．如权利要求6所述的半导体器件的制造方法，其特征在于，包括：在所述第6工序之后利用各向异性干法刻蚀除去遗留在所述开口中的所述第1绝缘膜的第7工序。
8．如权利要求6或7所述的半导体器件的制造方法，其特征在于，包括：在所述第6工序或第7工序之后在所述第3绝缘膜上形成覆盖所述开口的第2导电部和从该第2导电部延伸到所述开口内的接触点部的第8工序。
9．如权利要求6～8的任一项所述的半导体器件的制造方法，其特征在于：所述半导体衬底是硅衬底，所述第1绝缘膜是氧化硅膜，所述第2绝缘膜是氮化硅膜。
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