JP2020036171A - アイソレータ及び通信システム - Google Patents
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Abstract
Description
実施形態にかかるアイソレータについて説明する。アイソレータは、入力側回路と出力側回路とを電気的に絶縁しながら信号を伝送するために用いられる。
L33=1/(4π2fP 2C17)・・・数式1
L34=1/(4π2fN 2C29)・・・数式2
L133=1/(4π2fP 2C16)・・・数式3
L134=1/(4π2fN 2C28)・・・数式4
Claims (10)
- 入力側回路及び出力側回路の間に配された第1の信号ラインと、
前記入力側回路及び前記出力側回路の間に配され前記第1の信号ラインと差動対を構成する第2の信号ラインと、
前記第1の信号ラインに電気的に挿入された第1の容量性素子と、
前記第2の信号ラインに電気的に挿入された第2の容量性素子と、
一端が前記第1の信号ラインにおける前記第1の容量性素子と前記出力側回路との間の第1のノードに電気的に接続された第1の誘導性素子と、
一端が前記第2の信号ラインにおける前記第2の容量性素子と前記出力側回路との間の第2のノードに電気的に接続された第2の誘導性素子と、
を備えたアイソレータ。 - 前記第1の誘導性素子の他端は、グランド電位に電気的に接続され、
前記第2の誘導性素子の他端は、グランド電位に電気的に接続されている
請求項1に記載のアイソレータ。 - 前記第1の容量性素子は、基板の上方に配され、
前記第1の誘導性素子は、前記基板と前記第1の容量性素子との間に配され、
前記第2の容量性素子は、前記基板の上方に配され、
前記第2の誘導性素子は、前記基板と前記第2の容量性素子との間に配されている
請求項1又は2に記載のアイソレータ。 - 前記基板の上に配されたグランドパターンをさらに備え、
前記第1の誘導性素子の他端は、前記グランドパターンに電気的に接続され、
前記第2の誘導性素子の他端は、前記グランドパターンに電気的に接続され、
請求項3に記載のアイソレータ。 - 前記第1の誘導性素子は、積層構造を有し、
前記第2の誘導性素子は、積層構造を有する
請求項3に記載のアイソレータ。 - 前記基板に配されたグランドパターンをさらに備え、
前記第1の誘導性素子は、前記グランドパターンと前記第1の容量性素子との間に配された第1のコイルパターンを有し、
前記第2の誘導性素子は、前記グランドパターンと前記第2の容量性素子との間に配された第2のコイルパターンを有する
請求項5に記載のアイソレータ。 - 前記第1の誘導性素子は、前記グランドパターンと前記第1のコイルパターンとの間に配された第3のコイルパターンをさらに有し、
前記第2の誘導性素子は、前記グランドパターンと前記第3のコイルパターンとの間に配された第4のコイルパターンをさらに有する
請求項5に記載のアイソレータ。 - 前記第1のコイルパターン及び前記第3のコイルパターンは、互いに電気的に接続されており、
前記第2のコイルパターン及び前記第4のコイルパターンは、互いに電気的に接続されている
請求項7に記載のアイソレータ。 - 前記第1の信号ラインにおける前記入力側回路と前記第1の容量性素子との間に電気的に挿入された第3の容量性素子と、
前記第2の信号ラインにおける前記入力側回路と前記第2の容量性素子との間に電気的に挿入された第4の容量性素子と、
一端が前記第1の信号ラインにおける前記入力側回路と前記第3の容量性素子との間の第3のノードに電気的に接続された第3の誘導性素子と、
一端が前記第2の信号ラインにおける前記入力側回路と前記第4の容量性素子との間の第4のノードに電気的に接続された第4の誘導性素子と、
をさらに備えた
請求項1から8のいずれか1項記載のアイソレータ。 - 入力側回路と、
出力側回路と、
前記入力側回路及び前記出力側回路の間に配された請求項1から9のいずれか1項に記載のアイソレータと、
を備えた通信システム。
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