WO2023282040A1

WO2023282040A1 - 半導体装置

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Publication number: WO2023282040A1
Application number: PCT/JP2022/024518
Authority: WO
Inventors: 勇西村
Original assignee: ローム株式会社
Priority date: 2021-07-06
Filing date: 2022-06-20
Publication date: 2023-01-12
Also published as: JPWO2023282040A1; US20240136347A1; DE112022003413T5; CN117616563A

Abstract

半導体装置は、第１半導体素子と、第２半導体素子と、第１コイルを含む絶縁素子と、前記第１コイルと磁気的に結合される第２コイルと、前記第１半導体素子および前記第２半導体素子が搭載された支持基板と、を備えている。前記支持基板は、絶縁性の基材および前記基材に形成された基板配線を含む。前記基板配線は、前記第１半導体素子と前記第１コイルとの間に電気的に介在する第１配線部、および、前記第２半導体素子と前記第２コイルとの間に電気的に介在する第２配線部を含む。前記第２コイルは、前記第１コイルと前記基材との間に配置されている。前記絶縁素子は、前記支持基板に支持されている。

Description

半導体装置

　本開示は、半導体装置に関する。

　ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を駆動させるための半導体装置がある。特許文献１には、このような半導体装置（スイッチ制御装置）の一例が開示されている。特許文献１に記載のスイッチ制御装置は、第１半導体チップ、第２半導体チップ、第３半導体チップ、第１アイランドおよび第２アイランドを備える。第１半導体チップは、コントローラチップであり、入力信号に基づいてスイッチ制御信号を生成するコントローラが集積化されている。第２半導体チップは、ドライバチップであり、第１半導体チップから第３半導体チップを介して入力されるスイッチ制御信号に基づいて、スイッチの駆動制御を行うドライバが集積化されている。第２半導体チップは、第１半導体チップよりも高い電源電圧が印加される。第３半導体チップは、たとえばトランスチップであり、第１半導体チップと第２半導体チップとの間を直流的に絶縁しながら、スイッチ制御信号などの受け渡しを行うトランスが集積化されている。第１アイランドには、第１半導体チップおよび第３半導体チップが搭載されており、第２アイランドには、第２半導体チップが搭載されている。特許文献１に記載のスイッチ制御装置は、第１アイランドと第２アイランドとを互いに離間させることで、第１アイランドを低圧側アイランド、第２ハイランドを高圧側アイランドというように、互いに電源系を分離している。

特開２０１２－２５７４２１号公報

　近年、電気自動車などの用途において、半導体装置の小型化の要請が高まりつつある。しかしながら、特許文献１に記載のスイッチ制御装置は、装置の小型化を図ると、第１アイランドと第２アイランドとの離間距離が小さくなる場合がある。この場合、第１アイランドと第２アイランドとの離間距離を十分に確保することが困難となる。したがって、特許文献１に記載のスイッチ制御装置は、装置の小型化を図ると、当該装置の絶縁耐圧の低下が懸念される。

　本開示は、上記事情に鑑みて考え出されたものであり、小型化を図った場合であっても絶縁耐圧の低下を抑制することが可能な半導体装置を提供することを一の課題とする。

　本開示の半導体装置は、第１半導体素子と、第２半導体素子と、第１コイルを含む絶縁素子と、前記第１コイルと磁気的に結合される第２コイルと、前記第１半導体素子および前記第２半導体素子が搭載された支持基板と、を備えており、前記支持基板は、絶縁性の基材および前記基材に形成された基板配線を含み、前記基板配線は、前記第１半導体素子と前記第１コイルとの間に電気的に介在する第１配線部、および、前記第２半導体素子と前記第２コイルとの間に電気的に介在する第２配線部を含み、前記第２コイルは、前記第１コイルと前記基材との間に配置され、前記絶縁素子は、前記支持基板に支持されている。

　本開示の半導体装置によれば、小型化を図った場合であっても絶縁耐圧の低下を抑制することができる。

図１は、第１実施形態にかかる半導体装置を示す平面図である。図２は、図１の平面図において、封止樹脂を省略した図である。図３は、図２の平面図において、第１半導体素子、第２半導体素子および絶縁素子を想像線で示した図である。図４は、第１実施形態にかかる半導体装置を示す正面図である。図５は、第１実施形態にかかる半導体装置を示す左側面図である。図６は、第１実施形態にかかる半導体装置を示す右側面図である。図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。図８は、図７の一部（第１半導体素子付近）を拡大した部分拡大断面図である。図９は、図７の一部（第２半導体素子付近）を拡大した部分拡大断面図である。図１０は、図７の一部（絶縁素子付近）を拡大した部分拡大断面図である。図１１は、図２のＸＩ－ＸＩ線に沿う断面図である。図１２は、絶縁素子の構成例を示す分解斜視図である。図１３は、第２実施形態にかかる半導体装置を示す平面図であって、封止樹脂を省略した図である。図１４は、図１３のＸＩＶ－ＸＩＶ線に沿う断面図である。図１５は、第３実施形態にかかる半導体装置を示す平面図であって、封止樹脂を省略した図である。図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。図１７は、第３実施形態の変形例にかかる半導体装置を示す平面図であって、封止樹脂を省略した図である。図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。図１９は、第４実施形態にかかる半導体装置を示す断面図であって、図７の断面に対応する。図２０は、図１９の一部（絶縁素子付近）を拡大した部分拡大断面図である。図２１は、第４実施形態にかかる半導体装置を示す断面図であって、図１１の断面に対応する。図２２は、第４実施形態の変形例にかかる半導体装置を示す要部拡大断面図である。図２３は、変形例にかかる半導体装置を示す断面図であって、図７の断面に対応する。図２４は、変形例にかかる半導体装置を示す断面図であって、図７の断面に対応する。図２５は、変形例にかかる絶縁素子を示す要部断面図であって、図１０の断面に対応する。図２６は、変形例にかかる半導体装置を示す断面図であって、図７の断面に対応する。図２７は、変形例にかかる半導体装置を示す断面図であって、図７の断面に対応する。図２８は、変形例にかかる絶縁素子（第１コイルおよび第２コイル）の構成例を示す平面図である。図２９は、変形例にかかる絶縁素子（第１コイルおよび第２コイル）の構成例を示す平面図である。図３０は、変形例にかかる絶縁素子（第１コイルおよび第２コイル）の構成例を示す平面図である。

　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。

　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ（の）上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ（の）上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ（の）上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ（の）上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ（の）上に位置していること」を含む。また、「ある方向に見てある物Ａがある物Ｂに重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。

　図１～図１２は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置の回路基板に表面実装されるものである。半導体装置Ａ１は、第１半導体素子１、第２半導体素子２、絶縁素子３、支持基板４、複数の第１外部端子５１、複数の第２外部端子５２および封止樹脂６を備える。半導体装置Ａ１では、絶縁素子３は、互いに磁気的に結合された第１コイルＬ１および第２コイルＬ２を含む。

　説明の便宜上、半導体装置Ａ１の厚さ方向を「厚さ方向ｚ」という。本開示において「平面視」とは、厚さ方向ｚに見たときをいう。一例として、厚さ方向ｚに対して直交する１つの方向を「第１方向ｘ」という。また、厚さ方向ｚおよび第１方向ｘに直交する方向を「第２方向ｙ」という。

　第１半導体素子１、第２半導体素子２および絶縁素子３は、半導体装置Ａ１の機能中枢となる素子である。図１～図４および図７～図１１に示すように、第１半導体素子１、第２半導体素子２および絶縁素子３はいずれも、個々の素子で構成されている。図１～図３に示すように、第１半導体素子１、第２半導体素子２および絶縁素子３はそれぞれ、平面視において、第２方向ｙを長辺とする矩形状であるが、これらの平面視形状は、図示された例に限定されない。

　第１半導体素子１は、ＩＧＢＴまたはＭＯＳＦＥＴなどのスイッチング素子を駆動するための駆動素子（たとえばゲートドライバ）である。第１半導体素子１は、第１機能回路を有する。第１機能回路は、たとえば、ＰＷＭ制御信号を受信する受信回路と、ＰＷＭ信号に基づきスイッチング素子の駆動を制御するための回路と、絶縁素子３を介して第２半導体素子２へ電気信号を伝送するための送信回路とを含む。当該電気信号は、たとえばモータ近傍に配置された温度センサからの出力信号が挙げられる。図１～図４、図７、図８および図１１に示すように、第１半導体素子１は、支持基板４に搭載される。

　第１半導体素子１は、第１素子主面１０ａおよび第１素子裏面１０ｂを有する。第１素子主面１０ａおよび第１素子裏面１０ｂは、厚さ方向ｚに離間する。図８に示すように、第１素子主面１０ａは、厚さ方向ｚ下方を向き、支持基板４に対向する。第１素子裏面１０ｂは、厚さ方向ｚ上方を向く。第１素子主面１０ａおよび第１素子裏面１０ｂはそれぞれ、平坦である。

　第１半導体素子１は、図７、図８および図１１に示すように、第１基板１１、第１配線層１２、第１絶縁層１３および複数の第１パッド１４を含む。

　第１基板１１は、図８に示すように、上記第１機能回路が形成された第１機能面１１ａを有する。第１機能面１１ａは、厚さ方向ｚ下方を向く。第１基板１１の構成材料は、たとえば半導体材料を含んでおり、当該半導体材料は、たとえばＳｉ（シリコン）、ＳｉＣ（炭化ケイ素）、ＧａＡｓ（ヒ化ガリウム）、ＧａＮ（窒化ガリウム）あるいはＩｎＰ（リン化インジウム）などのいずれかである。

　第１配線層１２は、図８に示すように、第１機能面１１ａに積層されている。第１配線層１２は、第１機能回路に導通する。図７、図８および図１１に示す例では、第１配線層１２は、二層の層構造であるが、三層以上でもよいし、一層でもよい。第１配線層１２の構成材料は、たとえばＣｕ（銅）またはＣｕ合金である。

　第１絶縁層１３は、図８に示すように、第１機能面１１ａに積層されている。第１絶縁層１３は、図７、図８および図１１に示すように、第１配線層１２を覆う。第１絶縁層１３の構成材料は、たとえばガラスを含み、当該ガラスは、たとえばＳｉＯ₂（二酸化ケイ素）を含む。

　複数の第１パッド１４は、図８に示すように、第１素子主面１０ａに設けられている。複数の第１パッド１４はそれぞれ、第１配線層１２を介して、上記第１機能回路に導通する。複数の第１パッド１４の各構成材料は、たとえばＣｕまたはＣｕ合金である。当該構成材料は、ＣｕまたはＣｕ合金のいずれでもなく、Ａｌ（アルミニウム）またはＡｌ合金でもよい。複数の第１パッド１４は、図２、図７、図８および図１１に示すように、複数の電極１４１および複数の電極１４２を含む。後に詳述される構成から理解されるように、複数の電極１４１は、絶縁素子３の第１コイルＬ１に導通し、複数の電極１４２は、複数の第１外部端子５１に導通する。複数の電極１４１は、図２、図７および図１１に示すように、複数の電極１４２よりも、第１方向ｘにおいて、絶縁素子３の近くに配置されている。

　図８に示すように、第１半導体素子１は、第１絶縁層１３および複数の第１パッド１４（複数の電極１４１，１４２）がそれぞれ、第１素子主面１０ａにおいて露出する。半導体装置Ａ１では、第１素子主面１０ａが厚さ方向ｚ下方を向くことから、第１絶縁層１３および複数の第１パッド１４は、第１半導体素子１の下面（厚さ方向ｚ下方を向く面）において露出する。第１絶縁層１３の厚さ方向ｚ下方の表面と、複数の第１パッド１４の各々の厚さ方向ｚ下方の表面とは、面一である。たとえば、第１素子主面１０ａに鏡面加工を施すことで、これらの表面が面一となる。第１素子主面１０ａは、第１絶縁層１３の厚さ方向ｚ下方の表面と、複数の第１パッド１４の各々の厚さ方向ｚ下方の表面とによって構成される。第１素子裏面１０ｂは、第１基板１１の厚さ方向ｚ上方の表面によって構成される。

　第２半導体素子２は、上記スイッチング素子の駆動を制御するための制御素子（たとえばゲートドライバのコントローラ）である。第２半導体素子２は、第２機能回路を有する。第２機能回路は、たとえば、ＥＣＵなどから入力された制御信号をＰＷＭ信号に変換する回路と、ＰＷＭ信号を絶縁素子３へ伝送するための送信回路と、絶縁素子３を介して第１半導体素子１から電気信号を受ける受信回路とを含む。図１～図４、図７、図９および図１１に示すように、第２半導体素子２は、支持基板４に搭載される。

　第２半導体素子２は、第２素子主面２０ａおよび第２素子裏面２０ｂを有する。第２素子主面２０ａおよび第２素子裏面２０ｂは、厚さ方向ｚに離間する。図９に示すように、第２素子主面２０ａは、厚さ方向ｚ下方を向き、支持基板４に対向する。第２素子裏面２０ｂは、厚さ方向ｚ上方を向く。第２素子主面２０ａおよび第２素子裏面２０ｂはそれぞれ、平坦である。

　第２半導体素子２は、図７、図９および図１１に示すように、第２基板２１、第２配線層２２、第２絶縁層２３および複数の第２パッド２４を含む。

　第２基板２１は、図９に示すように、上記第２機能回路が形成された第２機能面２１ａを有する。第２機能面２１ａは、厚さ方向ｚ下方を向く。第２基板２１の構成材料は、たとえば半導体材料を含んでおり、当該半導体材料は、たとえばＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＮあるいはＩｎＰなどのいずれかである。

　第２配線層２２は、図９に示すように、第２機能面２１ａに積層されている。第２配線層２２は、第２機能回路に導通する。図７、図９および図１１に示す例では、第２配線層２２は、二層の層構造であるが、三層以上でもよいし、一層でもよい。第２配線層２２の構成材料は、たとえばＣｕまたはＣｕ合金である。

　第２絶縁層２３は、図９に示すように、第２機能面２１ａに積層されている。第２絶縁層２３は、図７、図９および図１１に示すように、第２配線層２２を覆う。第２絶縁層２３の構成材料は、たとえばガラスを含み、当該ガラスは、たとえばＳｉＯ₂を含む。

　複数の第２パッド２４は、図９に示すように、第２素子主面２０ａに設けられている。複数の第２パッド２４はそれぞれ、第２配線層２２を介して、上記第２機能回路に導通する。複数の第２パッド２４の各構成材料は、たとえばＣｕまたはＣｕ合金である。当該構成材料は、ＣｕまたはＣｕ合金のいずれでもなく、ＡｌまたはＡｌ合金でもよい。複数の第２パッド２４は、図２、図７、図９および図１１に示すように、複数の電極２４１および複数の電極２４２を含む。後に詳述される構成から理解されるように、複数の電極２４１は、絶縁素子３の第２コイルＬ２に導通し、複数の電極２４２は、複数の第２外部端子５２に導通する。複数の電極２４１は、図２、図７および図１１に示すように、複数の電極２４２よりも、第１方向ｘにおいて、絶縁素子３の近くに配置されている。

　図９に示すように、第２半導体素子２は、第２絶縁層２３および複数の第２パッド２４（複数の電極２４１，２４２）がそれぞれ、第２素子主面２０ａにおいて露出する。半導体装置Ａ１では、第２素子主面２０ａが厚さ方向ｚ下方を向くことから、第２絶縁層２３および複数の第２パッド２４は、第２半導体素子２の下面（厚さ方向ｚ下方を向く面）において露出する。第２絶縁層２３の厚さ方向ｚ下方の表面と、複数の第２パッド２４の各々の厚さ方向ｚ下方の表面とは、面一である。たとえば、第２素子主面２０ａに鏡面加工を施すことで、これらの表面が面一となる。第２素子主面２０ａは、第２絶縁層２３の厚さ方向ｚ下方の表面と、複数の第２パッド２４の各々の厚さ方向ｚ下方の表面とによって構成される。第２素子裏面２０ｂは、第２基板２１の厚さ方向ｚ上方の表面によって構成される。

　絶縁素子３は、ＰＷＭ制御信号や他の電気信号を、絶縁状態で伝送するための素子である。絶縁素子３は、たとえばインダクタ結合型である。インダクタ結合型の絶縁素子は、一例では絶縁型トランスである。半導体装置Ａ１では、絶縁素子３は、２つのインダクタ（第１コイルＬ１および第２コイルＬ２）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。図１～図４、図７図１０および図１１に示すように、絶縁素子３は、支持基板４に搭載される。これにより、絶縁素子３は、支持基板４に支持される。図１～図４、図７および図１１に示すように、絶縁素子３は、第１方向ｘにおいて、第１半導体素子１と第２半導体素子２との間に位置する。

　半導体装置Ａ１では、第２半導体素子２は、第１半導体素子１よりも高い電圧を必要とする。たとえば電気自動車またはハイブリッド自動車のインバータ装置においては、第２半導体素子２に要求される電源電圧が０～５Ｖ程度であることに対して、第１半導体素子１に要求される電源電圧は６００Ｖ以上である。この例では、第１半導体素子１と第２半導体素子２との間に著しい電位差が生じることから、第１半導体素子１を含む第１回路と、第２半導体素子２を含む第２回路とが、絶縁素子３によって絶縁されている。つまり、絶縁素子３は、相対的に高電圧の第１半導体素子１を含む第１回路と、相対的に低電圧の第２半導体素子２を含む第２回路とを絶縁する。

　絶縁素子３は、図７、図１０および図１１に示すように、第３素子主面３０ａおよび第３素子裏面３０ｂを有する。第３素子主面３０ａおよび第３素子裏面３０ｂは、厚さ方向ｚに離間する。図７、図１０および図１１に示すように、第３素子主面３０ａは、厚さ方向ｚ上方を向く。第３素子裏面３０ｂは、厚さ方向ｚ下方を向き、支持基板４に対向する。第３素子主面３０ａおよび第３素子裏面３０ｂはそれぞれ、平坦である。

　絶縁素子３は、図７および図１０～図１２などに示すように、第３絶縁層３１、上部配線層３２、下部配線層３３、複数の第３パッド３４、複数の第４パッド３５および複数の接続配線３６を含む。

　第３絶縁層３１は、構成材料にたとえばガラスを含み、当該ガラスは、たとえばＳｉＯ₂を含む。第３絶縁層３１は、図１０および図１２に示すように、中間部３１１、上部被覆部３１２および下部被覆部３１３を含む。図１０に示すように、中間部３１１は、厚さ方向ｚにおいて、上部配線層３２と下部配線層３３との間に介在する。上部被覆部３１２は、中間部３１１の厚さ方向ｚ上方に位置し、上部配線層３２を覆う。下部被覆部３１３は、中間部３１１の厚さ方向ｚ下方に位置し、下部配線層３３を覆う。

　上部配線層３２は、図１０に示すように、中間部３１１よりも厚さ方向ｚ上方に形成されている。上部配線層３２は、第１コイルＬ１および複数の引出配線３２１を含む。

　第１コイルＬ１は、図１０および図１２に示すように、第３素子主面３０ａに設けられている。第１コイルＬ１は、図１０および図１２に示すように、複数の巻回部Ｌ１１を含む。図示された例では、第１コイルＬ１は、４つの巻回部Ｌ１１を含む。巻回部Ｌ１１の数は、４つに限定されず、半導体装置Ａ１の仕様に応じて適宜変更される。複数の巻回部Ｌ１１はそれぞれ、厚さ方向ｚに直交する平面（ｘ－ｙ平面）に沿って巻回されている。複数の巻回部Ｌ１１はそれぞれ、渦巻状に巻回されている。図２に示す例では、複数の巻回部Ｌ１１はそれぞれ、平面視において、楕円状に巻回されているが、この例とは異なり、円形状あるいは矩形状に巻回されていてもよい。複数の巻回部Ｌ１１は、第２方向ｙに沿って配置されている。

　複数の巻回部Ｌ１１はそれぞれ、図７および図１０～図１２に示すように、内方端Ｌ１２および外方端Ｌ１３を有する。内方端Ｌ１２は、各巻回部Ｌ１１のうちの内方の端部であり、外方端Ｌ１３は、各巻回部Ｌ１１のうちの外方の端部である。内方端Ｌ１２は、平面視において、各巻回部Ｌ１１の中心部に位置する。図示された例では、内方端Ｌ１２は、平面視において、各巻回部Ｌ１１の巻回軸に重なる。各巻回部Ｌ１１において、内方端Ｌ１２から各巻回部Ｌ１１に沿って進むと外方端Ｌ１３に至る。内方端Ｌ１２および外方端Ｌ１３は、一方が各巻回部Ｌ１１における電流入力端であり、他方が各巻回部Ｌ１１における電流出力端である。

　複数の引出配線３２１は、上部配線層３２において、複数の巻回部Ｌ１１同士を電気的に接続したり、複数の巻回部Ｌ１１と複数の接続配線３６とを電気的に接続したりする。図７および図１０～図１２に示すように、複数の引出配線３２１には、第２方向ｙの一方側に配置された２つの巻回部Ｌ１１の各外方端Ｌ１３に接続され、且つ、複数の接続配線３６のいずれかに接続されたもの、第２方向ｙの他方側に配置された２つの巻回部Ｌ１１の各外方端Ｌ１３に接続され、且つ、複数の接続配線３６のいずれかに接続されたもの、および、複数の巻回部Ｌ１１の各内方端Ｌ１２と各接続配線３６とに接続されたものがある。一部の引出配線３２１は、図１２に示すように、第１コイルＬ１（各巻回部Ｌ１１）よりも厚さ方向ｚ下方であって、第１コイルＬ１（各巻回部Ｌ１１）と中間部３１１との間に位置するが、この構成と異なり、各巻回部Ｌ１１よりも厚さ方向ｚ上方に配置してもよい。この場合、第１コイルＬ１は、第３素子主面３０ａにおいて露出せず、上部被覆部３１２に覆われる。

　下部配線層３３は、図１０に示すように、中間部３１１よりも厚さ方向ｚ下方に形成されている。下部配線層３３は、第２コイルＬ２および複数の引出配線３３１を含む。

　第２コイルＬ２は、図１０および図１２に示すように、第３素子裏面３０ｂに設けられている。第２コイルＬ２は、厚さ方向ｚにおいて、第１コイルＬ１と支持基板４（後述の基材４１）との間に配置される。第２コイルＬ２は、図１０および図１２に示すように、複数の巻回部Ｌ２１を含む。図示された例では、巻回部Ｌ２１の数は、巻回部Ｌ１１の数と同数、つまり、４つである。巻回部Ｌ２１の数は、４つに限定されず、半導体装置Ａ１の仕様に応じて適宜変更される。複数の巻回部Ｌ２１はそれぞれ、厚さ方向ｚに直交する平面（ｘ－ｙ平面）に沿って巻回されている。複数の巻回部Ｌ２１はそれぞれ、渦巻状に巻回されている。複数の巻回部Ｌ２１はそれぞれ、平面視において、楕円状に巻回されているが、この例と異なり、円形状または矩形状に巻回されていてもよい。図２、図７および図１０に示すように、複数の巻回部Ｌ２１は、平面視において複数の巻回部Ｌ１１に重なる。複数の巻回部Ｌ２１の各々は、複数の巻回部Ｌ１１の各々と磁気的に結合されている。これにより、第１コイルＬ１と第２コイルＬ２とが磁気的に結合されている。

　複数の巻回部Ｌ２１はそれぞれ、図７および図１０～図１２に示すように、内方端Ｌ２２および外方端Ｌ２３を有する。内方端Ｌ２２は、各巻回部Ｌ２１のうちの内方の端部であり、外方端Ｌ２３は、各巻回部Ｌ２１のうちの外方の端部である。内方端Ｌ２２は、平面視において、各巻回部Ｌ２１の中心部に位置する。図示された例では、内方端Ｌ２２は、平面視において、各巻回部Ｌ２１の巻回軸に重なる。各巻回部Ｌ２１において、内方端Ｌ２２から各巻回部Ｌ２１に沿って進むと外方端Ｌ２３に至る。内方端Ｌ２２および外方端Ｌ２３は、いずれか一方が各巻回部Ｌ２１における電流入力端であり、他方が各巻回部Ｌ２１における電流出力端である。

　複数の引出配線３３１は、下部配線層３３において、複数の巻回部Ｌ２１同士を電気的に接続したり、複数の巻回部Ｌ２１と複数の第４パッド３５とを電気的に接続したりする。図７および図１０～図１２に示すように、複数の引出配線３３１には、第２方向ｙの一方側に配置された２つの巻回部Ｌ２１の各外方端Ｌ２３に接続され、且つ、複数の第４パッド３５のいずれかに接続されたもの、第２方向ｙの他方側に配置された２つの巻回部Ｌ２１の各外方端Ｌ２３に接続され、且つ、複数の第４パッド３５のいずれかに接続されたもの、および、複数の巻回部Ｌ２１の各内方端Ｌ２２と各第４パッド３５とに接続されたものがある。一部の引出配線３３１は、図１２に示すように、第２コイルＬ２（各巻回部Ｌ２１）よりも厚さ方向ｚ上方であって、第２コイルＬ２（各巻回部Ｌ２１）と中間部３１１との間に位置するが、この構成と異なり、各巻回部Ｌ２１よりも厚さ方向ｚ下方に配置してもよい。この場合、第２コイルＬ２は、第３素子裏面３０ｂにおいて露出せず、下部被覆部３１３に覆われる。

　複数の第３パッド３４はそれぞれ、図７および図１０～図１２に示すように、第３素子裏面３０ｂに設けられている。複数の第３パッド３４の各構成材料は、たとえばＣｕまたはＣｕ合金である。当該構成材料は、ＣｕまたはＣｕ合金のいずれでもなく、ＡｌまたはＡｌ合金でもよい。複数の第３パッド３４はそれぞれ、各接続配線３６を介して、上部配線層３２に導通する。図２に示すように、複数の第３パッド３４は、第１方向ｘにおいて、第１コイルＬ１および第２コイルＬ２よりも、第１半導体素子１が配置される側に位置する。

　複数の第４パッド３５はそれぞれ、図７および図１０～図１２に示すように、第３素子裏面３０ｂに設けられている。複数の第４パッド３５の各構成材料は、たとえばＣｕまたはＣｕ合金である。当該構成材料は、ＣｕまたはＣｕ合金のいずれでもなく、ＡｌまたはＡｌ合金でもよい。複数の第４パッド３５はそれぞれ、下部配線層３３に導通する。図２に示すように、複数の第４パッド３５は、第１方向ｘにおいて、第１コイルＬ１および第２コイルＬ２よりも、第２半導体素子２が配置される側に位置する。

　複数の接続配線３６はそれぞれ、上部配線層３２の複数の引出配線３２１のそれぞれと複数の第３パッド３４のそれぞれとを接続する。複数の接続配線３６はそれぞれ、第３絶縁層３１に覆われる。複数の接続配線３６はそれぞれ、厚さ方向ｚに延びており、中間部３１１および下部被覆部３１３を貫通する。

　図１０に示すように、絶縁素子３は、第３絶縁層３１（下部被覆部３１３）、複数の第３パッド３４および複数の第４パッド３５がそれぞれ、第３素子裏面３０ｂにおいて露出する。半導体装置Ａ１では、第３素子裏面３０ｂが厚さ方向ｚ下方を向くことから、第３絶縁層３１、第３パッド３４および第４パッド３５は、絶縁素子３の下面（厚さ方向ｚ下方を向く面）において露出する。第３絶縁層３１の厚さ方向ｚ下方の表面と、複数の第３パッド３４の各厚さ方向ｚ下方の表面と、複数の第４パッド３５の各厚さ方向ｚ下方の表面とは、面一である。たとえば、第３素子裏面３０ｂに鏡面加工を施すことで、これらの表面が面一となる。また、図１０に示す例では、上部配線層３２の一部（たとえば第１コイルＬ１）が、第３素子主面３０ａにおいて露出し、下部配線層３３の一部（たとえば第２コイルＬ２）が、第３素子裏面３０ｂにおいて露出する。下部配線層３３の一部（たとえば第２コイルＬ２）の厚さ方向ｚ下方の表面は、第３絶縁層３１の厚さ方向ｚ下方の表面と面一である。

　支持基板４は、第１半導体素子１、第２半導体素子２および絶縁素子３が搭載され、これらを支持する。支持基板４は、その一部（後述する基板配線４２）によって、第１半導体素子１、第２半導体素子２、絶縁素子３、複数の第１外部端子５１および複数の第２外部端子５２の間の導通経路が形成される。

　支持基板４は、図４～図１１に示すように、搭載面４０ａおよび端子面４０ｂを有する。搭載面４０ａおよび端子面４０ｂは、厚さ方向ｚにおいて離間する。搭載面４０ａは、厚さ方向ｚ上方を向き、端子面４０ｂは、厚さ方向ｚ下方を向く。搭載面４０ａおよび端子面４０ｂは、平坦である。搭載面４０ａは、たとえば鏡面加工が施されている。図４～図１１に示すように、第１半導体素子１、第２半導体素子２および絶縁素子３は、搭載面４０ａに搭載される。搭載面４０ａは、第１半導体素子１（第１素子主面１０ａ）、第２半導体素子２（第２素子主面２０ａ）、および、絶縁素子３（第３素子主面３０ａ）がそれぞれ密着し、直接接合されている。本開示において、「ＡとＢとが密着する」とは、ＡとＢとが互いに密接する態様を意味する。理想的な条件では、ＡとＢとの境界に、介在物（たとえば塵や埃などの異物）および空隙のいずれも存在しないが、この境界に、多少の介在物または空隙が存在することもありうる。また、「ＡとＢとが直接接合される」とは、ＡとＢとが、接着剤などを介することなく接合される態様を意味する。理想的な条件では、ＡとＢとが直接接合されると、ＡとＢとが密着する。図４～図７および図１１に示すように、端子面４０ｂには、複数の第１外部端子５１および複数の第２外部端子５２が配置される。

　支持基板４は、図１～図１１に示すように、基材４１、基板配線４２および複数の貫通配線４３を含む。

　基材４１は、絶縁性材料によって構成される。この絶縁性材料は、たとえばＳｉＯ₂などの非晶質ガラスである。この絶縁性材料は、ＳｉＯ₂ではなく、ＡｌＮなどのセラミックでもよい。基材４１は、図１～図３に示すように、たとえば平面視において矩形状である。基材４１には、トレンチ加工によって形成されたトレンチ領域がある。トレンチ領域は、基材４１のうちの上面（厚さ方向ｚ上方を向く面）の一部に形成されており、基材４１の上面（厚さ方向ｚ）から窪んだ部分である。このトレンチ領域には、基板配線４２が形成されている。

　基板配線４２は、基材４１の上面（厚さ方向ｚ上方を向く面）に形成されている。基板配線４２の構成材料は、たとえばＣｕまたはＣｕ合金である。

　基板配線４２は、図２、図３、図７～図１１に示すように、複数の第１配線部４２１および複数の第２配線部４２２を含む。

　複数の第１配線部４２１はそれぞれ、第１半導体素子１と絶縁素子３の第１コイルＬ１との間に電気的に介在する。各第１配線部４２１には、第１半導体素子１の各電極１４１が直接接合され、且つ、絶縁素子３の各第３パッド３４が直接接合される。複数の第１配線部４２１はそれぞれ、平面視において、第１半導体素子１に重なる領域から絶縁素子３に重なる領域まで延びる。図２および図３に示す例では、複数の第１配線部４２１は、平面視において、各々が第１方向ｘに延びる帯状であり、且つ、平面視において、第２方向ｙに平行（あるいは略平行）に配置されている。各第１配線部４２１の形状および配置は、図２および図３に示す例に限定されず、第１半導体素子１の各電極１４１の位置および絶縁素子３の各第３パッド３４の位置によって、適宜変更される。各第１配線部４２１は、上記第１回路の一部である。

　複数の第２配線部４２２はそれぞれ、第２半導体素子２と絶縁素子３の第２コイルＬ２との間に電気的に介在する。各第２配線部４２２には、第２半導体素子２の各電極２４１が直接接合され、且つ、絶縁素子３の各第４パッド３５が直接接合される。複数の第２配線部４２２はそれぞれ、平面視において、第２半導体素子２に重なる領域から絶縁素子３に重なる領域まで延びる。図２および図３に示す例では、複数の第２配線部４２２は、平面視において、各々が第１方向ｘに延びる帯状であり、且つ、平面視において、第２方向ｙに平行（あるいは略平行）に配置されている。各第２配線部４２２の形状および配置は、図２および図３に示す例に限定されず、第２半導体素子２の各電極２４１の位置および絶縁素子３の各第４パッド３５の位置によって、適宜変更される。各第２配線部４２２は、上記第２回路の一部である。

　支持基板４は、基材４１および基板配線４２（複数の第１配線部４２１および複数の第２配線部４２２）の一部ずつが搭載面４０ａにおいて露出する。基材４１の厚さ方向ｚ上方の表面と、基板配線４２の厚さ方向ｚ上方の表面とは、面一である。たとえば、搭載面４０ａに施された鏡面加工によって、これらの表面が面一となる。搭載面４０ａは、基材４１の厚さ方向ｚ上方の表面と、基板配線４２の厚さ方向ｚ上方の表面とによって構成される。

　半導体装置Ａ１では、第１半導体素子１と支持基板４とは、一部の第１パッド１４（複数の電極１４１の各々）と複数の第１配線部４２１の各々とが直接接合され、且つ、第１絶縁層１３と基材４１とが直接接合されている。これにより、第１半導体素子１は支持基板４に密着している。第２半導体素子２と支持基板４とは、一部の第２パッド２４（複数の電極２４１の各々）と複数の第２配線部４２２の各々とが直接接合され、且つ、第２絶縁層２３と基材４１とが直接接合されている。これにより、第２半導体素子２は支持基板４に密着している。絶縁素子３と支持基板４とは、複数の第３パッド３４の各々と複数の第１配線部４２１の各々とが直接接合され、複数の第４パッド３５の各々と複数の第２配線部４２２の各々とが直接接合され、且つ、第３絶縁層３１と基材４１とが直接接合されている。これにより、絶縁素子３は支持基板４に密着している。

　複数の貫通配線４３はそれぞれ、基材４１を厚さ方向ｚに貫通する。複数の貫通配線４３の各構成材料は、たとえばＣｕまたはＣｕ合金である。複数の貫通配線４３は、複数の第１貫通部４３１および複数の第２貫通部４３２を含む。

　複数の第１貫通部４３１はそれぞれ、第１半導体素子１の各電極１４２と各第１外部端子５１とに接しており、これらを導通させる。各第１貫通部４３１の上面（厚さ方向ｚ上方を向く面）には、各電極１４２が直接接合されている。図３に示すように、半導体装置Ａ１では、複数の第１貫通部４３１は、平面視において、第１半導体素子１に重なる。各第１貫通部４３１は、上記第１回路の一部である。

　複数の第２貫通部４３２はそれぞれ、第２半導体素子２の各電極２４２と各第２外部端子５２とに接しており、これらを導通させる。各第２貫通部４３２の上面（厚さ方向ｚ上方を向く面）には、各電極２４２が直接接合されている。図３に示すように、半導体装置Ａ１では、複数の第２貫通部４３２は、平面視において、第２半導体素子２に重なる。各第２貫通部４３２は、上記第２回路の一部である。

　半導体装置Ａ１では、たとえば、次の方法で、複数の貫通配線４３が形成される。基材４１へのレーザ光の照射により、基材４１に厚さ方向ｚの貫通孔（または溝）を形成する。その後、基材４１に形成された貫通孔（または溝）にＣｕまたはＣｕ合金を形成することで、複数の貫通配線４３が形成される。なお、基材４１に溝を形成した場合には、基材４１の溝にＣｕまたはＣｕ合金を形成した後、溝を形成した面と反対側の基材４１の面を研削加工することで、複数の貫通配線４３が形成される。

　複数の第１外部端子５１はそれぞれ、第１半導体素子１に導通する。複数の第１外部端子５１は、半導体装置Ａ１を回路基板に実装する際の端子となる。複数の第１外部端子５１は、図４、図６、図７および図１１に示すように、支持基板４の端子面４０ｂに形成されている。複数の第１外部端子５１はそれぞれ、図３に示すように、平面視において、複数の第１貫通部４３１のそれぞれに重なり、かつ、平面視において、第１半導体素子１に重なる。複数の第１外部端子５１はそれぞれ、図７および図１１に示すように、複数の第１貫通部４３１のそれぞれの下面（厚さ方向ｚ下方を向く面）に接する。複数の第１外部端子５１はそれぞれ、複数の第１貫通部４３１の各々を介して、複数の電極１４２の各々に導通する。図２および図３に示す例では、複数の第１外部端子５１は、複数の電極１４２の配置に対応して、第２方向ｙに沿って配置されている。複数の第１外部端子５１の配置は、図示された例に限定されず、複数の電極１４２の位置に応じて、適宜変更される。各第１外部端子５１は、たとえば無電解めっきにより形成される。各第１外部端子５１は、たとえば各第１貫通部４３１に接するＮｉ（ニッケル）層、Ｎｉ層を覆うＰｄ（パラジウム）層、および、Ｐｄ層を覆うＡｕ（金）層によって構成される。各第１外部端子５１の構成は、先述の例に限定されず、Ｎｉ層およびＡｕ層が積層されたものでもよいし、Ａｕ層のみで構成されたものでもよい。あるいは、ボール状のはんだでもよい。

　複数の第２外部端子５２はそれぞれ、第２半導体素子２に導通する。複数の第２外部端子５２は、半導体装置Ａ１を回路基板に実装する際の端子となる。複数の第２外部端子５２は、図４、図５、図７および図１１に示すように、支持基板４の端子面４０ｂに形成されている。複数の第２外部端子５２はそれぞれ、図３に示すように、平面視において複数の第２貫通部４３２のそれぞれに重なる。複数の第２外部端子５２はそれぞれ、図７および図１１に示すように、複数の第２貫通部４３２のそれぞれの下面（厚さ方向ｚ下方を向く面）に接する。複数の第２外部端子５２はそれぞれ、複数の第２貫通部４３２の各々を介して、複数の電極２４２の各々に導通する。図２および図３に示す例では、複数の第２外部端子５２は、複数の電極２４２の配置に対応して、第２方向ｙに沿って配置されている。複数の第２外部端子５２の配置は、図示された例に限定されず、複数の電極２４２の位置に応じて、適宜変更される。各第２外部端子５２は、たとえば無電解めっきにより形成される。各第２外部端子５２は、たとえば各第２貫通部４３２に接するＮｉ層、Ｎｉ層を覆うＰｄ層、および、Ｐｄ層を覆うＡｕ層によって構成される。各第２外部端子５２の構成は、先述の例に限定されず、Ｎｉ層およびＡｕ層が積層されたものでもよいし、Ａｕ層のみで構成されたものでもよい。あるいは、ボール状のはんだでもよい。

　封止樹脂６は、支持基板４の上方（搭載面４０ａ上）に形成され、第１半導体素子１、第２半導体素子２および絶縁素子３を覆う。封止樹脂６は、支持基板４の搭載面４０ａに接する。図１に示すように、封止樹脂６は、たとえば平面視矩形状である。

　封止樹脂６は、頂面６１、一対の第１側面６３および一対の第２側面６４を有する。頂面６１は、図４～図１１に示すように、厚さ方向ｚ上方を向く。頂面６１は、平坦（あるいは略平坦）である。一対の第１側面６３はそれぞれ、頂面６１に繋がる。一対の第１側面６３はそれぞれ、平坦（あるいは略平坦）である。図１に示すように、一対の第１側面６３は、第１方向ｘに離間し、第１方向ｘにおいて互いに反対側を向く。図４、図７および図１１に例では、一対の第１側面６３はそれぞれ、頂面６１に直交する。一対の第２側面６４はそれぞれ、頂面６１に繋がる。一対の第２側面６４はそれぞれ、平坦（あるいは略平坦）である。図１に示すように、一対の第２側面６４は、第２方向ｙに離間し、第２方向ｙにおいて互いに反対側を向く。図５および図６に示す例では、一対の第２側面６４はそれぞれ、頂面６１に直交する。

　半導体装置Ａ１の作用および効果は、次の通りである。

　半導体装置Ａ１は、第１半導体素子１および第２半導体素子２が搭載された支持基板４を備える。支持基板４は、絶縁性の基材４１および基材４１に形成された基板配線４２を含む。基板配線４２は、第１配線部４２１と第２配線部４２２とを含む。第１配線部４２１は、第１半導体素子１と第１コイルＬ１との間に電気的に介在する。第２配線部４２２は、第２半導体素子２と第２コイルＬ２との間に電気的に介在する。この構成によると、第１半導体素子１を含む上記第１回路（たとえば第１配線部４２１）と、第２半導体素子２を含む上記第２回路（たとえば第２配線部４２２）とは、基材４１によって絶縁される。したがって、基材４１の絶縁耐圧が、第１回路と第２回路との間の絶縁耐圧、つまり、半導体装置Ａ１の絶縁耐圧に影響するので、従来（特許文献１）の半導体装置のように第１アイランドと第２アイランドとの離間距離に依存しない。これにより、半導体装置Ａ１は、小型化を図った場合であっても、絶縁耐圧の低下を抑制することが可能となる。

　半導体装置Ａ１では、第１パッド１４は、第１素子主面１０ａにおいて露出し、第１素子主面１０ａは、搭載面４０ａに対向する。そして、第１パッド１４の各電極１４１は、各第１配線部４２１に接合されている。この構成によれば、第１半導体素子１が支持基板４に対してフリップチップ接合されているため、ボンディングワイヤ実装の必要がない。したがって、半導体装置Ａ１は、装置の小型化（特に厚さ方向ｚの寸法の小型化）を図る上で好ましい。

　半導体装置Ａ１では、第１半導体素子１と支持基板４とは、第１パッド１４の各電極１４１と基板配線４２の各第１配線部４２１とが直接接合されつつ、第１絶縁層１３と基材４１とが直接接合されている。半導体装置Ａ１では、たとえば第１素子主面１０ａと搭載面４０ａとがそれぞれ鏡面加工されることで、第１半導体素子１と支持基板４とが互いに密着する。この構成によれば、半導体装置Ａ１は、接着材を用いることなく、第１半導体素子１を支持基板４に接合することができる。また、半導体装置Ａ１は、第１半導体素子１と支持基板４とが密着するので、第１半導体素子１と支持基板４の間の隙間が抑制される。半導体装置Ａ１と異なり、たとえば導電性接合材によって、第１半導体素子１を支持基板４に接合した場合、第１半導体素子１と支持基板４との間に、この導電性接合材の厚さ分の隙間が形成されうる。この隙間には、塵や埃などの異物、および、封止樹脂６が入り込むことがあるが、隙間の発生、異物の混入、および、封止樹脂６の介入などは、絶縁耐圧の低下の要因、および、第１半導体素子１と支持基板４との接合強度の低下の要因である。一方、半導体装置Ａ１は、第１半導体素子１と支持基板４とが密着することで、第１半導体素子１と支持基板４との間の、隙間の発生、異物の混入、および封止樹脂６の介入が抑制できる。つまり、半導体装置Ａ１は、絶縁耐圧の低下の抑制、および、第１半導体素子１と支持基板４との接合強度の低下の抑制を図ることができる。

　半導体装置Ａ１では、第１絶縁層１３および基材４１はそれぞれが、ガラス（たとえばＳｉＯ₂）により構成される。つまり、第１絶縁層１３と基材４１とが同じ材料により構成される。この構成によれば、第１絶縁層１３と基材４１とが異なる材料により構成された場合と比べて、第１絶縁層１３と基材４１との付着力を高めることができる。したがって、半導体装置Ａ１は、第１半導体素子１が支持基板４から剥離することを抑制できる。このことは、一部の第１パッド１４（各電極１４１）と各第１配線部４２１との関係においても同様である。

　半導体装置Ａ１では、第２パッド２４は、第２素子主面２０ａにおいて露出し、第２素子主面２０ａは、搭載面４０ａに対向する。そして、第２パッド２４の各電極２４１は、各第２配線部４２２に接合されている。この構成によれば、第２半導体素子２が支持基板４に対してフリップチップ接合されているため、ボンディングワイヤ実装の必要がない。したがって、半導体装置Ａ１は、装置の小型化（特に厚さ方向ｚの寸法の小型化）を図る上で好ましい。

　半導体装置Ａ１では、第２半導体素子２と支持基板４とは、第２パッド２４の各電極２４１と基板配線４２の各第２配線部４２２とが直接接合されつつ、かつ、第２絶縁層２３と基材４１とが直接接合されている。半導体装置Ａ１では、たとえば第２素子主面２０ａと搭載面４０ａとがそれぞれ鏡面加工されることで、第２半導体素子２と支持基板４とが互いに密着する。この構成によれば、半導体装置Ａ１は、接着材を用いることなく、第２半導体素子２を支持基板４に接合することができる。また、半導体装置Ａ１は、第２半導体素子２と支持基板４とが密着するので、第２半導体素子２と支持基板４の間の隙間が抑制される。したがって、半導体装置Ａ１は、第２半導体素子２と支持基板４との間の、隙間の発生、異物の混入および封止樹脂６の介入を抑制できるので、絶縁耐圧の低下の抑制、および、第２半導体素子２と支持基板４との接合強度の低下の抑制を図ることができる。

　半導体装置Ａ１では、第２絶縁層２３および基材４１はそれぞれが、ガラス（たとえばＳｉＯ₂）により構成される。つまり、第２絶縁層２３と基材４１とが同じ材料により構成される。この構成によれば、第２絶縁層２３と基材４１とが異なる材料により構成された場合と比べて、第２絶縁層２３と基材４１との付着力を高めることができる。したがって、半導体装置Ａ１は、第２半導体素子２が支持基板４から剥離することを抑制できる。このことは、一部の第２パッド２４（各電極２４１）と各第２配線部４２２との関係においても同様である。

　半導体装置Ａ１では、第３パッド３４および第４パッド３５は、第３素子裏面３０ｂにおいて露出し、第３素子裏面３０ｂは、端子面４０ｂに対向する。そして、第３パッド３４は、第１配線部４２１に接合され、且つ、第４パッド３５は、第２配線部４２２に接合されている。この構成によれば、第３パッド３４と第１配線部４２１との導通、および、第４パッド３５と第２配線部４２２との導通において、ボンディングワイヤを用いる必要がない。したがって、半導体装置Ａ１は、装置の小型化（特に厚さ方向ｚの寸法の小型化）を図る上で好ましい。

　半導体装置Ａ１では、絶縁素子３と支持基板４とは、第３パッド３４と第１配線部４２１とが直接接合され、第４パッド３５と第２配線部４２２とが直接接合され、且つ、第３絶縁層３１と基材４１とが直接接合されている。半導体装置Ａ１では、たとえば第３素子裏面３０ｂと搭載面４０ａとがそれぞれ鏡面加工されることで、絶縁素子３と支持基板４とが互いに密着する。この構成によれば、接着剤を用いることなく、絶縁素子３と支持基板４に接合することができる。また、半導体装置Ａ１は、絶縁素子３と支持基板４とが密着するので、絶縁素子３と支持基板４の間の隙間が抑制される。したがって、半導体装置Ａ１は、絶縁素子３と支持基板４との間の、隙間の発生、異物の混入および封止樹脂６の介入を抑制できるので、絶縁耐圧の低下の抑制、および、絶縁素子３と支持基板４との接合強度の低下の抑制を図ることができる。

　半導体装置Ａ１では、第３絶縁層３１および基材４１はそれぞれが、ガラス（たとえばＳｉＯ₂）により構成される。つまり、第３絶縁層３１と基材４１とが同じ材料により構成される。この構成によれば、第３絶縁層３１と基材４１とが異なる材料により構成された場合と比べて、第３絶縁層３１と基材４１との付着力を高めることができる。したがって、半導体装置Ａ１は、絶縁素子３が支持基板４から剥離することを抑制できる。このことは、各第３パッド３４と各第１配線部４２１との関係、および、各第４パッド３５と各第２配線部４２２との関係においても同様である。

　半導体装置Ａ１では、第１コイルＬ１および第２コイルＬ２は、平面視において、第１半導体素子１と第２半導体素子２との間に位置する。つまり、第１半導体素子１と第２半導体素子２とは、平面視において、絶縁素子３を挟んで互いに反対側に配置されている。この構成によると、第１配線部４２１と第２配線部４２２との離間距離が適度に確保される。つまり、第１半導体素子１を含む第１回路と、第２半導体素子２を含む第２回路との間の離間距離が確保される。したがって、半導体装置Ａ１は、絶縁耐圧を向上する上で好ましい。

　図１３および図１４は、第２実施形態にかかる半導体装置Ａ２を示している。同図に示すように、半導体装置Ａ２は、半導体装置Ａ１と比較して、主に次の点が異なる。第１に、半導体装置Ａ２は、基板配線４２が複数の第３配線部４２３および複数の第４配線部４２４をさらに含んでいる。第２に、半導体装置Ａ２は、複数の第１外部端子５１がそれぞれ、平面視において、第１半導体素子１の外方に位置する。第３に、半導体装置Ａ２は、複数の第２外部端子５２がそれぞれ、平面視において、第２半導体素子２の外方に位置する。

　複数の第３配線部４２３はそれぞれ、第１半導体素子１と複数の第１外部端子５１の各々との間に電気的に介在する。各第３配線部４２３には、第１半導体素子１の各電極１４２が直接接合されている。複数の第３配線部４２３はそれぞれ、平面視において、第１半導体素子１に重なる領域から各第１外部端子５１に重なる領域まで延びる。各第１外部端子５１は、上述の通り、平面視において、第１半導体素子１の外方に配置されている。各第３配線部４２３の形状および配置は、図１３に示す例に限定されず、第１半導体素子１の各電極１４２の位置および各第１外部端子５１の位置によって適宜変更される。

　複数の第４配線部４２４はそれぞれ、第２半導体素子２と複数の第２外部端子５２の各々との間に電気的に介在する。各第４配線部４２４には、第２半導体素子２の各電極２４２が直接接合されている。複数の第４配線部４２４はそれぞれ、平面視において、第２半導体素子２に重なる領域から各第２外部端子５２に重なる領域まで延びる。各第２外部端子５２は、上述の通り、平面視において、第２半導体素子２の外方に配置されている。各第４配線部４２４の形状および配置は、図１３に示す例に限定されず、第２半導体素子２の各電極２４２の位置および各第２外部端子５２の位置によって適宜変更される。

　半導体装置Ａ２においても、半導体装置Ａ１と同様に、第１半導体素子１を含む第１回路と、第２半導体素子２を含む第２回路とが、基材４１によって絶縁される。つまり、半導体装置Ａ２は、半導体装置Ａ１と同様に、小型化を図った場合でも、絶縁耐圧の低下を抑制することが可能である。その他、半導体装置Ａ２は、半導体装置Ａ１と共通する構成によって得られる効果を、奏することができる。

　半導体装置Ａ２では、基板配線４２は、複数の第３配線部４２３を含む、複数の第３配線部４２３はそれぞれ、第１半導体素子１と複数の第１外部端子５１との間にそれぞれ介在する。この構成によれば、各第３配線部４２３を、平面視における第１半導体素子１の外方まで延ばすことで、各第１外部端子５１を、平面視における第１半導体素子１の外方に配置することができる。つまり、半導体装置Ａ２は、複数の第１外部端子５１の各配置の自由度が向上する。同様に、半導体装置Ａ２では、基板配線４２は、複数の第４配線部４２４を含む。複数の第４配線部４２４はそれぞれ、第２半導体素子２と複数の第２外部端子５２との間にそれぞれ介在する。この構成によれば、各第４配線部４２４を、平面視における第１半導体素子１の外方まで延ばすことで、各第２外部端子５２を、平面視における第１半導体素子１の外方に配置することができる。つまり、半導体装置Ａ２は、複数の第２外部端子５２の各配置の自由度が向上する。

　図１５および図１６は、第３実施形態にかかる半導体装置Ａ３を示している。同図に示すように、半導体装置Ａ３は、半導体装置Ａ１と比較して、主に次の点が異なる。第１に、半導体装置Ａ３は、第１半導体素子１の厚さ方向ｚの向きが反対である。第２に、半導体装置Ａ３は、第２半導体素子２の厚さ方向ｚの向きが反対である。第３に、半導体装置Ａ３は、複数の接続部材７をさらに備える。

　半導体装置Ａ３では、第１半導体素子１は、第１素子裏面１０ｂが支持基板４に対向する姿勢で配置されている。このため、複数の第１パッド１４（複数の電極１４１，１４２）が第１半導体素子１の上面（厚さ方向ｚ上方を向く面）において露出する。

　同様に、半導体装置Ａ３では、第２半導体素子２は、第２素子裏面２０ｂが支持基板４に対向する姿勢で配置されている。このため、複数の第２パッド２４（複数の電極２４１，２４２）が、第２半導体素子２の上面において露出する。

　半導体装置Ａ３では、絶縁素子３は、複数の第３パッド３４が、第３素子主面３０ａにおいて露出している。このため、絶縁素子３は、複数の接続配線３６を含んでいない。

　半導体装置Ａ３では、複数の第１外部端子５１および複数の第１貫通部４３１（一部の貫通配線４３）は、半導体装置Ａ２と同様に、平面視における第１半導体素子１の外方に配置されている。また、複数の第２外部端子５２および複数の第２貫通部４３２（一部の貫通配線４３）は、半導体装置Ａ２と同様に、平面視における第２半導体素子２の外方に配置されている。

　複数の接続部材７は、離間する２つの部位間を電気的に接続する。複数の接続部材７は、たとえばボンディングワイヤである。複数の接続部材７の各構成材料は、Ａｕ、ＣｕまたはＡｌを含む。複数の接続部材７は、複数の第１ワイヤ７１、複数の第２ワイヤ７２、複数の第３ワイヤ７３および複数の第４ワイヤ７４を含む。

　複数の第１ワイヤ７１はそれぞれ、第１半導体素子１の各電極１４１（一部の第１パッド１４）と、絶縁素子３の各第３パッド３４とに接合され、これらを導通させる。半導体装置Ａ３では、各第１ワイヤ７１によって各電極１４１と各第３パッド３４とを導通させるため、図１５および図１６に示すように、基板配線４２は、各第１配線部４２１を含んでいない。

　複数の第２ワイヤ７２はそれぞれ、第２半導体素子２の各電極２４１（一部の第２パッド２４）と、基板配線４２の各第２配線部４２２とに接合され、これらを導通させる。なお、半導体装置Ａ３の各第２配線部４２２は、半導体装置Ａ１と同様に、各第４パッド３５が接合されているが、平面視において第２半導体素子２まで延びておらず各電極２４１は接合されていない。半導体装置Ａ３では、各第２ワイヤ７２によって各電極２４１と各第２配線部４２２とを導通させるため、図１５および図１６に示すように、各第２配線部４２２は、平面視において第２半導体素子２に重ならない。

　複数の第３ワイヤ７３はそれぞれ、第１半導体素子１の各電極１４２（一部の第１パッド１４）と、複数の貫通配線４３の各第１貫通部４３１とに接合され、これらを導通させる。半導体装置Ａ３では、各第３ワイヤ７３によって各電極１４２と各第１貫通部４３１とを導通させるため、図１５および図１６に示すように、基板配線４２は、各第３配線部４２３を含んでいない。

　複数の第４ワイヤ７４はそれぞれ、第２半導体素子２の各電極２４２（一部の第２パッド２４）と、複数の貫通配線４３の各第２貫通部４３２とに接合され、これらを導通させる。半導体装置Ａ３では、各第４ワイヤ７４によって各電極２４２と各第２貫通部４３２とを導通させるため、図１５および図１６に示すように、基板配線４２は、各第４配線部４２４を含んでいない。

　半導体装置Ａ３においても、各半導体装置Ａ１，Ａ２と同様に、第１半導体素子１を含む第１回路と、第２半導体素子２を含む第２回路とが、基材４１によって絶縁される。つまり、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と同様に、小型化を図った場合でも、絶縁耐圧の低下を抑制することが可能である。その他、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と共通する構成によって得られる効果を、奏することができる。

　半導体装置Ａ３では、各第４パッド３５が第３素子裏面３０ｂに配置されていることから、各第２ワイヤ７２と各第４パッド３５とを導通させるために、基板配線４２が各第２配線部４２２を含んでいる。この構成と異なり、各第４パッド３５が第３素子主面３０ａにおいて露出する場合には、図１７および図１８に示すように、各第２ワイヤ７２を、各第２配線部４２２の代わりに、各第４パッド３５に接合してもよい。なお、図１７および図１８に示す例では、各第２配線部４２２が不要であるので、基板配線４２が各第２配線部４２２を含んでいない。また、各第４パッド３５は、各接続配線３６を介して、下部配線層３３に導通する。

　図１９～図２１は、第４実施形態にかかる半導体装置Ａ４を示している。同図に示すように、半導体装置Ａ４は、半導体装置Ａ１と比較して、主に次の点が異なる。半導体装置Ａ４は、第２コイルＬ２が支持基板４に形成されている。

　半導体装置Ａ４では、基板配線４２は、図１９～図２１に示すように、第５配線部４２５をさらに備える。第５配線部４２５は、第２コイルＬ２および引出配線４２６を含んでいる。第２コイルＬ２は、各半導体装置Ａ１～Ａ３と同様に、複数の巻回部Ｌ２１を有する。引出配線４２６は、図２１に示すように、たとえば各外方端Ｌ２３と複数の第２配線部４２２のいずれかとを接続する。このとき、当該第２配線部４２２と引出配線４２６とは一体的に形成されていてもよい。

　半導体装置Ａ４では、絶縁素子３は、図２０に示すように、第６パッド３７をさらに含んでいる。第６パッド３７は、第２コイルＬ２の複数の内方端Ｌ２２にそれぞれ接合される。各第６パッド３７は、下部配線層３３の引出配線３３１によって、各第４パッド３５に導通する。

　半導体装置Ａ４においても、各半導体装置Ａ１～Ａ３と同様に、第１半導体素子１を含む第１回路と、第２半導体素子２を含む第２回路とが、基材４１によって絶縁される。つまり、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と同様に、小型化を図った場合でも、絶縁耐圧の低下を抑制することが可能である。その他、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と共通する構成によって得られる効果を、奏することができる。

　図１９～図２１に示す半導体装置Ａ４では、第２コイルＬ２の各内方端Ｌ２２は、絶縁素子３の下部配線層３３（各引出配線３３１）によって、複数の第２配線部４２２のいずれかに導通させているが、この構成と異なり、図２２に示すように、第５配線部４２５（引出配線４２６）によって、各内方端Ｌ２２と複数の第２配線部４２２のいずれかとを接続してもよい。

　第１実施形態ないし第４実施形態にかかる各半導体装置Ａ１～Ａ４において、支持基板４が放熱部４４をさらに含んでいてもよい。図２３は、半導体装置Ａ１において、放熱部４４を追加した例を示している。

　図２３に示すように、放熱部４４は、基材４１を厚さ方向ｚに貫通する。放熱部４４は、たとえば、第１半導体素子１の厚さ方向ｚ下方に形成されている。つまり、放熱部４４は、たとえば、平面視において、第１半導体素子１に重なる領域に形成されている。なお、放熱部４４の形成領域は、特に限定されない。ただし、放熱部４４は、少なくとも各第１配線部４２１（各第３配線部４２３がある場合は、各第３配線部４２３も）を避けるように形成される。放熱部４４は、たとえば、貫通配線４３と同様に、ＣｕまたはＣｕ合金により構成される。

　図２３に示す半導体装置は、放熱部４４によって、第１半導体素子１からの熱を放出させることができるので、第１半導体素子１からの熱の放熱性を高めることができる。

　図２３に示す例では、放熱部４４は、平面視において、第１半導体素子１に重なる領域に配置されているが、この構成と異なり、放熱部４４が、第２半導体素子２の厚さ方向ｚ下方に形成されてもよい。つまり、放熱部４４は、平面視において、第２半導体素子２に重なる領域に形成されてもよい。この場合、放熱部４４によって、第２半導体素子２からの熱を放出させることができるので、第２半導体素子２からの熱の放熱性を高めることができる。ただし、第１半導体素子１に印加する電源電圧が第２半導体素子２に印加する電源電圧よりも高い例においては、第１半導体素子１の発熱量が、第２半導体素子２の発熱量よりも高くなるため、放熱部４４は、第１半導体素子１の下方に配置することが好ましい。あるいは、支持基板４に複数の放熱部４４を設け、複数の放熱部４４が、第１半導体素子１の厚さ方向ｚ下方および第２半導体素子２の厚さ方向ｚ下方にそれぞれ形成されてもよい。

　第１実施形態ないし第４実施形態にかかる各半導体装置Ａ１～Ａ４において、樹脂材６７をさらに備えていてもよい。図２４は、半導体装置Ａ１において、樹脂材６７を追加した変形例を示している。

　図２４に示すように、樹脂材６７は、支持基板４の端子面４０ｂに形成されている。樹脂材６７は、たとえば第１方向ｘにおいて、複数の第１外部端子５１と複数の第２外部端子５２との間に配置される。樹脂材６７は、絶縁性の樹脂材料により構成され、当該樹脂材料は、たとえばエポキシ樹脂、ポリイミド樹脂およびフェノール樹脂などが挙げられる。

　図２４に示す半導体装置は、樹脂材６７が基材４１の端子面４０ｂを保護する。これにより、当該半導体装置は、基材４１への傷を抑制できる。また、当該半導体装置は、樹脂材６７が基材４１を補強材として機能し、基材４１の割れを抑制できる。

　第１実施形態ないし第４実施形態にかかる各半導体装置Ａ１～Ａ４において、絶縁素子３の一部を覆うパッシベーション膜３８をさらに備えてもよい。図２５は、半導体装置Ａ１において、絶縁素子３にパッシベーション膜３８を追加した例を示している。

　図２５に示すように、パッシベーション膜３８は、たとえば絶縁素子３の上面（第３素子主面３０ａ）を覆う。なお、複数の第３パッド３４または複数の第４パッド３５が第３素子主面３０ａに設けられている場合（たとえば図１６または図１８に示す構成例）には、パッシベーション膜３８は、各第３パッド３４および各第４パッド３５を露出させるように形成されている。図２５に示す構成とは異なり、パッシベーション膜３８は、第３素子主面３０ａとともに、絶縁素子３の側面（第１方向ｘを向く面および第２方向ｙを向く面）も覆っていてもよい。パッシベーション膜３８は、たとえばポリイミドにより構成される。

　図２５に示す半導体装置は、パッシベーション膜３８によって、第３素子主面３０ａにおいて露出する第１コイルＬ１を、保護することができる。

　第１実施形態ないし第４実施形態にかかる各半導体装置Ａ１～Ａ４において、複数の第１外部端子５１および複数の第２外部端子５２が、半導体装置Ａ１の裏面だけでなく、側面にも形成されていてもよい。図２６は、半導体装置Ａ１において、複数の第１外部端子５１および複数の第２外部端子５２のそれぞれが、基材４１の側面（第１方向ｘを向く各側面）にも形成された例を示している。

　図２６に示す半導体装置では、各貫通配線４３は、基材４１の側面まで形成されており、当該側面において露出する。これにより、各貫通配線４３は、基材４１の側面から露出する表面において、各第１外部端子５１あるいは各第２外部端子５２が形成される。さらに、このような変形例においては、図２７に示すように、各貫通配線４３は、第１方向ｘ外方側かつ厚さ方向ｚ下方側の角部が窪んでいてもよい。このような図２７に示す半導体装置は、当該半導体装置を回路基板に実装した際の実装状態の検査が容易となる。

　第１実施形態ないし第４実施形態では、第１半導体素子１、第２半導体素子２および絶縁素子３はそれぞれ、支持基板４に直接接合された例を示したが、これに限定されず、はんだ、金属ペースト材あるいは焼結金属などの導電性接合材を用いて接合してもよい。

　第１実施形態ないし第４実施形態では、第１半導体素子１が駆動素子であり、第２半導体素子２が制御素子である例を示したが、反対に、第１半導体素子１が制御素子であり、第２半導体素子２が駆動素子でもよい。

　第１実施形態ないし第４実施形態にかかる各半導体装置Ａ１～Ａ４において、第１コイルＬ１および第２コイルＬ２は、たとえば図２８～図３０に示す構成でもよい。図２８～図３０は、変形例にかかる第１コイルＬ１および第２コイルＬ２を示している。図２８～図３０には、変形例にかかる第１コイルＬ１の構成が主に示されているが、第２コイルＬ２においても同様である。

　各半導体装置Ａ１～Ａ４では、第１コイルＬ１は、２つの巻回部Ｌ１１の各外方端Ｌ１３が、引出配線３２１によって電気的に接続されていた。これに対して、図２８および図２９に示す例では、第１コイルＬ１は、２つの巻回部Ｌ１１の各内方端Ｌ１２が、引出配線３２１によって電気的に接続されている。なお、図２８に示す例と図２９に示す例とでは、各引出配線３２１の配線形状が異なるが、電気的な接続関係は同じである。また、図３０に示す例では、第１コイルＬ１は、４つの巻回部Ｌ１１がそれぞれ電気的に独立しており、２つの巻回部Ｌ１１の間において、内方端Ｌ１２同士および外方端Ｌ１３同士のいずれも引出配線３２１によって電気的に接続されていない。同様に、各半導体装置Ａ１～Ａ４では、第２コイルＬ２は、２つの巻回部Ｌ２１の各外方端Ｌ２３が、引出配線３３１によって電気的に接続されていたが、図２８および図２９に示す例では、第２コイルＬ２は、２つの巻回部Ｌ２１の各内方端Ｌ２２が、引出配線３３１によって電気的に接続されている。なお、図２８に示す例と図２９に示す例とでは、各引出配線３３１の配線形状が異なるが、電気的な接続関係は同じである。また、図３０に示す例では、第２コイルＬ２は、４つの巻回部Ｌ２１がそれぞれ電気的に独立しており、２つの巻回部Ｌ２１の間において、内方端Ｌ２２同士および外方端Ｌ２３同士のいずれも引出配線３３１によって電気的に接続されていない。

　本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　第１半導体素子と、
　第２半導体素子と、
　第１コイルを含む絶縁素子と、
　前記第１コイルと磁気的に結合される第２コイルと、
　前記第１半導体素子および前記第２半導体素子が搭載された支持基板と、
を備えており、
　前記支持基板は、絶縁性の基材および前記基材に形成された基板配線を含み、
　前記基板配線は、前記第１半導体素子と前記第１コイルとの間に電気的に介在する第１配線部、および、前記第２半導体素子と前記第２コイルとの間に電気的に介在する第２配線部を含み、
　前記第２コイルは、前記第１コイルと前記基材との間に配置され、
　前記絶縁素子は、前記支持基板に支持されている、半導体装置。
　付記２．
　前記第１半導体素子は、スイッチング素子を駆動するための駆動素子であり、
　前記第２半導体素子は、前記スイッチング素子の駆動を制御するための制御素子であり、
　前記駆動素子は、前記制御素子よりも高い電圧を必要とする、付記１に記載の半導体装置。
　付記３．
　前記支持基板は、前記第１半導体素子、前記第２半導体素子および前記絶縁素子が搭載された搭載面を有し、
　前記搭載面は、前記支持基板の厚さ方向の一方を向き、
　前記基材および前記基板配線は、各々の一部が前記搭載面において露出する、付記１または付記２に記載の半導体装置。
　付記４．
　前記基材は、ガラスにより構成される、付記３に記載の半導体装置。
　付記５．
　前記第１半導体素子は、前記厚さ方向に互いに反対側を向く第１素子主面および第１素子裏面を有し、且つ、第１基板、第１配線層、第１絶縁層および第１パッドを含み、
　前記第１基板は、第１機能回路が形成された第１機能面を有し、
　前記第１配線層は、前記第１機能回路に導通し、且つ、前記第１機能面上に形成され、
　前記第１絶縁層は、前記第１配線層を覆い、且つ、前記第１機能面上に形成され、
　前記第１パッドは、前記第１配線層に導通し、
　前記第１絶縁層および前記第１パッドは、前記第１素子主面において露出する、付記３または付記４に記載の半導体装置。
　付記６．
　前記第１素子主面は、前記厚さ方向において前記搭載面に対向し、
　前記第１半導体素子と前記支持基板とは、前記第１パッドと前記第１配線部とが直接接合されており、且つ、前記第１絶縁層と前記基材とが直接接合されている、付記５に記載の半導体装置。
　付記７．
　前記第１絶縁層は、ガラスにより構成される、付記５または付記６に記載の半導体装置。
　付記８．
　前記第２半導体素子は、前記厚さ方向に互いに反対側を向く第２素子主面および第２素子裏面を有し、且つ、第２基板、第２配線層、第２絶縁層および第２パッドを含み、
　前記第２基板は、第２機能回路が形成された第２機能面を有し、
　前記第２配線層は、前記第２機能回路に導通し、且つ、前記第２機能面上に形成され、
　前記第２絶縁層は、前記第２配線層を覆い、且つ、前記第２機能面上に形成され、
　前記第２パッドは、前記第２配線層に導通し、
　前記第２絶縁層および前記第２パッドは、前記第２素子主面において露出する、付記３ないし付記７のいずれかに記載の半導体装置。
　付記９．
　前記第２素子主面は、前記厚さ方向において前記搭載面に対向し、
　前記第２半導体素子と前記支持基板とは、前記第２パッドと前記第２配線部とが直接接合されており、且つ、前記第２絶縁層と前記基材とが直接接合されている、付記８に記載の半導体装置。
　付記１０．
　前記第２絶縁層は、ガラスにより構成される、付記８または付記９に記載の半導体装置。
　付記１１．
　前記絶縁素子は、前記第２コイルと、第３絶縁層とを含み、
　前記第３絶縁層は、少なくとも一部が前記厚さ方向において前記第１コイルと前記第２コイルとの間に介在する、付記３ないし付記１０のいずれかに記載の半導体装置。
　付記１２．
　前記絶縁素子は、前記厚さ方向に互いに反対側を向く第３素子主面および第３素子裏面を有し、
　前記第３素子裏面は、前記厚さ方向において前記搭載面に対向し、
　前記第１コイルは、前記第３素子主面に配置され、
　前記第２コイルは、前記第３素子裏面に配置される、付記１１に記載の半導体装置。
　付記１３．
　前記絶縁素子は、前記第１コイルに繋がる第３パッド、および、前記第２コイルに繋がる第４パッドを含み、
　前記第３パッド、前記第４パッドおよび前記第３絶縁層は、前記第３素子裏面において露出しており、
　前記絶縁素子と前記支持基板とは、前記第３パッドと前記第１配線部とが直接接合され、前記第４パッドと前記第２配線部とが直接接合され、前記第３絶縁層と前記基材とが直接接合されている、付記１２に記載の半導体装置。
　付記１４．
　前記第３絶縁層は、ガラスにより構成される、付記１１ないし付記１３のいずれかに記載の半導体装置。
　付記１５．
　前記支持基板は、前記厚さ方向に見て前記第１半導体素子に重なる領域に配置され、且つ、前記基材を前記厚さ方向に貫通する放熱部を含む、付記３ないし付記１４のいずれかに記載の半導体装置。
　付記１６．
　前記第１半導体素子に導通する第１外部端子および前記第２半導体素子に導通する第２外部端子をさらに備え、
　前記支持基板は、前記厚さ方向において前記搭載面と反対側を向き、且つ、前記第１外部端子および前記第２外部端子が配置される端子面を有する、付記３ないし付記１５のいずれかに記載の半導体装置。
　付記１７．
　前記基板配線は、前記第１半導体素子と前記第１外部端子との間に電気的に介在する第３配線部と、前記第２半導体素子と前記第２外部端子との間に電気的に介在する第４配線部と、を含み、
　前記第１外部端子は、前記厚さ方向に見て、前記第１半導体素子の外方に配置され、
　前記第２外部端子は、前記厚さ方向に見て、前記第２半導体素子の外方に配置される、付記１６に記載の半導体装置。
　付記１８．
　前記端子面に形成され、前記厚さ方向に見て、前記第１外部端子と前記第２外部端子との間に位置する絶縁性の樹脂材をさらに備える、付記１７に記載の半導体装置。
　付記１９．
　前記第１コイルおよび前記第２コイルは、前記厚さ方向に見て、前記第１半導体素子と前記第２半導体素子との間に位置する、付記３ないし付記１８のいずれかに記載の半導体装置。
　付記２０．
　前記第１コイルおよび前記第２コイルの各々は、前記厚さ方向に直交する平面上で巻回された２つの巻回部を有し、
　前記第１コイルおよび前記第２コイルの各々において、前記２つの巻回部は、各々が電流入力端および電流出力端があり、前記電流入力端同士または前記電流出力端同士が互いに繋がる、付記３ないし付記１９のいずれかに記載の半導体装置。

Ａ１～Ａ４：半導体装置　　　Ｌ１：第１コイル　　　Ｌ１１：巻回部
Ｌ１２：内方端　　　Ｌ１３：外方端　　　Ｌ２：第２コイル
Ｌ２１：巻回部　　　Ｌ２２：内方端　　　Ｌ２３：外方端
１：第１半導体素子　　　１０ａ：第１素子主面
１０ｂ：第１素子裏面　　　１１：第１基板
１１ａ：第１機能面　　　１２：第１配線層
１３：第１絶縁層　　　１４：第１パッド　　　１４１，１４２：電極
２：第２半導体素子　　　２０ａ：第２素子主面
２０ｂ：第２素子裏面　　　２１：第２基板
２１ａ：第２機能面　　　２２：第２配線層
２３：第２絶縁層　　　２４：第２パッド　　　２４１，２４２：電極
３：絶縁素子　　　３０ａ：第３素子主面　　　３０ｂ：第３素子裏面
３１：第３絶縁層　　　３１１：中間部　　　３１２：上部被覆部
３１３：下部被覆部　　　３２：上部配線層　　　３２１：引出配線
３３：下部配線層　　　３３１：引出配線　　　３４：第３パッド
３５：第４パッド　　　３６：接続配線　　　３７：第６パッド
３８：パッシベーション膜　　　４：支持基板　　　４０ａ：搭載面
４０ｂ：端子面　　　４１：基材　　　４２：基板配線
４２１：第１配線部　　　４２２：第２配線部　　　４２３：第３配線部
４２４：第４配線部　　　４２５：第５配線部　　　４２６：引出配線
４３：貫通配線　　　４３１：第１貫通部　　　４３２：第２貫通部
４４：放熱部　　　５１：第１外部端子　　　５２：第２外部端子
６：封止樹脂　　　６１：頂面　　　６３：第１側面
６４：第２側面　　　６７：樹脂材　　　７：接続部材
７１：第１ワイヤ　　　７２：第２ワイヤ　　　７３：第３ワイヤ
７４：第４ワイヤ

Claims

　第１半導体素子と、
　第２半導体素子と、
　第１コイルを含む絶縁素子と、
　前記第１コイルと磁気的に結合される第２コイルと、
　前記第１半導体素子および前記第２半導体素子が搭載された支持基板と、
を備えており、
　前記支持基板は、絶縁性の基材および前記基材に形成された基板配線を含み、
　前記基板配線は、前記第１半導体素子と前記第１コイルとの間に電気的に介在する第１配線部、および、前記第２半導体素子と前記第２コイルとの間に電気的に介在する第２配線部を含み、
　前記第２コイルは、前記第１コイルと前記基材との間に配置され、
　前記絶縁素子は、前記支持基板に支持されている、半導体装置。
　前記第１半導体素子は、スイッチング素子を駆動するための駆動素子であり、
　前記第２半導体素子は、前記スイッチング素子の駆動を制御するための制御素子であり、
　前記駆動素子は、前記制御素子よりも高い電圧を必要とする、請求項１に記載の半導体装置。
　前記支持基板は、前記第１半導体素子、前記第２半導体素子および前記絶縁素子が搭載された搭載面を有し、
　前記搭載面は、前記支持基板の厚さ方向の一方を向き、
　前記基材および前記基板配線は、各々の一部が前記搭載面において露出する、請求項１または請求項２に記載の半導体装置。
　前記基材は、ガラスにより構成される、請求項３に記載の半導体装置。
　前記第１半導体素子は、前記厚さ方向に互いに反対側を向く第１素子主面および第１素子裏面を有し、且つ、第１基板、第１配線層、第１絶縁層および第１パッドを含み、
　前記第１基板は、第１機能回路が形成された第１機能面を有し、
　前記第１配線層は、前記第１機能回路に導通し、且つ、前記第１機能面上に形成され、
　前記第１絶縁層は、前記第１配線層を覆い、且つ、前記第１機能面上に形成され、
　前記第１パッドは、前記第１配線層に導通し、
　前記第１絶縁層および前記第１パッドは、前記第１素子主面において露出する、請求項３または請求項４に記載の半導体装置。
　前記第１素子主面は、前記厚さ方向において前記搭載面に対向し、
　前記第１半導体素子と前記支持基板とは、前記第１パッドと前記第１配線部とが直接接合されており、且つ、前記第１絶縁層と前記基材とが直接接合されている、請求項５に記載の半導体装置。
　前記第１絶縁層は、ガラスにより構成される、請求項５または請求項６に記載の半導体装置。
　前記第２半導体素子は、前記厚さ方向に互いに反対側を向く第２素子主面および第２素子裏面を有し、且つ、第２基板、第２配線層、第２絶縁層および第２パッドを含み、
　前記第２基板は、第２機能回路が形成された第２機能面を有し、
　前記第２配線層は、前記第２機能回路に導通し、且つ、前記第２機能面上に形成され、
　前記第２絶縁層は、前記第２配線層を覆い、且つ、前記第２機能面上に形成され、
　前記第２パッドは、前記第２配線層に導通し、
　前記第２絶縁層および前記第２パッドは、前記第２素子主面において露出する、請求項３ないし請求項７のいずれか一項に記載の半導体装置。
　前記第２素子主面は、前記厚さ方向において前記搭載面に対向し、
　前記第２半導体素子と前記支持基板とは、前記第２パッドと前記第２配線部とが直接接合されており、且つ、前記第２絶縁層と前記基材とが直接接合されている、請求項８に記載の半導体装置。
　前記第２絶縁層は、ガラスにより構成される、請求項８または請求項９に記載の半導体装置。
　前記絶縁素子は、前記第２コイルと、第３絶縁層とを含み、
　前記第３絶縁層は、少なくとも一部が前記厚さ方向において前記第１コイルと前記第２コイルとの間に介在する、請求項３ないし請求項１０のいずれか一項に記載の半導体装置。
　前記絶縁素子は、前記厚さ方向に互いに反対側を向く第３素子主面および第３素子裏面を有し、
　前記第３素子裏面は、前記厚さ方向において前記搭載面に対向し、
　前記第１コイルは、前記第３素子主面に配置され、
　前記第２コイルは、前記第３素子裏面に配置される、請求項１１に記載の半導体装置。
　前記絶縁素子は、前記第１コイルに繋がる第３パッド、および、前記第２コイルに繋がる第４パッドを含み、
　前記第３パッド、前記第４パッドおよび前記第３絶縁層は、前記第３素子裏面において露出しており、
　前記絶縁素子と前記支持基板とは、前記第３パッドと前記第１配線部とが直接接合され、前記第４パッドと前記第２配線部とが直接接合され、前記第３絶縁層と前記基材とが直接接合されている、請求項１２に記載の半導体装置。
　前記第３絶縁層は、ガラスにより構成される、請求項１１ないし請求項１３のいずれか一項に記載の半導体装置。
　前記支持基板は、前記厚さ方向に見て前記第１半導体素子に重なる領域に配置され、且つ、前記基材を前記厚さ方向に貫通する放熱部を含む、請求項３ないし請求項１４のいずれか一項に記載の半導体装置。
　前記第１半導体素子に導通する第１外部端子および前記第２半導体素子に導通する第２外部端子をさらに備え、
　前記支持基板は、前記厚さ方向において前記搭載面と反対側を向き、且つ、前記第１外部端子および前記第２外部端子が配置される端子面を有する、請求項３ないし請求項１５のいずれか一項に記載の半導体装置。
　前記基板配線は、前記第１半導体素子と前記第１外部端子との間に電気的に介在する第３配線部と、前記第２半導体素子と前記第２外部端子との間に電気的に介在する第４配線部と、を含み、
　前記第１外部端子は、前記厚さ方向に見て、前記第１半導体素子の外方に配置され、
　前記第２外部端子は、前記厚さ方向に見て、前記第２半導体素子の外方に配置される、請求項１６に記載の半導体装置。
　前記端子面に形成され、前記厚さ方向に見て、前記第１外部端子と前記第２外部端子との間に位置する絶縁性の樹脂材をさらに備える、請求項１７に記載の半導体装置。
　前記第１コイルおよび前記第２コイルは、前記厚さ方向に見て、前記第１半導体素子と前記第２半導体素子との間に位置する、請求項３ないし請求項１８のいずれか一項に記載の半導体装置。
　前記第１コイルおよび前記第２コイルの各々は、前記厚さ方向に直交する平面上で巻回された２つの巻回部を有し、
　前記第１コイルおよび前記第２コイルの各々において、前記２つの巻回部は、各々が電流入力端および電流出力端があり、前記電流入力端同士または前記電流出力端同士が互いに繋がる、請求項３ないし請求項１９のいずれか一項に記載の半導体装置。